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JP3396553B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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Publication number
JP3396553B2
JP3396553B2 JP00134795A JP134795A JP3396553B2 JP 3396553 B2 JP3396553 B2 JP 3396553B2 JP 00134795 A JP00134795 A JP 00134795A JP 134795 A JP134795 A JP 134795A JP 3396553 B2 JP3396553 B2 JP 3396553B2
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JP
Japan
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groove
oxide film
trench
substrate
forming
Prior art date
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JP00134795A
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勝光 中村
忠玄 湊
修一 富永
勝臣 塩沢
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to DE69534955T priority patent/DE69534955T8/de
Priority to EP01121360A priority patent/EP1160852B1/en
Priority to EP01121361A priority patent/EP1160872B1/en
Priority to EP95101591A priority patent/EP0666590B1/en
Priority to DE69536116T priority patent/DE69536116D1/de
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置特に、パワ
ーデバイスに適用するトレンチＭＯＳゲートを形成する
技術及び素子分離技術に関するものである。
【０００２】
【従来の技術】図６５〜図７２は、トレンチＭＯＳゲー
ト部を形成する従来のプロセスを工程順に示す断面図で
あり、特に図７２はトレンチＭＯＳゲート部１３１が形
成された時点での断面図である。
【０００３】図６５に戻って以下順に説明する。まずＳ
ｉなどからなる半導体基板１の上面にＰ型不純物濃度領
域２を形成し、更にその上面に選択的にＮ型高不純物濃
度領域３を形成する。そして得られた構造の上面に酸化
膜２１を形成する。その後、酸化膜２１並びにＰ型不純
物濃度領域２及びＮ型高不純物濃度領域３を貫通するト
レンチ（溝）４を形成する（図６５）。
【０００４】次にトレンチ４の内部にシリコン酸化膜７
を形成する（図６６）。この後、酸化膜７，２１を除去
した後（図６７）に、ゲート酸化膜９としてシリコン酸
化膜を形成する（図６８）。
【０００５】シリコン酸化膜７のように、一旦形成され
た後に直ちに除去される酸化膜を以下「犠牲酸化膜」と
称することもある。後で完成する素子の構造に残らず
に、溝の形状を整え、かつ、溝内部の欠陥、歪、汚染等
を除去するために犠牲となるためである。シリコン酸化
膜７は例えば９５０℃乃至１１００℃で酸素雰囲気にお
いて１００〜３００ｎｍ程度形成される。
【０００６】ゲート酸化膜９は通常１０００℃以下の水
蒸気雰囲気において熱酸化されて形成される。これは一
般には、酸素雰囲気において熱酸化によって形成された
酸化膜に対し、水蒸気雰囲気において熱酸化によって形
成された酸化膜の方が欠陥が少なく、また温度が低い方
が欠陥が少ないとされているためである。
【０００７】そして、例えば低抵抗多結晶シリコン１０
をトレンチ４に充填し（図６９）、トレンチ４内部にゲ
ート電極２２を形成する。そしてゲート電極２２上にシ
リコン酸化膜１１を形成する（図７０）。ここまでの工
程で得られた構造の上面に、更にＣＶＤ酸化膜１２を形
成し（図７１）、エッチングによりこれを整形してトレ
ンチＭＯＳゲート部１３１が形成される（図７２）。
【０００８】
【発明が解決しようとする課題】ところが、図６７に示
されるように、シリコン酸化膜７を一旦形成して除去し
た後のトレンチ４の形状には特徴がある。つまり、トレ
ンチ４の開孔部の形状５ｃ、及び底部の形状６ｃは共に
角張っている。
【０００９】トレンチ４はこのような形状を有している
ため、ゲート酸化膜９をトレンチ４の内部に形成する
と、その膜厚がトレンチ内部で不均一になってしまう。
特に、トレンチ４の開孔部における形状５ｄ及びトレン
チ４の底部における形状６ｄを反映して、ゲート酸化膜
９の膜厚が最も顕著に薄くなる。
【００１０】このようにトレンチ４内において、特にト
レンチ４の開孔部及び底部でゲート酸化膜９が薄くなる
と、ゲート破壊場所となり、耐圧不良を招くという問題
点があった。しかもゲート酸化膜９のリーク電流が増加
する。
【００１１】さらに、トレンチ４の形状５ｃ，６ｃが角
張ると、トレンチＭＯＳゲート部１３１の特性が悪化す
る。またトレンチ４を形成する工程において、その周囲
には欠陥が発生し易い。この欠陥はゲート電極２２に所
定の電位を与えたときに形成されるチャネルの特性を悪
化させ、トレンチＭＯＳゲート部１３１を有するパワー
デバイスは、その基本特性であるＭＯＳゲートのチャネ
ル移動度が、ＭＯＳゲート界面近傍の欠陥や歪や汚染の
ために低下し、その結果オン電圧が上昇するという問題
点もあった。
【００１２】（ａ−２）第２従来技術とその問題点：図
７３乃至図８１はＳＯＩ構造（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）においてトレンチ分離される横型
ＩＧＢＴの製造工程を工程順に示す断面図である。
【００１３】図７３において、例えばシリコンからなる
基板１ｅ，１ｄはシリコン酸化膜２５を介して貼り合わ
されており、半導体基板１ｅの上部においてＰ層４１、
Ｎ+層４２が選択的に形成されている。そして半導体基
板１ｅの上方の全面にはシリコン酸化膜４３が形成され
ている。
【００１４】シリコン酸化膜４３を、Ｐ層４１、Ｎ+ 層
４２の一部が露呈するように、選択的に除去し（図７
４）、残置されたシリコン酸化膜４３をマスクとしてシ
リコンのエッチングを行う。これによって半導体基板１
ｅは選択的に掘り下げられ、トレンチ４４が穿孔される
（図７５）。
【００１５】この後、熱酸化することによりトレンチ４
４の内壁に犠牲酸化膜４５を一旦形成し（図７６）、そ
の後シリコン酸化膜のエッチングを行う。これによって
シリコン酸化膜２５の一部並びに犠牲酸化膜４５及びシ
リコン酸化膜４３の全てが除去され、トレンチ４４は半
導体基板１ｅの底よりも低く掘り下げられる（図７
７）。そして１０００℃以下の水蒸気雰囲気において熱
酸化することにより、残置された半導体基板１ｅ（Ｐ層
４１、Ｎ+ 層４２を含む）の周囲に分離酸化膜４６を形
成する（図７８）。
【００１６】図７８で得られた構造の全面に多結晶シリ
コン４７を堆積させ、トレンチ４４を多結晶シリコン４
７で充填する（図７９）。その後半導体基板１ｅの上方
に存在する多結晶シリコン４７を選択的に除去してトレ
ンチ４４内部にのみ多結晶シリコン４７を残置させ、フ
ィールド酸化膜４８によって多結晶シリコン４７を覆
う。この際、フィールド酸化膜４８は半導体基板１ｅの
表面においてＰ層４１、Ｎ+ 層４２の間にも設けられる
（図８０）。その後更に所定の不純物層を形成して、ト
レンチ構造を有する分離部１３ａによって分離されつ
つ、横型ＩＧＢＴが形成される（図８１）。
【００１７】このようにして分離部１３ａを構成した場
合、その分離酸化膜４６の厚さについて、第１従来技術
と同様の問題点が生じる。即ち、図７８において示され
るような、トレンチ４４の開孔部４４ａと底部４４ｂに
おいて、半導体基板１ｅ（Ｐ層４１、Ｎ+ 層４２を含
む）が角張っており、ここにおいて分離酸化膜４６の厚
さが他の部分と比較して顕著に薄くなる。特に底部４４
ｂにおいて分離酸化膜４６が破壊され易くなり、分離部
１３ａによる分離耐圧が低下するという問題点が招来さ
れる。
【００１８】この発明は、上記のような問題を解決する
ために発明されたもので、トレンチＭＯＳゲート部の特
性を向上させることにより、トレンチＭＯＳゲート部を
有するパワーデバイスの特性、特にオン電圧を容易なプ
ロセスで改善する技術を提供することを目的とする。
【００１９】また、この発明はＳＯＩ構造（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）において素子分離を
行うトレンチ分離における分離耐圧を向上させることも
目的とする。
【００２０】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）半導体からなる基板に対し、異
方性エッチングを行って前記基板の厚さ方向に溝を掘る
工程と、（ｂ）第１の熱酸化を行い、前記溝内部に第１
の犠牲酸化膜を形成する工程と、（ｃ）前記第１の犠牲
酸化膜を除去する工程と、（ｄ）前記工程（ｃ）の後で
第２の熱酸化を行い、前記溝の内部に第２の犠牲酸化膜
を形成する工程と、（ｅ）前記第２の犠牲酸化膜を除去
する工程と、（ｆ）前記工程（ｅ）の後で、前記溝の内
部に制御電極の一部を形成する絶縁膜を形成する工程
と、（ｇ）前記溝を埋め、前記制御電極の一部を形成す
る絶縁膜を介して前記基板と対峙する制御電極を形成す
る工程とを備える半導体装置の製造方法である。
【００２１】この発明のうち請求項２にかかるものは、
請求項１記載の半導体装置の製造方法であって、前記第
２の熱酸化は水を含む雰囲気においてなされ、前記第１
の熱酸化が行われる第１の温度は前記第２の熱酸化が行
われる第２の温度よりも高い。
【００２２】この発明のうち請求項３にかかるものは、
請求項２記載の半導体装置の製造方法であって、前記第
１の温度は１０００℃以上である。
【００２３】この発明のうち請求項４にかかるものは、
（ａ）半導体からなる基板に対し、異方性エッチングを
行って前記基板の厚さ方向に、アスペクト比２〜３０の
溝を掘る工程と、（ｂ）１０００℃以上、酸素雰囲気中
で熱酸化を行い、前記溝内部に前記溝の開孔部の寸法の
１／１０〜３／１０の膜厚の犠牲酸化膜を形成する工程
と、（ｃ）前記犠牲酸化膜を除去する工程と、（ｄ）前
記工程（ｃ）の後で、前記溝の内部に制御電極の一部を
形成する絶縁膜を形成する工程と、（ｅ）前記溝を埋
め、前記制御電極の一部を形成する絶縁膜を介して前記
基板と対峙する制御電極を形成する工程とを備える半導
体装置の製造方法である。
【００２４】この発明のうち請求項５にかかるものは、
（ａ）半導体からなる基板に対し、異方性エッチングを
行って前記基板の厚さ方向に溝を掘る工程と、（ｂ）熱
酸化を行い、前記溝内部に犠牲酸化膜を形成する工程
と、（ｃ）前記犠牲酸化膜を除去する工程と、（ｄ）前
記工程（ｃ）の後で、１０００℃以上の酸素雰囲気にお
いて前記溝の内部を酸化させて制御電極の一部を形成す
る絶縁膜を形成する工程と、（ｅ）前記溝を埋め、前記
制御電極の一部を形成する絶縁膜を介して前記基板と対
峙する制御電極を形成する工程とを備える半導体装置の
製造方法である。
【００２５】この発明のうち請求項６にかかるものは、
（ａ）半導体からなる基板に対し、異方性エッチングを
行って前記基板の厚さ方向に溝を掘る工程と、（ｂ）前
記溝の開孔部から所定の距離だけ退いた縁を有するマス
クを前記基板上に設ける工程と、（ｃ）前記マスクを用
いて、前記基板に対して等方性ドライエッチングを施す
工程と、（ｄ）前記工程（ｃ）の後で、１０００℃以下
の水蒸気雰囲気において前記溝の内部を酸化させて制御
電極の一部を形成する絶縁膜を形成する工程と、（ｅ）
前記溝を埋め、前記制御電極の一部を形成する絶縁膜を
介して前記基板と対峙する制御電極を形成する工程とを
備える半導体装置の製造方法である。
【００２６】この発明のうち請求項７にかかるものは、
請求項６記載の半導体装置の製造方法であって、前記所
定の距離は１００〜４００ｎｍである。
【００２７】この発明のうち請求項８にかかるものは、
請求項６記載の半導体装置の製造方法であって、前記等
方性ドライエッチングはＯ2 ／ＣＦ4 系のガスを用いて
行われ、そのガスの比率Ｒ＝Ｏ2 ／ＣＦ4 が１＜Ｒ＜５
の範囲にある。
【００２８】この発明のうち請求項９にかかるものは、
請求項６記載の半導体装置の製造方法であって、前記工
程（ｃ）の後且つ前記工程（ｄ）前に、（ｆ）熱酸化を
行い、前記溝内部に犠牲酸化膜を形成する工程と、
（ｇ）前記犠牲酸化膜を除去する工程とを更に備える。
【００２９】この発明のうち請求項１０にかかるものは
（ａ）少なくとも表面が絶縁膜である基板上に、半導体
層を設ける工程と、（ｂ）前記半導体層に異方性エッチ
ングを行ってその厚さ方向に溝を掘る工程と、（ｃ）熱
酸化を行い、前記溝内部に犠牲酸化膜を形成する工程
と、（ｄ）前記溝の下に位置する前記基板の一部及び前
記犠牲酸化膜を除去する工程と、（ｅ）前記工程（ｄ）
の後で、１０００℃以上の酸素雰囲気において前記溝の
内部を酸化させて分離酸化膜を形成する工程と、（ｆ）
前記溝を埋込材で埋める工程とを備える半導体装置の製
造方法である。
【００３０】この発明のうち請求項１１にかかるもの
は、（ａ）半導体酸化膜からなる基板上に、半導体層を
設ける工程と、（ｂ）前記半導体層に異方性エッチング
を行ってその厚さ方向に溝を掘る工程と、（ｃ）前記溝
の下に位置する前記基板上の絶縁膜の一部を所定の距離
だけ除去し、前記溝の径よりも、大きな径を有する凹部
を形成する工程と、（ｄ）前記半導体層に対して等方性
ドライエッチングを施す工程と、（ｅ）前記工程（ｄ）
の後で、１０００℃以下の水蒸気雰囲気において前記溝
の内部を酸化させて分離酸化膜を形成する工程と、
（ｆ）前記溝を埋込材で埋める工程とを備える半導体装
置の製造方法である。
【００３１】この発明のうち請求項１２にかかるもの
は、請求項１１記載の半導体装置の製造方法であって、
前記所定の距離は１００〜４００ｎｍである。
【００３２】この発明のうち請求項１３にかかるもの
は、請求項１１記載の半導体装置の製造方法であって、
前記等方性ドライエッチングはＯ2 ／ＣＦ4 系のガスを
用いて行われ、そのガスの比率Ｒ＝Ｏ2 ／ＣＦ4 が１＜
Ｒ＜５の範囲にある。
【００３３】この発明のうち請求項１４にかかるもの
は、請求項１１記載の半導体装置の製造方法であって、
前記工程（ｄ）の後且つ前記工程（ｅ）前に、（ｇ）熱
酸化を行い、前記溝内部に犠牲酸化膜を形成する工程
と、（ｈ）前記犠牲酸化膜を除去する工程とを更に備え
る。
【００３４】この発明のうち請求項１５にかかるもの
は、（ａ）半導体酸化膜からなる基板上に、半導体層を
設ける工程と、（ｂ）前記半導体層に異方性エッチング
を行ってその厚さ方向に溝を掘る工程と、（ｃ）熱酸化
を行い、前記溝内部に犠牲酸化膜を形成する工程と、
（ｄ）前記溝の下に位置する前記基板の一部及び前記犠
牲酸化膜を除去する工程と、（ｅ）前記溝の内壁に多結
晶半導体層を形成する工程と、（ｆ）前記多結晶半導体
層を酸化させて分離酸化膜を形成する工程と、（ｇ）前
記溝を埋込材で埋める工程とを備える半導体装置の製造
方法である。
【００３５】この発明のうち請求項１６にかかるもの
は、（ａ）半導体酸化膜からなる基板上に、半導体層を
設ける工程と、（ｂ）前記半導体層に対し、異方性エッ
チングを行って前記半導体層の厚さ方向に、アスペクト
比２〜３０の溝を掘る工程と、（ｃ）１０００℃以上、
酸素雰囲気中で熱酸化を行い、前記溝内部に前記溝の開
孔部の寸法の１／１０〜３／１０の膜厚の犠牲酸化膜を
形成する工程と、（ｄ）前記犠牲酸化膜を除去する工程
と、（ｅ）前記工程（ｄ）の後で、前記溝の内部に分離
酸化膜を形成する工程と、（ｆ）前記溝を埋込材で埋め
る工程とを備える半導体装置の製造方法である。この発
明のうち請求項１７にかかるものは、主面を有する半導
体からなる基体と、前記主面から所定の深さで前記基体
に選択的に形成された溝部と、前記溝部の内壁上に形成
された絶縁膜と、前記絶縁膜を介して前記溝部の内部に
充填された制御電極層と、前記制御電極層上に形成され
た絶縁層とを備えた半導体装置であって、前記溝部の開
孔部のエッジが丸みを帯びた緩やかな面を有し、前記制
御電極層の上面は前記絶縁膜と接触する位置において前
記溝部の底と反対側に凸であり、前記主面内に前記所定
の深さよりも浅く、前記開孔部に隣接して形成され、前
記基体と同じ導電型で、前記基体よりも不純物濃度の高
い第１半導体層と、前記主面と反対側で前記基体に接触
し、前記基体の導電型と反対の導電型の第２半導体層と
を更に備える。
【００３６】
【作用】この発明のうち請求項１にかかるものにおいて
は、第１及び第２の酸化膜を形成する事によって溝の開
孔部及び底部を丸くし、溝周辺の欠陥を低減する。半導
体基板と絶縁膜界面に鋭角部分がなくなるので、エッヂ
部での電界集中が緩和され均一な電界分布となる。
【００３７】この発明のうち請求項２にかかるものにお
いては、水を含む酸化によって主に溝の底部を丸め、第
二の酸化により、第一の酸化で溝の表面近傍に集中した
欠陥、歪の多い領域を完全に除去することができる。
【００３８】この発明のうち請求項３にかかるものにお
いては、溝の開孔部の形状が丸められる。
【００３９】この発明のうち請求項４にかかるものにお
いては、犠牲酸化膜の膜厚を適切に制御することによ
り、犠牲酸化膜の形成を一回で済ませる。
【００４０】この発明のうち請求項５にかかるものにお
いては、制御電極の一部を形成する絶縁膜の形成雰囲気
と温度を適正化することにより前記溝の開孔部を丸くす
る。
【００４１】この発明のうち請求項６にかかるものにお
いては、等方性ドライエッチングによって溝の開孔部及
び底部の形状が丸くなる。
【００４２】この発明のうち請求項７にかかるものにお
いては、所定の距離を１００ｎｍ以上としたので、溝の
開孔部を角張らせることがない。また所定の距離を４０
０ｎｍ以下としたので、溝の開孔部における等方性エッ
チングが必要以上に基板の厚さ方向や横方向に進むこと
を抑制できる。
【００４３】この発明のうち請求項８にかかるものにお
いては、等方性ドライエッチングにおいて酸化膜系の膜
を堆積することにより、溝内部の角張っている部分を選
択的にエッチングする。
【００４４】この発明のうち請求項９にかかるものにお
いては、犠牲酸化膜の形成／除去を行うので、一層溝の
開孔部及び底部の形状が丸くなる。
【００４５】この発明のうち請求項１０にかかるものに
おいては、分離酸化膜を形成することにより前記溝の底
部を丸くする。
【００４６】この発明のうち請求項１１にかかるものに
おいては、等方性プラズマエッチングによって溝の底部
の形状が丸くなる。
【００４７】この発明のうち請求項１２にかかるものに
おいては、所定の距離を１００ｎｍ以上としたので、溝
の開孔部を角張らせることがない。また所定の距離を４
００ｎｍ以下としたので、溝の開孔部における等方性エ
ッチングが必要以上に基板の厚さ方向や横方向に進むこ
とを抑制できる。
【００４８】この発明のうち請求項１３にかかるものに
おいては、等方性ドライエッチングにおいて酸化膜系の
膜が堆積される。
【００４９】この発明のうち請求項１４にかかるものに
おいては、犠牲酸化膜の形成／除去を行うので、一層溝
の底部の形状が丸くなる。
【００５０】この発明のうち請求項１５にかかるものに
おいては、多結晶半導体層が溝底部における半導体層の
角を被覆性良く覆い、これを酸化して得られる分離酸化
膜によって溝の底部の形状が丸くなる。
【００５１】この発明のうち請求項１６にかかるものに
おいては、犠牲酸化膜の膜厚を適切に制御することによ
り、犠牲酸化膜の形成を一回で済ませる。
【００５２】
【実施例】
Ｂ．第１の製造方法：第１の製造方法は、トレンチにお
ける従来とは異なるゲート酸化膜の製造方法を示すもの
である。
【００５３】（ｂ−１）第１実施例：図１〜図５はこの
発明の第１実施例である、トレンチＭＯＳゲート部１３
２の形成方法を工程順に示した断面図である。まずシリ
コンからなる基板１上に酸化膜２１を形成する。そして
酸化膜２１を選択的に開孔し、これをマスクとしてシリ
コンの異方性エッチングを施すことによりにより、基板
１の厚さ方向に延びるトレンチ４を形成する（図１）。
この時、トレンチ４の開孔部の形状５及び底部の形状６
はいずれも角張っている。次に犠牲酸化膜７を、例えば
９５０℃乃至１１００℃で酸素雰囲気において１００〜
３００ｎｍ程度形成し（図２）、これを除去する（図
３）。ここまでの工程は図６５乃至図６７において示さ
れた第１従来技術の工程と同様である。
【００５４】この後、請求項５に示した実施例において
は、１０００℃以上（例えば１２１５℃）の酸素雰囲気
において熱酸化を施すことにより、ゲート酸化膜９を形
成する（図４）。請求項２〜４に示した第二の犠牲酸化
膜を形成・除去した後のトレンチ４の内壁に形成する場
合には、水蒸気雰囲気において熱酸化によって形成され
た酸化膜の方が、酸素雰囲気において熱酸化によって形
成された酸化膜に対し、トレンチ４の底部６ｄを丸くす
るという効果が高い。
【００５５】その後の工程は第１従来技術と同様に進め
られ、トレンチＭＯＳゲート部１３２が形成される（図
５）。図５（ａ）は図５（ｂ）のＡＡ断面図であり、図
５（ｂ）はトレンチＭＯＳゲート部１３２近傍を示す平
面図である。また、図５（ｃ）は図５（ｂ）のＢＢ断面
図である。例えば従来の技術では、トレンチＭＯＳゲー
ト部１３１近傍の平面図も図５（ｂ）で表されるが、そ
のＡＡ断面及びＢＢ断面は図５（ｄ）及び図５（ｅ）に
示される。
【００５６】図６はトレンチ周辺部に拡散層を設けない
単純なキャパシタンス構造を形成した場合の印加電圧Ｖ
ｇとリーク電流Ｉｇとの関係（リーク特性）を示すグラ
フである。曲線Ｇ131 ，Ｇ132 はそれぞれ従来例のトレ
ンチ開孔部や底が角張っている場合の図５（ｄ），
（ｅ）に示すトレンチＭＯＳゲート部１３１と、本発明
を適用した図５（ａ），（ｃ）に示すトレンチＭＯＳゲ
ート部１３２の特性を示す。
【００５７】印加電圧Ｖｇは基板１とゲート電極２２と
の間に印加される。但し、トレンチＭＯＳゲート部１３
１は図７２で示された構造において、基板１上にＰ型不
純物濃度領域２とＮ型高不純物濃度領域３を形成してい
ない場合について測定した。そしてトレンチＭＯＳゲー
ト部１３１，１３２のゲート酸化膜厚がほぼ７５０オン
グストロームと等しくなるように設定されている。
【００５８】トレンチＭＯＳゲート部１３１のリーク特
性は印加電圧Ｖｇが３０Ｖを超える辺りから急激に悪化
し、絶縁破壊電圧はおよそ５５Ｖ程度であることが解
る。
【００５９】一方、トレンチＭＯＳゲート部１３２のリ
ーク特性は印加電圧Ｖｇが４０Ｖを超えても殆ど悪化せ
ず、絶縁破壊電圧も６０Ｖを超える。
【００６０】このようにゲート酸化膜９の形成条件を従
来とは異ならせることにより、トレンチ４の形状が改善
される理由は明かではない。しかし、このようにしてト
レンチ４の形状が改善される結果、トレンチＭＯＳゲー
ト部１３２は第１従来技術によって得られたトレンチＭ
ＯＳゲート部１３１と比較してリーク特性及び絶縁破壊
電圧が改善される。
【００６１】Ｃ．第２の製造方法：第２の製造方法は、
等方性プラズマエッチングを行うことにより、トレンチ
の形状をなだらかにする技術を示すものである。
【００６２】（ｃ−１）第２実施例： 図７乃至図１４はこの発明の第２実施例である、トレン
チＭＯＳゲート部１３３の形成方法を工程順に示した断
面図である。まず、第１実施例と同様にして図１に示さ
れた構造を得る。既述のように、トレンチ４の開孔部の
形状５及び底部の形状６はいずれも角張っている。
【００６３】この後、酸化膜２１のうち、トレンチ４の
開孔部近傍に存在する部分を選択的に除去し、酸化膜２
１をトレンチ４から距離ｘだけ退かせる（図７）。その
後、Ｏ2 ／ＣＦ4 系のガスを用いて、シリコンの等方性
プラズマエッチングを行う。これにより、トレンチ４の
開孔部が面とりされ、底部の形状６ｅは丸くなって角張
った部分が無くなる。この際、詳細は後述するが、トレ
ンチ４の底近傍に酸化膜系の膜９１が生成されている
（図８）。
【００６４】膜９１及び酸化膜２１を除去した後、一旦
犠牲酸化膜７を形成し（図９）、更にこれを除去するこ
とによってトレンチ４の開孔部の形状５ｆは一層なだら
かとなる（図１０）。トレンチ４の開孔部近傍を拡大す
ると、形状５ｆは直線部分Ｕを有することがあり、その
場合には直線部分Ｕと基板１の上面との成す角度θを測
定した場合にはその値は３０〜６０゜に収まる。また、
形状５ｆが直線部分Ｕを有しない場合には、形状５ｆの
有する最も曲率半径の小さな箇所から引かれた接線と基
板１の上面との成す角度をθとして測定するとこれも値
は３０〜６０゜に収まる。
【００６５】その後、１０００℃以下（例えば９５０
℃）の水蒸気雰囲気において熱酸化することによってゲ
ート酸化膜９を形成する（図１１）。第１実施例におい
てはゲート酸化膜９の形成のために１０００℃以上の酸
素雰囲気において熱酸化を行っていた。しかし、一旦等
方性プラズマエッチングを行った後は１０００℃以下の
水蒸気雰囲気において熱酸化を行う方が良い特性が得ら
れる。しかし、その理由は現在のところ良く解っていな
い。
【００６６】この後、トレンチ４を低抵抗多結晶シリコ
ンで充填し、ゲート電極２２を形成する。更にシリコン
酸化膜１１をゲート電極２２上部に形成し、例えばＣＶ
Ｄ法によって酸化膜１２を全面に堆積させ、更にエッチ
ングを行ってゲート酸化膜９及び酸化膜１２を選択的に
残置し、トレンチＭＯＳゲート部１３３を形成する（図
１２）。この際、ゲート電極２２は図１３及び図１４に
示されるように基板１の上面よりも突出しても良い。ま
た、ゲート電極２２を形成するに際しては、上述の低抵
抗多結晶シリコン以外のものでも良く、金属膜（Ｗ，Ｍ
ｏ，Ａｌ，Ｔｉ）や金属化合物（ＷＳｉ，ＭｏＳｉ2，
ＡｌＳｉ，ＴｉＳｉ2）等でも良い。
【００６７】このようにして形成されたトレンチＭＯＳ
ゲート部１３３のリーク特性は図６に曲線Ｇ133 として
示されている。第１実施例で紹介されたトレンチＭＯＳ
ゲート部１３２と比較すると、印加電圧Ｖｇが低い領域
（４０Ｖ以下）ではリーク特性が１桁近く劣るものの、
印加電圧Ｖｇが高い領域（５０Ｖ以上）ではリーク特性
は勝る。つまり、本発明を主耐圧がゲート酸化膜の絶縁
破壊電圧以下である素子に適用する場合には、トレンチ
ＭＯＳゲート部１３２の方がトレンチＭＯＳゲート部１
３３よりも適している。逆に主耐圧がゲート酸化膜の絶
縁破壊電圧以上である素子に本発明を適用する場合に
は、トレンチＭＯＳゲート部１３３の方がトレンチＭＯ
Ｓゲート部１３２よりも適している。
【００６８】もし第２実施例において、ゲート酸化膜９
の形成のために１０００℃以上の酸素雰囲気において熱
酸化を行うと、得られるトレンチＭＯＳゲート部のリー
ク特性は、印加電圧Ｖｇが高い領域（５０Ｖ以上）にお
いてトレンチＭＯＳゲート部１３２とほぼ同等か、それ
よりも劣る。
【００６９】なお、酸化膜２１がトレンチ４の開孔部か
ら退く距離ｘは１００ｎｍ以上４００ｎｍ以下であるこ
とが望ましい。図１５は距離ｘが１００ｎｍ未満の場合
に、図１６は距離ｘが４００ｎｍよりも大きい場合に、
それぞれ等方性プラズマエッチングを行った場合のトレ
ンチ４の開孔部近傍を拡大した断面図である。破線は等
方性プラズマエッチングされない時点での基板１の形状
を示している。
【００７０】距離ｘが１００ｎｍ未満の場合にはトレン
チ４の開孔部は角５１が生じ、距離ｘが４００ｎｍより
も大きい場合には基板１の厚さ方向のエッチングが進
み、トレンチ４の開孔部は酸化膜２１の形状をそのまま
反映して面とりされない。そのため距離ｘは１００ｎｍ
以上４００ｎｍ以下であることが望ましいのである。
【００７１】また、等方性プラズマエッチングにおいて
用いられるガスの比率Ｒ＝Ｏ2 ／ＣＦ4 は１＜Ｒ＜５で
あることが望ましい。図１７はガスの比率Ｒを変化させ
たときのシリコンのエッチングレートと、酸化膜系の膜
のデポジションレートとがどのように変化するかを示す
グラフである。ガスの比率Ｒを高める程エッチングレー
トは低下し、膜のデポジションレートは上昇することが
示されている。
【００７２】Ｒが１以下であれば、エッチングレートは
５０ｎｍ／ｍｉｎにも及び、その一方では殆ど膜は堆積
しないので、エッチング表面は平滑化されず、むしろ表
面荒れを起こす。しかし、Ｒ＞１であれば、エッチング
表面は平滑化される。図１８はＲが１より大なる場合に
おけるシリコン（例えば基板１）のエッチングされる面
の断面を誇張して示す断面模式図である。破線はエッチ
ングされる前のシリコンの形状を示す。酸化膜系の膜９
２が堆積することで凹部が充填され、エッチングされる
ことで凸部が消失する。その結果エッチングされる面の
形状が平滑化されると考えられる。
【００７３】但し、Ｒが５以上であれば、シリコンのエ
ッチングレートと、酸化膜系の膜のデポジションレート
とがほぼ等しくなる。このため、実質的なエッチングレ
ートが１５ｎｍ／ｍｉｎ以下となり、トレンチ４の開孔
部の面とり等に必要な２００〜３００ｎｍのエッチング
には数十分要する。これは生産性を著しく低下させ、且
つエッチング中の試料の温度の制御も困難となり実際的
ではない。従ってＲ＜５であることが望ましい。
【００７４】このようにシリコンのエッチングの際に同
時に膜の堆積を行わせることによってトレンチ４の内壁
を平滑化することができるので、トレンチＭＯＳゲート
部１３３の耐圧が高められると考えられる。
【００７５】図１９はガスの比率Ｒを変化させたときの
トレンチＭＯＳゲート部１３３の耐圧の変化を示すグラ
フであり、Ｒが３以下の領域で実測されている。Ｒ＞３
では実測されていないが、グラフの上側の枝Ｌ１は酸化
膜系の膜のデポジションレートから予想される耐圧であ
り、グラフの下側の枝Ｌ２はエッチングレートから予想
される耐圧である。従って、実際にはこれらの枝Ｌ１，
Ｌ２の間の領域の耐圧が得られるものと思われる。
【００７６】（ｃ−２）第３実施例：第２実施例におい
て犠牲酸化膜７を形成／除去する工程を省いても、第１
の従来技術で紹介されたトレンチＭＯＳゲート部１３１
よりもその特性は改善される。この場合に形成されるト
レンチＭＯＳゲート部１３４のリーク特性は図６におい
て曲線Ｇ134 で示されている。
【００７７】トレンチＭＯＳゲート部１３４のリーク特
性はトレンチＭＯＳゲート部１３１よりもリーク電流が
抑制され、耐圧も向上するが、トレンチＭＯＳゲート部
１３３と比較するとそのリーク特性は劣る。これは犠牲
酸化膜７を形成／除去する工程によってトレンチの開孔
部の形状が一層丸くなるか、そうでないかに起因するも
のと思われる。
【００７８】従って、数十Ａ以上の大容量の電流を扱う
素子に本発明を適用する場合には、ターンオン／ターン
オフ時にゲートにおいて生じる変位電流が大きいため、
ゲート耐圧を高める必要があり、第２実施例を適用する
ことが望ましい。
【００７９】しかし、リーク電流Ｉｇが１０-8Ａ程度以
下ではトレンチＭＯＳゲート部１３３，１３４の間でリ
ーク特性の差異は小さいので、工程が少ないトレンチＭ
ＯＳゲート部１３４の方がコストパフォーマンス上有利
である。つまり第２実施例及び第３実施例は適用される
素子の用途に応じて使い分けて適用することができる。
【００８０】（ｃ−３）比較例：なお、図６には比較の
ために基板１の表面に平行なタイプのＭＯＳゲート構造
１３５のリーク特性も曲線Ｇ135 として示している。図
２０はＭＯＳゲート構造１３５の構成を例示する断面図
である。分離酸化膜Ｆによって囲まれてゲート酸化膜９
が基板１上に形成され、その上にゲート電極２２が形成
され、ゲート電極２２はシリコン酸化膜１１によって覆
われる。ゲート酸化膜９は第２実施例と同様に１０００
℃以下の水蒸気雰囲気での熱酸化によって形成される。
印加電圧Ｖｇは基板１及びゲート電極２２の間に印加さ
れる。
【００８１】トレンチＭＯＳゲート部１３２，１３３，
１３４はＭＯＳゲート構造１３５と比較してやや劣るも
のの、これに近い良好な特性を得ることができることが
図６から解る。
【００８２】（ｃ−４）パワー素子への適用：第１乃至
第３実施例で示されたトレンチＭＯＳゲート部１３２，
１３３，１３４は各種の縦型パワー素子に適用すること
ができる。
【００８３】図２１はトレンチゲート型ＭＯＳＦＥＴ１
００の構造を示す断面図である。Ｎ型半導体基板１上に
Ｐ型不純物濃度領域２が、Ｐ型不純物濃度領域２の上面
内に選択的にＮ型高不純物濃度領域３が、それぞれ形成
されている。そしてＰ型不純物濃度領域２、Ｎ型高不純
物濃度領域３を貫通し、Ｎ型半導体基板１に達するトレ
ンチが掘られ、トレンチＭＯＳゲート部１３が形成され
ている。そしてソース電極１４ａがＰ型不純物濃度領域
２上にＮ型高不純物濃度領域３と接して形成されてお
り、ドレイン電極１４ｃがＮ型半導体基板１に接して形
成されている。このトレンチＭＯＳゲート部１３に本発
明を適用することによりリーク特性を改善することがで
きる。
【００８４】図２２は他のトレンチゲート型ＭＯＳＦＥ
Ｔ２００の構造を示す断面図である。トレンチゲート型
ＭＯＳＦＥＴ１００と比較してＮ+ 層１ｂをドレイン電
極１４ｃとＮ型半導体基板１との間に介在させた構成と
なっている。このような素子にも本発明を適用すること
ができる。
【００８５】トレンチゲート型ＭＯＳＦＥＴは、従来の
ＭＯＳＦＥＴの構造に比べて高集積化されるためにＯＮ
抵抗が低下するという改善がなされる。この様なパワー
デバイスに対して本発明のトレンチＭＯＳゲート部形成
方法を用いると、ゲート電極２２近傍での電界集中が抑
制されるので、ゲート耐圧が改善されるという効果があ
る。
【００８６】図２３はトレンチゲート型ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）３００の構造を例示
する断面図である。トレンチゲート型ＭＯＳＦＥＴ２０
０のＮ+ 層１ｂの下面（Ｎ型半導体基板１が設けられて
いない面）に更にＰ+ 層１ｃを設けた構成を有してい
る。この場合、Ｐ+ 層１ｃに接してコレクタ電極１４ｂ
が設けられる。トレンチゲート型ＭＯＳＦＥＴ２００に
おけるソース電極１４ａはトレンチゲート型ＩＧＢＴ３
００においてはエミッタ電極として機能する。ゲート電
極２２に所定の電位を印加する事により、ゲート酸化膜
９の周囲のＰ型不純物濃度領域２にチャネル領域１５が
形成される。
【００８７】図２４〜図２７は、トレンチゲート型ＩＧ
ＢＴやトレンチゲート型ＭＯＳＦＥＴの上部構造を示す
平面図である。トレンチゲート型ＭＯＳＦＥＴ１００，
２００やトレンチゲート型ＩＧＢＴ３００はこれらの平
面図で示されるような構造をとることができる。但し、
図２６や図２７に示された上部構造をとる場合には、そ
の断面図でみた構造は図２２や図２３で示された構造と
はやや異なる。
【００８８】図２８は図２６の一部分を抜き出して示し
たものである。図２９及び図３０はそれぞれ、図２８の
ＡＡ断面及びＢＢ断面を示す断面図である。図２９及び
図３０は図２２で示された構造とは異なっている。
【００８９】図３１はトレンチＭＯＳゲート部１３を有
する横型トレンチゲート型ＭＯＳＦＥＴ４００を示す断
面図である。横型トレンチゲート型ＭＯＳＦＥＴ４００
は、図２２に示されたトレンチゲート型ＭＯＳＦＥＴ２
００からＮ+ 層１ｂ及びドレイン電極１４ｃを省略した
構成を有しており、電極１４ａの一方はソース電極とし
て、他方はドレイン電極として、それぞれ機能する。
【００９０】横型ＭＯＳＦＥＴにトレンチゲート構造を
適用した横型トレンチゲート型ＭＯＳＦＥＴは、従来の
横型ＭＯＳＦＥＴに比べてチャネル１５の長さが長くな
り、微細化することにより生じる短チャネル効果を防ぐ
ことができる。図３２はトレンチ型ＭＣＴ（ＭＯＳ Ｃ
ｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ）５００の構
造を示す断面図である。
【００９１】これらの素子のトレンチＭＯＳゲート部１
３にも第１乃至第３実施例で示された製造方法を適用す
ることができる。その場合、異方性エッチングにより生
じたトレンチ４の内壁のダメージ、汚染が取り除かれる
ので、チャネルにおけるキャリア移動度が改善される。
従ってＯＮ状態でのチャネル抵抗が減少して素子全体の
ＯＮ抵抗が低くなる。
【００９２】また図３３はトレンチ型ダイオード６００
の構造を示す断面図である。このような構造においては
オン状態ではゲート電極２２に正電位を印加しないが、
オフ状態ではゲート電極２２に負電位を印加するので、
電界集中を回避する事ができる。
【００９３】Ｄ．第３の製造方法：第３の製造方法では
犠牲酸化膜を２回形成する技術を示す。
【００９４】（ｄ−１）第４実施例：図３４〜図４３は
この発明の一実施例である、トレンチＭＯＳゲート部の
形成方法を工程順に示した断面図である。まず従来の技
術と同様にして基板１上にＰ型不純物濃度領域２とＮ型
高不純物濃度領域３を形成し、これらの上面に酸化膜２
１を形成する。そして酸化膜２１をＮ型高不純物濃度領
域３の上部において選択的に開孔する。そして異方性エ
ッチングにより、Ｐ型不純物濃度領域２とＮ型高不純物
濃度領域３を貫通するトレンチ４を形成する（図３
４）。この時、トレンチ４の開孔部の形状５及び底部の
形状６はいずれも角張っている。
【００９５】次に図３５において、比較的高い温度ＴH
で、酸素雰囲気でトレンチ４の内部にシリコン酸化膜７
を形成する。温度ＴH は１０００℃以上であり、例えば
１１００℃を用いる。また雰囲気は例えば１００％酸素
雰囲気を用いる。１０００℃以上で形成された酸化膜は
柔らかくなるので、トレンチ４の開孔部は形状５ｇが示
すように丸くなる。そしてシリコン酸化膜７，２１をエ
ッチングにより除去する（図３６）。
【００９６】さらに、スチーム雰囲気でトレンチ４の内
部にシリコン酸化膜８を形成する（図３７）。このよう
な条件においてシリコン酸化膜８の形成を行うと、トレ
ンチ４の底部の形状６ｂは丸くなり、開孔部の形状も更
に丸くなって形状５ｂを呈する。この際に用いられる温
度ＴL は温度ＴH よりも低く、例えば９５０℃を用い
る。
【００９７】一般にトレンチ４のアスペクト比、即ちト
レンチ４の開孔部の寸法と深さとの比が２〜３０のトレ
ンチ４に対してこの発明を適用する場合には、上記のシ
リコン酸化膜７，８の膜厚を開孔部の寸法の１／２０〜
１／５程度に選択することができる。即ち、幅１μｍの
トレンチ４に対して形成されるシリコン酸化膜７，８の
膜厚は、５０〜２００ｎｍ程度、例えば１００ｎｍに選
択される。
【００９８】次に図３８においてシリコン酸化膜８をエ
ッチングにより除去する。このように上記条件で２回に
わたってシリコン酸化膜７，８を形成し、除去すること
により、トレンチ４の形状は、形状５ｂ，６ｂが示すよ
うに開孔部及び底部共に丸くなる。
【００９９】次に、トレンチ４の内部にゲート酸化膜９
としてシリコン酸化膜を形成する（図３９）。トレンチ
４の形状は開孔部及び底部共に丸くなるので、従来の技
術で生じていたゲート酸化膜９が薄くなるという現象が
防止され、トレンチ４内部にゲート酸化膜９が均一に形
成できる。
【０１００】次に、ここまでの工程で得られた構造の上
面に低抵抗多結晶シリコン１０を堆積させ、ゲート酸化
膜９を介してトレンチ４を低抵抗多結晶シリコン１０で
充填する（図４０）。そして、エッチング技術により低
抵抗多結晶シリコン１０を選択的に残置し、トレンチ４
の内部に低抵抗多結晶シリコン１０からなるゲート電極
２２を形成する。更にシリコン酸化膜１１をゲート電極
２２上部に形成し（図４１）、例えばＣＶＤ法によって
酸化膜１２を全面に堆積させる（図４２）。更にエッチ
ングを行って酸化膜１２を選択的に残置し、トレンチＭ
ＯＳゲート部１３を形成する（図４３）。
【０１０１】以上の様にして形成されたトレンチＭＯＳ
ゲート部１３において、トレンチ４の開孔部及び底部で
ゲート酸化膜９が薄くなるという現象が防止されるの
で、ゲート電極２２にゲート電圧を与えた場合に、この
箇所で電界が集中することも回避される。よってゲート
酸化膜９のリーク電流が抑制され、ゲート破壊も回避さ
れる。
【０１０２】良好なＭＯＳゲート特性を得るためには、
工程が複雑にはなるが、請求項３に示した様に、一回目
の犠牲酸化膜形成を１０００℃以上の温度ＴH で行うこ
とにより、トレンチ４を異方性エッチングで掘ったこと
によって生じたトレンチ４の周囲の半導体（基板１、Ｐ
型不純物濃度領域２、Ｎ型高不純物濃度領域３）の欠陥
をアニール効果により低減すると同時にトレンチ４の内
壁近傍にゲッタリングすることができる。
【０１０３】そして、その後で温度ＴH よりも低い温度
ＴL で二回目の犠牲酸化膜形成を行うので、一旦トレン
チ４の内壁近傍へゲッタリングした欠陥をシリコン酸化
膜８中に吸い出すことができる。従ってトレンチ４周辺
の半導体の欠陥を従来よりも低減することができる。
【０１０４】欠陥が低減することにより、ゲート電極２
２に所定の電位を与えたときに、トレンチ４の周囲の半
導体に形成するチャネルにおけるキャリアの移動度を改
善することができる。
【０１０５】第４実施例に示された製造方法を、図２３
に示されたトレンチゲート型ＩＧＢＴ３００のトレンチ
ＭＯＳゲート部１３の形成に適用することにより、ＯＮ
電圧を改善することができる。
【０１０６】図４４はトレンチゲート型ＩＧＢＴの基本
特性であるＯＮ電圧を示している。条件Ａは本発明を適
用して得られたトレンチゲート型ＩＧＢＴ１００のＯＮ
電圧である。一方、条件Ｂは一回目と二回目の犠牲酸化
条件を反対にした場合に得られるトレンチＭＯＳゲート
部を有するトレンチゲート型ＩＧＢＴのＯＮ電圧であ
る。また、条件Ｃは従来の製造方法によって得られたト
レンチＭＯＳゲート部を有するトレンチゲート型ＩＧＢ
ＴのＯＮ電圧である。ただし、ターンオフ時間は各条件
とも一定（２００ｎｓ）である。
【０１０７】図４４から解るように、この実施例で示し
たトレンチＭＯＳゲート部の形成方法を用いることによ
り、トレンチゲート型ＩＧＢＴのＯＮ電圧を低くするこ
とができる。これにより電力損失は大きく改善される。
【０１０８】つまり、トレンチ４の形状が丸くなり、基
板１のトレンチ内壁の汚染やトレンチ近傍の欠陥や残留
応力が低減され、チャネル領域１５における界面準位や
キャリアの移動度が改善されるので、トレンチＭＯＳゲ
ートの特性が向上する。その結果、パワーデバイスの基
本特性であるＯＮ電圧が低下し、スイッチング特性も改
善されるので、電力損失が低下するのである。
【０１０９】第４実施例に示された製造方法を、図２１
及び図２２にそれぞれ示されたトレンチゲート型ＭＯＳ
ＦＥＴ１００，２００、図３１に示された横型トレンチ
ゲート型ＭＯＳＦＥＴ４００、図３２に示されたトレン
チ型ＭＣＴ５００に対して適用することができる。この
様なパワーデバイスに対して第４実施例を適用すると、
チャネル領域１５の電子の移動度が上昇するという改善
がなされる。
【０１１０】また、当然、第４実施例を図３３に示され
たトレンチ型ダイオード６００に適用することもでき
る。
【０１１１】（ｄ−２）第５実施例：第４実施例におい
ては一回目の犠牲酸化によって形成されるシリコン酸化
膜７の膜厚をトレンチ４の開孔部の寸法の１／２０〜１
／５程度に選択していた。しかし１／１０以上に選択す
れば、更にトレンチ４の開孔部の形状は丸くなり、二回
目の犠牲酸化を省略してシリコン酸化膜８を形成しなく
てもゲート酸化膜９の耐圧が改善できる。よって、工程
の簡略化を図ることができる。
【０１１２】但し、トレンチ４を埋め尽くしてトレンチ
４の底部を歪ませないように、シリコン酸化膜７の膜厚
はトレンチ４の開孔部の寸法の３／１０以下に選択する
ことが望ましい。
【０１１３】（ｄ−３）材料の選択：半導体基板１の材
料として、ＳｉＣx （０＜ｘ＜１）もしくはＳｉＧｅy
（０＜ｙ＜１）のような半導体化合物を用いることによ
り、更に利点を得ることができる。
【０１１４】基板としてＳｉＣx を用いた場合には、そ
のバンドギャップが大きいので、高い温度においても使
用でき、また高い耐圧に対応する素子においてはその厚
さを低減する事ができる。また、ＳｉＧｅy を用いた場
合には、そのバンドギャップが小さく、移動度も大きい
ので、素子の高速動作を図ることができる。
【０１１５】Ｅ．第４の製造方法：第４の製造方法はＳ
ＯＩ構造においてトレンチ分離を行う技術について示
す。
【０１１６】（ｅ−１）第６実施例：第６実施例は第１
実施例と同様に、トレンチの内壁に形成する酸化膜を１
０００℃以上、酸素雰囲気で形成する技術を示してい
る。
【０１１７】以下、第６実施例を第２従来技術に対比さ
せて説明する。第２の従来技術と同様にして、シリコン
からなる基板１ｅ，１ｄをシリコン酸化膜２５を介して
貼り合せ、半導体基板１ｅの上部においてＰ層４１、Ｎ
+ 層４２を選択的に形成する。そして半導体基板１ｅの
上方の全面にシリコン酸化膜４３を形成する（図７
３）。そしてシリコン酸化膜４３を、Ｐ層４１、Ｎ+ 層
４２の一部が露呈するように、選択的に除去し（図７
４）、残置されたシリコン酸化膜４３をマスクとしてシ
リコンのエッチングを行う。これによって半導体基板１
ｅは選択的に掘り下げられ、トレンチ４４が穿孔される
（図７５）。
【０１１８】この後、熱酸化することによりトレンチ４
４の内壁に犠牲酸化膜４５を一旦形成し（図７６）、そ
の後シリコン酸化膜のエッチングを行う。これによって
シリコン酸化膜２５の一部並びに犠牲酸化膜４５及びシ
リコン酸化膜４３の全てが除去され、トレンチ４４は半
導体基板１ｅの底よりも低く掘り下げられる（図７
７）。
【０１１９】ここまでは第２従来技術と同様であるが、
１０００℃以上の酸素雰囲気において熱酸化することに
より、残置された半導体基板１ｅ（Ｐ層４１、Ｎ+ 層４
２を含む）の周囲に分離酸化膜４６を形成する。図４５
は第６実施例におけるここまでの工程で得られた構造を
示す断面図である。このようにして分離酸化膜４６を形
成することにより、第１実施例で示されたのと同様、半
導体基板１ｅの角が丸められる。例えばトレンチ４４の
底部４４ｃは、図７８において示された底部４４ｂより
も丸くなる。
【０１２０】この後に第２従来技術と同様の工程（即ち
トレンチ４４を多結晶シリコン４７で充填し、フィール
ド酸化膜４８によって多結晶シリコン４７を覆い、所定
の不純物層を形成する工程）を進めて横型ＩＧＢＴを形
成する。図４６はこのようにして製造された横型ＩＧＢ
Ｔの構造を示す断面図である。
【０１２１】このようにして横型ＩＧＢＴを構成した場
合、トレンチ構造を有する分離部１３ｂは、第２従来技
術で示された分離部１３ａと比較して、分離酸化膜４６
が局所的に薄くなるということがない。このため、分離
耐圧が低下するという問題点を解消することができる。
【０１２２】（ｅ−２）第７実施例：図４７乃至図５５
はこの発明の請求項１０〜１４にかかる半導体装置の製
造方法を工程順に示す断面図である。
【０１２３】まず第２従来技術と同様にして図７５にお
いて示された構造を得る。その後シリコン酸化膜の等方
性エッチングを行って、トレンチエッチングマスクであ
るシリコン酸化膜４３が横方向にエッチングされ後退す
ると同時に、トレンチ４４の下において、シリコン酸化
膜２５には凹部６１が形成される。そして基板１ｅの角
が凹部６１において距離ｘだけ露出する（図４７）。
【０１２４】次いでシリコンの等方性エッチングを行う
ことにより、凹部６１において露出していた基板１ｅの
角が丸められ、トレンチ４４の底部４４ｅは面とりされ
る。その後、シリコンの等方性エッチングにおいて堆積
する酸化膜系の膜を除去する（図４８）。第２実施例と
同様、距離ｘは１００〜４００ｎｍであることが望まし
い。また、エッチングガスはＯ2 ／ＣＦ4 系ガスを用
い、その比率は１＜Ｒ＜５であることが望ましい。
【０１２５】その後熱酸化することによりトレンチ４４
の内壁に犠牲酸化膜４５を一旦形成し（図４９）、その
後シリコン酸化膜のエッチングを行う。これによって犠
牲酸化膜４５及びシリコン酸化膜４３の全てが除去さ
れ、トレンチ４４の底部４４ｆは一層丸められる（図５
０）。そして１０００℃以下の水蒸気雰囲気において熱
酸化することにより、残置された半導体基板１ｅ（Ｐ層
４１、Ｎ+ 層４２を含む）の周囲に分離酸化膜４６を形
成する（図５１）。
【０１２６】図５１で得られた構造の全面に多結晶シリ
コン４７を堆積させ、トレンチ４４（凹部６１を含む）
を多結晶シリコン４７で充填する（図５２）。その後半
導体基板１ｅの上方に存在する多結晶シリコン４７を選
択的に除去してトレンチ４４内部にのみ多結晶シリコン
４７を残置させ（図５３）、フィールド酸化膜４８によ
って多結晶シリコン４７を覆う。この際、フィールド酸
化膜４８は半導体基板１ｅの表面においてＰ層４１、Ｎ
+ 層４２の間にも設けられる（図５４）。その後更に所
定の不純物層を形成して、トレンチ構造を有する分離部
１３ｃによって分離されつつ、横型ＩＧＢＴが形成され
る（図５５）。
【０１２７】このようにして形成された分離部１３ｃに
おいても、分離酸化膜４６が局所的に薄くなるというこ
とがない。このため、分離耐圧が低下するという問題点
を解消することができる。
【０１２８】なお、図４７において示されたシリコン酸
化膜のエッチングの際、シリコン酸化膜４３がトレンチ
４４の開孔部から距離ｙだけ退いてもよい。例えばシリ
コン酸化膜４３の厚さが距離ｘに対して十分厚ければこ
れをレジストなどで覆う必要はない。その結果Ｐ層４
１、Ｎ+ 層４２がトレンチ４４に距離ｙだけ露呈して
も、距離ｙは距離ｘとほぼ同程度の寸法であるので、シ
リコンの等方性エッチングを行うことによりトレンチ４
４の開孔部４４ｄも丸められる。これは本発明の副次的
な好ましい効果である。しかし、開孔部４４ｄはその後
フィールド酸化膜４８によって覆われてしまうので、本
発明の効果を妨げるものでもない。
【０１２９】また第３実施例と同様に、犠牲酸化膜４５
の形成／除去を省いても、トレンチ４４の底部４４ｅは
面とりされているので、第２の従来技術と比較して分離
酸化膜４６が局所的に薄くなることを抑制できる。
【０１３０】（ｅ−３）第８実施例：図５６乃至図６１
はこの発明の請求項１５〜１６にかかる半導体装置の製
造方法を工程順に示す断面図である。
【０１３１】まず第２従来技術と同様にして図７７にお
いて示された構造を得る。例えばシリコン酸化膜２５は
２００〜３００ｎｍの深さにエッチングされてトレンチ
４４が伸びる。この後、多結晶シリコン７１を２００〜
３００ｎｍの厚さで全面に堆積させる。これによってト
レンチ４４の内面には多結晶シリコン７１が露呈するこ
とになる（図５６）。一般に多結晶シリコンは段差被覆
性が良好であるので、トレンチ４４の底部４４ｂにおい
て基板１ｅの角が張り出していてもトレンチのこの角を
覆っている。
【０１３２】そして８００〜１２５０℃の熱酸化を行っ
て多結晶シリコン７１をシリコン酸化膜７２にする（図
５７）。この結果分離酸化膜として機能するシリコン酸
化膜７２は厚さが２００〜３００ｎｍであって、局所的
に薄くなるということはない。
【０１３３】更に第２従来技術、第７実施例と同様にし
て多結晶シリコン４７を堆積させ、トレンチ４４を多結
晶シリコン４７で充填する（図５８）。その後半導体基
板１ｅの上方に存在する多結晶シリコン４７を選択的に
除去してトレンチ４４内部にのみ多結晶シリコン４７を
残置させ（図５９）、フィールド酸化膜４８によって多
結晶シリコン４７を覆い（図６０）、所定の不純物層を
形成して、トレンチ構造を有する分離部１３ｄによって
分離されつつ、横型ＩＧＢＴが形成される（図６１）。
【０１３４】このようにして形成された分離部１３ｄに
おいても、分離耐圧が低下するという問題点を解消する
ことができる。
【０１３５】（ｅ−４）素子分離の他の例：第６乃至第
８実施例においては横型ＩＧＢＴ同士の分離に分離部１
３ｂ，１３ｃ，１３ｄを用いた場合について説明した
が、異なる素子間の分離においても勿論上記実施例を適
用することができる。
【０１３６】図６２は横型ダイオード、横型ＩＧＢＴ、
ＭＯＳＦＥＴを互いに分離した様子を示す断面図であ
り、第６及び第７実施例が適用された場合を示してい
る。基板１ｅは分離部の底部において丸められており、
この部分でシリコン酸化膜が局所的に薄くなることがな
い。
【０１３７】（ｅ−５）第９実施例：第４実施例に示し
た条件の下で二回の酸化を行うことにより得られるトレ
ンチ４の形状の整形は、トレンチ分離に適用することが
できる。図６３は、第４実施例で示されたトレンチ形成
プロセスをトレンチ分離に適用した、高耐圧パワーＩＣ
中の横型ＩＧＢＴ７００を示す断面図である。
【０１３８】横型ＩＧＢＴ７００は、半導体基板１ｅに
おいて形成されている。半導体基板１ｅは、半導体基板
１ｄ上に形成されたシリコン酸化膜２５の直上に重ねて
形成されている。分離部１３ｅは、シリコン酸化膜９ａ
を形成後、多結晶シリコン１０を充填する事によって形
成される。但し、多結晶シリコン１０はゲートとしては
機能せず、分離部１３ｅはデバイス間の分離に用いられ
る。また、分離部１３ｅの幅が狭い（例えば１μｍ以
下）場合や、幅が広くても厚膜のＣＶＤシリコン酸化膜
を短時間（例えば数時間）で形成できる場合には、分離
部１３ｅを全てシリコン酸化膜９ａで充真しても良く、
多結晶シリコン１０を用いる必要はない。更に、多結晶
シリコン１０のかわりに、他の膜（例えばシリコン窒化
膜）を用いても良い。
【０１３９】第４実施例で示されたトレンチ形成プロセ
スを用いて分離部１３ｅを形成する事により、この分離
部分でのリーク（もれ）が少なくなる等の利点が得られ
る。
【０１４０】図６４は、図６２と同様に横型ダイオー
ド、横型ＩＧＢＴ、ＭＯＳＦＥＴを互いに分離した様子
を示す断面図であり、第９実施例を適用した場合を示
す。
【０１４１】
【発明の効果】この発明のうち請求項１乃至３にかかる
ものにおいては、溝の開孔部及び底部が丸くし、溝周辺
の欠陥が低減されるので、電界集中が回避され、キャリ
アの移動度が高まり、素子の高速動作が可能となる。
【０１４２】この発明のうち請求項４にかかるものにお
いては、犠牲酸化膜の形成を一回で済ませることがで
き、工程が簡略化される。
【０１４３】この発明のうち請求項５及び請求項６にか
かるものにおいては、制御電極におけるリーク特性が向
上し、チャネル抵抗が減少する。
【０１４４】この発明のうち請求項７にかかるものにお
いては、溝の開孔部を丸くすることができる。
【０１４５】この発明のうち請求項８にかかるものにお
いては、溝の内壁を平滑化することができる。
【０１４６】この発明のうち請求項９にかかるものにお
いては、制御電極におけるリーク特性が向上し、チャネ
ル抵抗が減少する。
【０１４７】この発明のうち請求項１０及び請求項１１
にかかるものにおいては、分離酸化膜におけるリーク特
性が向上する。
【０１４８】この発明のうち請求項１２にかかるものに
おいては、溝の底部を丸くすることができる。
【０１４９】この発明のうち請求項１３にかかるものに
おいては、溝の内壁を平滑化することができる。
【０１５０】この発明のうち請求項１４及び請求項１５
にかかるものにおいては、分離酸化膜におけるリーク特
性が向上する。
【０１５１】この発明のうち請求項１６にかかるものに
おいては、犠牲酸化膜の形成を一回で済ませることがで
き、工程が簡略化される。
【図面の簡単な説明】
【図１】 この発明にかかる第１実施例を工程順に示す
断面図である。
【図２】 この発明にかかる第１実施例を工程順に示す
断面図である。
【図３】 この発明にかかる第１実施例を工程順に示す
断面図である。
【図４】 この発明にかかる第１実施例を工程順に示す
断面図である。
【図５】 この発明にかかる第１実施例を工程順に示す
断面図である。
【図６】 この発明にかかる第１実施例の効果を示すグ
ラフである。
【図７】 この発明にかかる第２実施例を工程順に示す
断面図である。
【図８】 この発明にかかる第２実施例を工程順に示す
断面図である。
【図９】 この発明にかかる第２実施例を工程順に示す
断面図である。
【図１０】 この発明にかかる第２実施例を工程順に示
す断面図である。
【図１１】 この発明にかかる第２実施例を工程順に示
す断面図である。
【図１２】 この発明にかかる第２実施例を工程順に示
す断面図である。
【図１３】 この発明にかかる第２実施例を工程順に示
す断面図である。
【図１４】 この発明にかかる第２実施例を工程順に示
す断面図である。
【図１５】 この発明にかかる第２実施例を説明する断
面図である。
【図１６】 この発明にかかる第２実施例を説明する断
面図である。
【図１７】 この発明にかかる第２実施例を説明するグ
ラフである。
【図１８】 この発明にかかる第２実施例を説明する断
面模式図である。
【図１９】 この発明にかかる第２実施例を説明するグ
ラフである。
【図２０】 比較例の構成を例示する断面図である。
【図２１】 第１乃至第３実施例の適用される素子の断
面図である。
【図２２】 第１乃至第３実施例の適用される素子の断
面図である。
【図２３】 第１乃至第３実施例の適用される素子の断
面図である。
【図２４】 第１乃至第３実施例の適用される素子の平
面図である。
【図２５】 第１乃至第３実施例の適用される素子の平
面図である。
【図２６】 第１乃至第３実施例の適用される素子の平
面図である。
【図２７】 第１乃至第３実施例の適用される素子の平
面図である。
【図２８】 第１乃至第３実施例の適用される素子の平
面図である。
【図２９】 第１乃至第３実施例の適用される素子の断
面図である。
【図３０】 第１乃至第３実施例の適用される素子の断
面図である。
【図３１】 第１乃至第３実施例の適用される素子の断
面図である。
【図３２】 第１乃至第３実施例の適用される素子の断
面図である。
【図３３】 第１乃至第３実施例の適用される素子の断
面図である。
【図３４】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図３５】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図３６】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図３７】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図３８】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図３９】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図４０】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図４１】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図４２】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図４３】 この発明にかかる第４実施例を工程順に示
す断面図である。
【図４４】 この発明にかかる第４実施例の効果を示す
説明図である。
【図４５】 この発明にかかる第６実施例を工程順に示
す断面図である。
【図４６】 この発明にかかる第６実施例を工程順に示
す断面図である。
【図４７】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図４８】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図４９】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図５０】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図５１】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図５２】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図５３】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図５４】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図５５】 この発明にかかる第７実施例を工程順に示
す断面図である。
【図５６】 この発明にかかる第８実施例を工程順に示
す断面図である。
【図５７】 この発明にかかる第８実施例を工程順に示
す断面図である。
【図５８】 この発明にかかる第８実施例を工程順に示
す断面図である。
【図５９】 この発明にかかる第８実施例を工程順に示
す断面図である。
【図６０】 この発明にかかる第８実施例を工程順に示
す断面図である。
【図６１】 この発明にかかる第８実施例を工程順に示
す断面図である。
【図６２】 この発明にかかる第８実施例を示す断面図
である。
【図６３】 この発明にかかる第９実施例を示す断面図
である。
【図６４】 この発明にかかる第９実施例を示す断面図
である。
【図６５】 第１従来技術を工程順に示す断面図であ
る。
【図６６】 第１従来技術を工程順に示す断面図であ
る。
【図６７】 第１従来技術を工程順に示す断面図であ
る。
【図６８】 第１従来技術を工程順に示す断面図であ
る。
【図６９】 第１従来技術を工程順に示す断面図であ
る。
【図７０】 第１従来技術を工程順に示す断面図であ
る。
【図７１】 第１従来技術を工程順に示す断面図であ
る。
【図７２】 第１従来技術を工程順に示す断面図であ
る。
【図７３】 第２従来技術を工程順に示す断面図であ
る。
【図７４】 第２従来技術を工程順に示す断面図であ
る。
【図７５】 第２従来技術を工程順に示す断面図であ
る。
【図７６】 第２従来技術を工程順に示す断面図であ
る。
【図７７】 第２従来技術を工程順に示す断面図であ
る。
【図７８】 第２従来技術を工程順に示す断面図であ
る。
【図７９】 第２従来技術を工程順に示す断面図であ
る。
【図８０】 第２従来技術を工程順に示す断面図であ
る。
【図８１】 第２従来技術を工程順に示す断面図であ
る。
【符号の説明】
１，１ｅ 半導体基板、７，８，７２ シリコン酸化
膜、４７，７１ 多結晶シリコン、９ ゲート酸化膜、
１３１〜１３４ トレンチＭＯＳゲート部、１３ａ〜１
３ｅ 分離部、４，４４ トレンチ、４４ａ，４４ｄ
開孔部、４４ｂ，４４ｃ，４４ｅ，４４ｆ 底部、２１
酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/861 Ｈ０１Ｌ 29/91 Ｃ 29/78 ３０１Ｖ (72)発明者 富永 修一 福岡市西区今宿東一丁目１番１号 福菱 セミコンエンジニアリング株式会社内 (72)発明者 塩沢 勝臣 兵庫県尼崎市塚口本町八丁目１番１号 三菱電機株式会社 半導体基礎研究所内 (56)参考文献 特開 平３−58485（ＪＰ，Ａ) 特開 平３−232276（ＪＰ，Ａ) 特開 平５−335582（ＪＰ，Ａ) 特開 平４−188877（ＪＰ，Ａ) 特開 平４−186776（ＪＰ，Ａ) 特開 平５−335585（ＪＰ，Ａ) 特開 平１−192175（ＪＰ，Ａ) 特開 平３−236283（ＪＰ，Ａ) 特開 平３−219677（ＪＰ，Ａ) 特開 昭63−197375（ＪＰ，Ａ) 特開 平３−196570（ＪＰ，Ａ) 特開 昭59−40579（ＪＰ，Ａ) 特開 平５−47915（ＪＰ，Ａ) 特開 昭63−234534（ＪＰ，Ａ) 特開 平５−102297（ＪＰ，Ａ) 特開 平４−30557（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 29/78 - 29/749 H01L 21/332 H01L 29/786 H01L 29/86 - 29/87 H01L 21/329 H01L 21/76 - 21/765 H01L 21/77

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体からなる基板に対し、異方
    性エッチングを行って前記基板の厚さ方向に溝を掘る工
    程と、 （ｂ）第１の熱酸化を行い、前記溝内部に第１の犠牲酸
    化膜を形成する工程と、 （ｃ）前記第１の犠牲酸化膜を除去する工程と、 （ｄ）前記工程（ｃ）の後で第２の熱酸化を行い、前記
    溝の内部に第２の犠牲酸化膜を形成する工程と、 （ｅ）前記第２の犠牲酸化膜を除去する工程と、 （ｆ）前記工程（ｅ）の後で、前記溝の内部に制御電極
    の一部を形成する絶縁膜を形成する工程と、 （ｇ）前記溝を埋め、前記制御電極の一部を形成する絶
    縁膜を介して前記基板と対峙する制御電極を形成する工
    程とを備える半導体装置の製造方法。
  2. 【請求項２】 前記第２の熱酸化は水を含む雰囲気にお
    いてなされ、 前記第１の熱酸化が行われる第１の温度は前記第２の熱
    酸化が行われる第２の温度よりも高い、請求項１記載の
    半導体装置の製造方法。
  3. 【請求項３】 前記第１の温度は１０００℃以上である
    請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 （ａ）半導体からなる基板に対し、異方
    性エッチングを行って前記基板の厚さ方向に、アスペク
    ト比２〜３０の溝を掘る工程と、 （ｂ）１０００℃以上、酸素雰囲気中で熱酸化を行い、
    前記溝内部に前記溝の開孔部の寸法の１／１０〜３／１
    ０の膜厚の犠牲酸化膜を形成する工程と、 （ｃ）前記犠牲酸化膜を除去する工程と、 （ｄ）前記工程（ｃ）の後で、前記溝の内部に制御電極
    の一部を形成する絶縁膜を形成する工程と、 （ｅ）前記溝を埋め、前記制御電極の一部を形成する絶
    縁膜を介して前記基板と対峙する制御電極を形成する工
    程とを備える半導体装置の製造方法。
  5. 【請求項５】 （ａ）半導体からなる基板に対し、異方
    性エッチングを行って前記基板の厚さ方向に溝を掘る工
    程と、 （ｂ）熱酸化を行い、前記溝内部に犠牲酸化膜を形成す
    る工程と、 （ｃ）前記犠牲酸化膜を除去する工程と、 （ｄ）前記工程（ｃ）の後で、１０００℃以上の酸素雰
    囲気において前記溝の内部を酸化させて制御電極の一部
    を形成する絶縁膜を形成する工程と、 （ｅ）前記溝を埋め、前記制御電極の一部を形成する絶
    縁膜を介して前記基板と対峙する制御電極を形成する工
    程とを備える半導体装置の製造方法。
  6. 【請求項６】 （ａ）半導体からなる基板に対し、異方
    性エッチングを行って前記基板の厚さ方向に溝を掘る工
    程と、 （ｂ）前記溝の開孔部から所定の距離だけ退いた縁を有
    するマスクを前記基板上に設ける工程と、 （ｃ）前記マスクを用いて、前記基板に対して等方性ド
    ライエッチングを施す工程と、 （ｄ）前記工程（ｃ）の後で、１０００℃以下の水蒸気
    雰囲気において前記溝の内部を酸化させて制御電極の一
    部を形成する絶縁膜を形成する工程と、 （ｅ）前記溝を埋め、前記制御電極の一部を形成する絶
    縁膜を介して前記基板と対峙する制御電極を形成する工
    程とを備える半導体装置の製造方法。
  7. 【請求項７】 前記所定の距離は１００〜４００ｎｍで
    ある、請求項６記載の半導体装置の製造方法。
  8. 【請求項８】 前記等方性ドライエッチングはＯ2 ／
    ＣＦ4 系のガスを用いて行われ、そのガスの比率Ｒ＝
    Ｏ2 ／ＣＦ4 が１＜Ｒ＜５の範囲にある、請求項６記
    載の半導体装置の製造方法。
  9. 【請求項９】 前記工程（ｃ）の後且つ前記工程（ｄ）
    前に、 （ｆ）熱酸化を行い、前記溝内部に犠牲酸化膜を形成す
    る工程と、 （ｇ）前記犠牲酸化膜を除去する工程とを更に備える、
    請求項６記載の半導体装置の製造方法。
  10. 【請求項１０】 （ａ）少なくとも表面が絶縁膜である
    基板上に、半導体層を設ける工程と、 （ｂ）前記半導体層に異方性エッチングを行ってその厚
    さ方向に溝を掘る工程と、 （ｃ）熱酸化を行い、前記溝内部に犠牲酸化膜を形成す
    る工程と、 （ｄ）前記溝の下に位置する前記基板の一部及び前記犠
    牲酸化膜を除去する工程と、 （ｅ）前記工程（ｄ）の後で、１０００℃以上の酸素雰
    囲気において前記溝の内部を酸化させて分離酸化膜を形
    成する工程と、 （ｆ）前記溝を埋込材で埋める工程とを備える半導体装
    置の製造方法。
  11. 【請求項１１】 （ａ）少なくとも表面が絶縁膜である
    基板上に、半導体層を設ける工程と、 （ｂ）前記半導体層に異方性エッチングを行ってその厚
    さ方向に溝を掘る工程と、 （ｃ）前記溝の下に位置する前記絶縁膜の一部を所定の
    距離だけ除去し、前記溝の径よりも、大きな径を有する
    凹部を形成する工程と、 （ｄ）前記半導体層に対して等方性プラズマエッチング
    を施す工程と、 （ｅ）前記工程（ｄ）の後で、１０００℃以下の水蒸気
    雰囲気において前記溝の内部を酸化させて分離酸化膜を
    形成する工程と、 （ｆ）前記溝を埋込材で埋める工程とを備える半導体装
    置の製造方法。
  12. 【請求項１２】 前記所定の距離は１００〜４００ｎｍ
    である、請求項１１記載の半導体装置の製造方法。
  13. 【請求項１３】 前記等方性プラズマエッチングはＯ2
    ／ＣＦ4 系のガスを用いて行われ、そのガスの比率Ｒ
    ＝Ｏ2 ／ＣＦ4 が１＜Ｒ＜５の範囲にある、請求項１
    １記載の半導体装置の製造方法。
  14. 【請求項１４】 前記工程（ｄ）の後且つ前記工程
    （ｅ）前に、 （ｇ）熱酸化を行い、前記溝内部に犠牲酸化膜を形成す
    る工程と、 （ｈ）前記犠牲酸化膜を除去する工程とを更に備える、
    請求項１１記載の半導体装置の製造方法。
  15. 【請求項１５】 （ａ）少なくとも表面が絶縁膜である
    基板上に、半導体層を設ける工程と、 （ｂ）前記半導体層に異方性エッチングを行ってその厚
    さ方向に溝を掘る工程と、 （ｃ）熱酸化を行い、前記溝内部に犠牲酸化膜を形成す
    る工程と、 （ｄ）前記溝の下に位置する前記基板の一部及び前記犠
    牲酸化膜を除去する工程と、 （ｅ）前記溝の内壁に多結晶半導体層を形成する工程
    と、 （ｆ）前記多結晶半導体層を酸化させて分離酸化膜を形
    成する工程と、 （ｇ）前記溝を埋込材で埋める工程とを備える半導体装
    置の製造方法。
  16. 【請求項１６】 （ａ）半導体酸化膜からなる基板上
    に、半導体層を設ける工程と、 （ｂ）前記半導体層に対し、異方性エッチングを行って
    前記半導体層の厚さ方向に、アスペクト比２〜３０の溝
    を掘る工程と、 （ｃ）１０００℃以上、酸素雰囲気中で熱酸化を行い、
    前記溝内部に前記溝の開孔部の寸法の１／１０〜３／１
    ０の膜厚の犠牲酸化膜を形成する工程と、 （ｄ）前記犠牲酸化膜を除去する工程と、 （ｅ）前記工程（ｄ）の後で、前記溝の内部に分離酸化
    膜を形成する工程と、 （ｆ）前記溝を埋込材で埋める工程とを備える半導体装
    置の製造方法。
  17. 【請求項１７】 主面を有する半導体からなる基体と、 前記主面から所定の深さで前記基体に選択的に形成され
    た溝部と、 前記溝部の内壁上に形成された絶縁膜と、 前記絶縁膜を介して前記溝部の内部に充填された制御電
    極層と、 前記制御電極層上に形成された絶縁層とを備えた半導体
    装置であって、 前記溝部の開孔部のエッジが丸みを帯びた緩やかな面を
    有し、 前記制御電極層の上面は前記絶縁膜と接触する位置にお
    いて前記溝部の底と反対側に凸であり、 前記主面内に前記所定の深さよりも浅く、前記開孔部に
    隣接して形成され、前記基体と同じ導電型で、前記基体
    よりも不純物濃度の高い第１半導体層と、 前記主面と反対側で前記基体に接触し、前記基体の導電
    型と反対の導電型の第２半導体層とを更に備える 半導体
    装置。
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