JP6964566B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、ＩＧＢＴ、ダイオード等のパワー半導体素子を有する半導体装置に関する。

従来のトレンチゲート型ＩＧＢＴおよびＰＩＮダイオード等の縦型の半導体装置は縦構造領域を有している。ＩＧＢＴでは、Ｎ型のドリフト層、Ｎ型のバッファ層およびＰ型のコレクタ層を含む領域が縦構造領域となり、ダイオードでは、Ｎ型のドリフト層、Ｎ型のバッファ層およびＮ型のカソード層を含む領域が縦構造領域となる。特許文献１には、縦構造を有するＩＧＢＴが開示されている。

縦構造領域を有するＩＧＢＴまたはダイオード等の従来の縦型の半導体装置では、半導体装置を製造するＳｉウエハとして、エピタキシャル成長で製造されるウエハに代えてＦＺ法で製造されるウエハを用いることがある。その際、ウエハの縦構造領域、例えばＩＧＢＴにおけるＮ型のバッファ層は高い不純物濃度を持ち、かつその不純物プロファイルは、Ｎ型のドリフト層との接合部にかけて急峻な勾配を有する。

国際公開第２０１４／０５４１２１号

縦構造を有する半導体装置におけるバッファ層の上記のような不純物プロファイルは、ターンオフ動作の制御性が悪く、かつターンオフ時の遮断能力の低下を招く等、種々の問題点があった。

本発明では、上記のような問題点を解決し、縦構造を有する半導体装置において、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、およびターンオフ時の遮断能力の向上を図ることを目的とする。

本発明の半導体装置は、一方主面および他方主面を有し、第１導電型のドリフト層を主要構成部として含む半導体基体と、半導体基体内において、ドリフト層に対し他方主面側にドリフト層に隣接して形成される第１導電型のバッファ層と、半導体基体の他方主面上に形成される、第１および第２導電型のうち少なくとも一つの導電型を有する活性層と、半導体基体の一方主面上に形成される第１電極と、活性層上に形成される第２電極と、を備え、バッファ層は、活性層と接合し、不純物濃度のピーク点を１つ有する第１バッファ層と、第１バッファ層およびドリフト層と接合し、不純物濃度のピーク点を少なくとも１つ有し、第１バッファ層より最大不純物濃度が低い第２バッファ層とを備え、第１バッファ層のピーク点の不純物濃度は、ドリフト層の不純物濃度よりも高く、第２バッファ層の不純物濃度は、第２バッファ層の全領域においてドリフト層の不純物濃度よりも高く、前記第２バッファ層の実効トータルドーズ量は、１．０×１０ ^１０ ｃｍ ^−２ 以上１．０×１０ ^１２ ｃｍ ^−２ 以下であり、耐圧が４５００Ｖ以下である。

本発明の半導体装置において、第１バッファ層のピーク点の不純物濃度は、ドリフト層の不純物濃度よりも高く、第２バッファ層の不純物濃度は、第２バッファ層の全領域においてドリフト層の不純物濃度よりも高いため、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、およびターンオフ時の遮断能力の向上を実現する。

本発明の基本構造となるトレンチゲート型ＩＧＢＴの断面図である。 本発明の基本構造となるＰＩＮダイオードの断面図である。 本発明の基本構造となるＲＦＣ（Relaxed Field of Cathode）ダイオードの断面図である。 図１から図３で示した縦型の半導体装置の平面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＩＧＢＴの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 ＲＦＣダイオードの製造工程を示す断面図である。 本発明の提案する縦構造領域の考え方を示す説明図である。 本発明の提案する縦構造領域の考え方を示す説明図である。 本発明の提案する縦構造領域の考え方を示す説明図である。 トレンチゲート型ＩＧＢＴの活性セル領域の断面図である。 ＰＩＮダイオードの活性セル領域の断面図である。 ＲＦＣダイオードの活性セル領域の断面図である。 第１構造および第２構造の不純物プロファイルを示す図である。 図３３の領域Ａ３の拡大図である。 第２バッファ層のキャリアライフタイムとアニール温度との関係を示す図である。 第２構造の第１バッファ層および第２バッファ層のフォトルミネッセンス法によるスペクトル測定結果を示す図である。 ＩＧＢＴのターンオフ波形を示す図である。 ダイオードのリカバリー波形を示す図である。 ＲＦＣダイオードにおける、ｓｎａｐ−ｏｆｆ電圧と蓄積電荷量の電源電圧に対する特性を示す図である。 ＲＦＣダイオードの低温でのリカバリー波形を示す図である。 ＲＦＣダイオードの低温でのリカバリー波形を示す図である。 安全動作温度と第２バッファ層のアニール温度との関係を示す図である。 第２構造のＮバッファ層について４通りの不純物プロファイルを示す図である。 ＲＦＣダイオードの逆バイアス時のリーク電流密度と逆バイアス電圧との関係を示す図である。 サンプル１−３の不純物プロファイルを適用したＲＦＣダイオードのリカバリー波形を示す図である。 図４５のリカバリー波形から抽出されたｓｎａｐ−ｏｆｆ電圧と電源電圧との関係を示す図である。 サンプル１−３の不純物プロファイルを適用したＲＦＣダイオードのダイオード性能を示す図である。 サンプル１と同等のダイオード性能を保証可能な第２バッファ層の不純物プロファイルを示す図である。 サンプル１，５，６の不純物プロファイルを適用したＲＦＣダイオードのダイオード性能を示す図である。 ＩＧＢＴのターンオフ波形を示す図である。 ＩＧＢＴのターンオフ動作時のｓｎａｐ−ｏｆｆ電圧と電源電圧との関係を示す図である。 ＩＧＢＴにおけるｓｎａｐ−ｏｆｆ電圧と第２バッファ層の実効トータルドーズ量との関係を示す図である。 ＲＦＣダイオードの低温でのリカバリー動作における、安全動作温度および蓄積電荷量と第２バッファ層の実効トータルドーズ量との関係を示す図である。 ＲＦＣダイオードの２７３Ｋから２９８Ｋのリカバリー動作時の破壊波形を示す図である。 ＲＦＣダイオードのリカバリー波形を示す図である。 図５５の解析ポイントにおける電流密度分布を示す図である。 比較例のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＩＮダイオード領域の電子濃度分布を示す図である。 比較例のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＩＮダイオード領域のホール濃度分布を示す図である。 比較例のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＩＮダイオード領域の電界強度分布を示す図である。 比較例のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＮＰトランジスタ領域の電子濃度分布を示す図である。 比較例のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＮＰトランジスタ領域のホール濃度分布を示す図である。 比較例のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＮＰトランジスタ領域の電界強度分布を示す図である。 第２構造のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＩＮダイオード領域の電子濃度分布を示す図である。 第２構造のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＩＮダイオード領域のホール濃度分布を示す図である。 第２構造のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＩＮダイオード領域の電界強度分布を示す図である。 第２構造のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＮＰトランジスタ領域の電子濃度分布を示す図である。 第２構造のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＮＰトランジスタ領域のホール濃度分布を示す図である。 第２構造のＲＦＣダイオードについて、図５５の解析ポイントにおけるＰＮＰトランジスタ領域の電界強度分布を示す図である。 図５４の解析ポイントＡＰ１におけるデバイス内部状態のシミュレーション結果を示す図である。 図５４の解析ポイントＡＰ１におけるデバイス内部状態のシミュレーション結果を示す図である。 動作温度をパラメータとしてＲＦＣダイオードの出力特性を示す図である。 ＲＦＣダイオードのオフ状態のリーク電流密度と動作温度との関係を示す図である。 ＲＦＣダイオードのリカバリー波形を示す図である。 ＲＦＣダイオードの２５３Ｋにおけるリカバリー波形を示す図である。 ＲＦＣダイオードの蓄積電荷量と動作温度の関係を示す図である。 ＲＦＣダイオードの蓄積電荷量と電源電圧の関係を示す図である。 ＲＦＣダイオードの高電源電圧、大電流密度かつ高温下でのリカバリー波形を示す図である。 ＲＦＣダイオードのトータルロス性能を示す図である。 ＰＩＮダイオードのスナッピーリカバリー波形を示す図である。 ＰＩＮダイオードのｓｎａｐ−ｏｆｆ電圧と電源電圧の関係を示す図である。 ＰＩＮダイオードの蓄積電荷量と電源電圧の関係を示す図である。 実施の形態５の第１の態様の半導体装置を示す断面図である。 実施の形態５の第２の態様の半導体装置を示す断面図である。 実施の形態５の第３の態様の半導体装置を示す断面図である。 実施の形態５の第４の態様の半導体装置を示す断面図である。 実施の形態５の第５の態様の半導体装置を示す断面図である。 実施の形態５の第６の態様の半導体装置を示す断面図である。 実施の形態５の第７の態様の半導体装置を示す断面図である。 実施の形態５の第８の態様の半導体装置を示す断面図である。 実施の形態５の第９の態様の半導体装置を示す断面図である。 実施の形態５の第１０の態様の半導体装置を示す断面図である。 実施の形態５の第２の態様のＩＧＢＴのＲＢＳＯＡを示す図である。 実施の形態５の第４の態様のＲＦＣダイオードのリカバリーＳＯＡを示す図である。

＜発明の原理＞
本発明は、パワーモジュール(耐圧（定格電圧）が６００Ｖ以上)のキーコンポーネントであるＩＧＢＴ（Insulated Gate Bipolar Transistor）またはダイオードなどのバイポーラ系パワー半導体素子を有する、半導体装置において、以下の特徴（ａ）−（ｄ）を有する縦構造領域に関する。

（ａ）オフ状態の電圧遮断能力を上げ、かつ高温での耐圧保持時のリーク電流を低減し、低オフロスまたは高温動作を実現する。

（ｂ）ターンオフ動作終焉での電圧跳ね上がり現象（以下、「ｓｎａｐ−ｏｆｆ現象」と略記する）と、ｓｎａｐ−ｏｆｆ現象に起因する発振現象を抑制する。

（ｃ）ターンオフ動作時の遮断能力を向上する。

（ｄ）半導体を製造するウエハの直径２００ｍｍ以上の大口径化にも対応するウエハプロセス技術に組み込み可能である。

なお、特徴（ａ）の「オフ状態の電圧遮断能力」とは、電流が流れていない静的（ｓｔａｔｉｃ）な状態での電圧保持能力を意味している。また、特徴（ｃ）の「ターンオフ動作時の遮断能力」とは、電流が流れている動的（ｄｙｎａｍｉｃ）な状態での電圧保持能力を示している。

以下の実施例では、パワー半導体素子の代表例としてＩＧＢＴおよびダイオードを挙げるが、本発明はＲＣ（Reverse Conducting）−ＩＧＢＴ、ＲＢ（Reverse Blocking）−ＩＧＢＴ、またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのパワー半導体にも適用可能であり、上記の目的に対して効果が得られる。

なお、ＲＣ−ＩＧＢＴについては「H. Takahashi et al., “1200 V Reverse Conducting IGBT,” Proc. ISPSD2004, pp. 133-136, 2004」に、ＲＢ−ＩＧＢＴについては「T. Naito et al., “1200 V Reverse Blocking IGBT with Low Loss for Matrix Converter,” Proc. ISPSD2004, pp. 125-128, 2004」においてそれぞれ説明がなされている。

また、以下では半導体材料としてＳｉを用いた半導体デバイスを例に示すが、本発明は炭化珪素（ＳｉＣ）または窒化ガリウム（ＧａＮ）等のワイドバンドギャップ材料を用いた半導体デバイスに対しても効果を奏する。さらに、以下では、Ｓｉ結晶の製造方法としてＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法を用いた例を示すが、ＭＣＺ（Ｍａｇｎｅｔｉｃ Ｆｉｅｌｄ Ａｐｐｌｉｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）法を用いた場合でも同様の効果を奏する。以下では１２００Ｖと４５００Ｖの耐圧クラスの半導体装置を例に示すが、本発明は耐圧クラスに関わらず上記目的に対して効果を奏する。

図１、図２および図３は、縦型構造を有する半導体デバイスの構造を示す断面図であり、これらの図に示す構造が本発明の基本構造である。図１はトレンチゲート型ＩＧＢＴを、図２はＰＩＮダイオードを、図３はＲＦＣダイオードを示している。ＲＦＣダイオードは、ＰＩＮダイオードとＰＮＰトランジスタの並列接続型のダイオードである。なお、ＲＦＣダイオードについては、「K. Nakamura et al, Proc. ISPSD2009, pp. 156-158, 2009」および「K. Nakamura et al., Proc. ISPSD2010, pp. 133-136. 2010」に説明がなされている。

図１を参照してトレンチゲート型ＩＧＢＴの構造を説明する。まず、トレンチゲート型ＩＧＢＴの活性セル領域（Active Cell Area）Ｒ１の構造を説明する。Ｎ⁻ドリフト層１４の下面（他方主面）には、Ｎ⁻ドリフト層１４に隣接してＮバッファ層１５が形成されている。Ｎバッファ層１５の下面にはＮバッファ層１５に隣接してＰ型（第２導電型）のＰコレクタ層１６が形成されている。Ｐコレクタ層１６の下面にはＰコレクタ層１６に隣接してコレクタ電極２３Ｃが形成される。なお、以下では、Ｎ型（第１導電型）のドリフト層であるＮ⁻ドリフト層１４とＮ型のバッファ層であるＮバッファ層１５とを少なくとも含む構造部分を「半導体基体」と呼ぶ場合がある。そして、Ｎ⁻ドリフト層１４は半導体基体の主要構成部である。

Ｎ⁻ドリフト層１４の上層部にＮ層１１が形成されている。Ｎ層１１の上面にはＰベース層９が形成されている。Ｐベース層９とＮ層１１とを縦方向に貫くように、ポリシリコンからなるトレンチ構造のゲート電極１３が形成されている。ゲート電極１３はゲート絶縁膜１２を介してＮ⁻ドリフト層１４、Ｎ層１１、Ｐベース層９、およびＮ^＋エミッタ層７と対向している。したがって、ゲート電極１３、Ｎ^＋エミッタ層７、Ｐベース層９およびＮ層１１により、ＩＧＢＴにおける絶縁ゲート型のトランジスタ形成領域が構成される。

Ｐベース層９の表層にゲート絶縁膜１２と接するようにＮ型のＮ^＋エミッタ層７が形成されている。さらに、Ｐベース層９の表層にはＰ^＋層８が形成されている。ゲート電極１３上には層間絶縁膜６が形成される。Ｎ⁻ドリフト層１４の上面（一方主面）上にはＮ^＋エミッタ層７およびＰ^＋層８と電気的に接続するように第１電極としてエミッタ電極５Ｅが形成される。なお、図１において活性セル領域Ｒ１に示される２本のゲート電極１３のうち、左側のゲート電極１３は本来のゲート電極として寄与するが、右側のゲート電極１３は本来のゲート電極として寄与せずエミッタ電位となるダミー電極である。ダミー電極の目的および効果は、特許第４２０５１２８号公報、特許第４７８５３３４号公報および特許第５６３４３１８号公報に記載されており、ＩＧＢＴの飽和電流密度の抑制、容量特性の制御による無負荷短絡状態での発振の抑制、それによる短絡耐量の向上、エミッタ側のキャリア濃度向上による低オン電圧化などである。

次に、トレンチゲート型ＩＧＢＴの中間領域(interface area)Ｒ２の構造を説明する。Ｎ⁻ドリフト層１４の上層部にはＰ領域２２が形成される。Ｐ領域２２は、活性セル領域Ｒ１側に延びてダミー電極のゲート電極１３より深く形成される。また、Ｐ領域２２はガードリングとして機能する。

Ｎ⁻ドリフト層１４の上面上に絶縁膜２５が形成され、絶縁膜２５上に表面ゲート電極部とも呼ばれるゲート電極１３の一部と、表面ゲート電極部を囲む層間絶縁膜６が形成される。層間絶縁膜６に囲まれた表面ゲート電極部上には、ゲート電極として機能する電極５Ｘが形成される。電極５Ｘは、活性セル領域Ｒ１のエミッタ電極５Ｅと同時にエミッタ電極５Ｅと独立して形成される。

次に、トレンチゲート型ＩＧＢＴの終端領域（termination area)Ｒ３について説明する。Ｎ⁻ドリフト層１４の上層部に選択的にＰ領域２２が形成される。このＰ領域２２はフィールドリミッティングリングとして機能する。また、活性セル領域Ｒ１の絶縁ゲート型トランジスタ構造のうち、Ｐベース層９以外の構成が形成される。

Ｐ領域２２は、中間領域Ｒ２および終端領域Ｒ３のそれぞれにおいて、耐圧保持機能を発揮させる領域として設けられる。なお、終端領域Ｒ３の絶縁ゲート型トランジスタ構造におけるＮ^＋エミッタ層７およびＮ層１１は、Ｐ領域２２とＮ⁻ドリフト層１４とのＰＮ接合部から延びる空乏層の延びを止めるために設けられている。

Ｎ⁻ドリフト層１４の上面上に絶縁膜２５および層間絶縁膜６の積層構造が選択的に形成される。また、Ｐ領域２２およびゲート電極１３に電気的に接続してフローティング電極となる電極５Ｙが形成される。この電極５Ｙは活性セル領域Ｒ１のエミッタ電極５Ｅと同時にエミッタ電極５Ｅおよび電極５Ｘと独立して形成される。

そして、活性セル領域Ｒ１、中間領域Ｒ２および終端領域Ｒ３にかけてエミッタ電極５Ｅ、電極５Ｘおよび５Ｙ上にエミッタ電極５Ｅ、電極５Ｘ，５Ｙの形成面を保護する保護膜であるパッシベーション膜２０が形成され、パッシベーション膜２０および活性セル領域Ｒ１のエミッタ電極５Ｅの一部上に保護膜であるパッシベーション膜２１が形成される。

また、活性セル領域Ｒ１、中間領域Ｒ２および終端領域Ｒ３間で共通にＩＧＢＴ用の縦構造領域２７Ｇが形成される。縦構造領域２７Ｇは半導体基体を構成するＮ⁻ドリフト層１４およびＮバッファ層１５と、Ｐコレクタ層１６およびコレクタ電極２３Ｃとによる積層構造である。

図２を参照してＰＩＮダイオードの構造を説明する。まず、ＰＩＮダイオードの活性セル領域Ｒ１の構造を説明する。Ｎ⁻ドリフト層１４の他方主面である下面には、Ｎバッファ層１５が形成されている。Ｎバッファ層１５の下面には活性層であるＮ^＋カソード層１７が形成されている。Ｎ^＋カソード層１７の下面にはカソード電極２３Ｋが第２電極として形成されている。

Ｎ⁻ドリフト層１４の上層部にはＰアノード層１０が一方電極領域として形成されている。Ｐアノード層１０とＮ⁻ドリフト層１４、Ｎバッファ層１５およびＮ^＋カソード層１７によりＰＩＮダイオード構造が形成される。そして、Ｐアノード層１０の上面である一方主面上にアノード電極５Ａが第１電極として形成される。

次に、ＰＩＮダイオードの中間領域Ｒ２の構造を説明する。Ｎ⁻ドリフト層１４の上層部にＰ領域２２が形成され、このＰ領域２２は活性セル領域Ｒ１側に延びてＰアノード層１０と連結する。この際、Ｐ領域２２はＰアノード層１０より深く形成される。このＰ領域２２がガードリングとして機能する。

Ｎ⁻ドリフト層１４の上面上に絶縁膜２５が形成され、絶縁膜２５上に層間絶縁膜２４が形成され、層間絶縁膜２４上の一部に電極５Ａが形成される。

次に、図２において終端領域Ｒ３の構造を説明する。Ｎ⁻ドリフト層１４の上層部に選択的にＰ領域２２が形成される。このＰ領域２２はフィールドリミッティングリングとして機能する。また、Ｎ⁻ドリフト層１４の表層にＰ領域２２とは独立してＮ^＋層２６が選択的に形成される。Ｎ^＋層２６はＰ領域２２とＮ⁻ドリフト層１４の接合部から延びる空乏層の延びを止める目的で設けられる。Ｐ領域２２の本数が増加するほど、ＰＩＮダイオードの耐圧クラスは高くなる。

Ｎ⁻ドリフト層１４上面上に絶縁膜２５および層間絶縁膜２４の積層構造が選択的に形成され、Ｐ領域２２およびＮ^＋層２６に電気的に接続して電極５Ｚが形成される。電極５Ｚは活性セル領域Ｒ１のアノード電極５Ａと同時にアノード電極５Ａと独立して形成される。

そして、中間領域Ｒ２および終端領域Ｒ３にかけてアノード電極５Ａおよび電極５Ｚ上に保護膜であるパッシベーション膜２０が形成され、パッシベーション膜２０および中間領域Ｒ２のアノード電極５Ａの一部上に保護膜であるパッシベーション膜２１が形成される。

また、活性セル領域Ｒ１、中間領域Ｒ２および終端領域Ｒ３間で共通にダイオード用の縦構造領域２７Ｄ１が形成される。縦構造領域２７Ｄ１は半導体基体となるＮ⁻ドリフト層１４およびＮバッファ層１５と、Ｎ^＋カソード層１７およびカソード電極２３Ｋとによる積層構造である。

次に、図３においてＲＦＣダイオードの構造を説明する。ＲＦＣダイオードは、図２に示したＰＩＮダイオードの活性セル領域Ｒ１において、活性層であるＮ^＋カソード層１７の一部をＰカソード層１８に置き換えると共に、中間領域Ｒ２および終端領域Ｒ３におけるＮ^＋カソード層１７をＰカソード層１８に置き換えたものであり、それ以外の構成はＰＩＮダイオードと同様である。すなわち、ＲＦＣダイオードの活性層は、第１部分活性層であるＮ^＋カソード層１７と、第２部分活性層であるＰカソード層１８とを含んで構成される。

ＲＦＣダイオードは、ＰＩＮダイオードに比べ、カソード側の電界強度を緩和する電界緩和現象等、特許第５２５６３５７号や特開２０１４−２４１４３３号に示すようなダイオード性能面での特徴的な効果が得られる。特許第５２５６３５７号または特開２０１４−２４１４３３号（ＵＳ８６８６４６９）に示すように、リカバリー動作時の後半にＰカソード層１８からホールの注入が促進されるため、カソード側の電界強度が緩和され、リカバリー動作終焉でのｓｎａｐ−ｏｆｆ現象およびその後の発振現象を抑制し、リカバリー動作時の破壊耐量向上などダイオード性能面で特徴的な効果が得られる。

Ｎ^＋カソード層１７とＰカソード層１８は、上記の効果を保証する観点から、特許第５２５６３５７号または特開２０１４−２４１４３３号（ＵＳ８６８６４６９）に示す関係を満足するように配置する。ＲＦＣダイオードは、等価回路で表現すると、ＰＩＮダイオードとＰＮＰトランジスタとが並列に接続したダイオード構造である。Ｎ⁻ドリフト層１４は、可変抵抗領域である。

図４はＩＧＢＴまたはダイオード等の縦型の半導体装置の平面構造を模式的に示す説明図である。同図に示すように、中央部に複数の活性セル領域Ｒ１が形成され、隣り合う２つの活性セル領域Ｒ１間に表面ゲート配線部Ｒ１２が設けられ、さらに、一部の領域にゲートパッド部Ｒ１１が設けられる。

活性セル領域Ｒ１、ゲートパッド部Ｒ１１、および表面ゲート配線部Ｒ１２の周辺を囲って中間領域Ｒ２が形成され、中間領域Ｒ２の周辺をさらに囲んで終端領域Ｒ３が設けられる。なお、図１、図２および図３で示した構造は図４のＡ１−Ａ１断面に相当する。

上述した活性セル領域Ｒ１は、パワー半導体チップの基本性能を保証する素子形成領域である。そして、中間領域Ｒ２および終端領域Ｒ３からなる周辺領域は、信頼性面を含めた耐圧保持用に設けられる。そのうち、中間領域Ｒ２は、活性セル領域Ｒ１と終端領域Ｒ３とがジョイントする領域でパワー半導体のダイナミック動作時の破壊耐量を保証し、活性セル領域Ｒ１（における半導体素子）の本来の性能をサポートする領域である。また、終端領域Ｒ３は、静的（static）な状態での耐圧保持、耐圧特性の安定性および信頼性面の保証およびダイナミック動作時の破壊耐量の不良を抑制し、活性セル領域Ｒ１の本来の性能をサポートする。

縦構造領域２７（縦構造領域２７Ｇ、縦構造領域２７Ｄ１、縦構造領域２７Ｄ２）は、トータルロス性能の保証、静的な状態での耐圧保持、耐圧特性の安定性、高温でのリーク特性安定性および信頼性の保証、並びにダイアミック動作時の制御性および破壊耐量を保証し、パワー半導体の基本性能をサポートする領域である。トータルロスとは、オン状態のロスとターンオンおよびターンオフ状態のロスとを加えたロスのことである。縦構造領域２７のうち特にＮバッファ層１５が、上記の特徴（ａ）−（ｃ）を有する。

＜ＩＧＢＴの製造方法＞
図５から図１７はＩＧＢＴの製造方法を示す断面図である。なお、これらの図面は活性セル領域Ｒ１における製造方法を示している。

まず、ＦＺ法で形成されたシリコンウエハ（以後、このシリコンウエハまたは処理が施されたシリコンウエハを「半導体基体」という）を用意する。図５に示すように、Ｎ⁻ドリフト層１４が形成された半導体基体の上層部にＮ層１２８とＰベース層１３０を形成する。具体的には、Ｎ⁻ドリフト層１４にイオン注入およびアニーリング処理を施してＮ層１２８とＰベース層１３０を形成する。また、Ｐベース層１３０上にＳｉＯ_２膜１２９を形成する。

次に、図６に示すように、半導体基体にイオン注入およびアニーリング処理を施し、Ｐベース層１３０の表面側に複数のＮ^＋エミッタ層１３６を選択的に形成する。

次に、図７に示すように、半導体基体の上面に酸化膜１３１を形成し、写真製版技術を用いてパターニングする。そして、酸化膜１３１の開口に露出した部分に対しプラズマを用いた反応性イオンエッチングを施し、トレンチ１３７を形成する。その後、トレンチ１３７の周辺部の結晶欠陥およびプラズマダメージ層の除去、トレンチ１３７のボトム部のラウンディング、並びにトレンチ１３７の内壁の平坦化を目的にケミカルドライエッチングと犠牲酸化処理を行う。ケミカルドライエッチングと犠牲酸化処理に関しては、例えば特開平７−２６３６９２号公報に開示されている。また適切なトレンチ１３７の深さについては例えばＷＯ２００９−１２２４８６号公報に開示されている。

続いて、図８に示すように、熱酸化法またはＣＶＤ法（例えば、特開２００１−０８５６８６号公報参照）でトレンチ内壁にゲート酸化膜１３４を形成する。そして、ゲート酸化膜１３４を含むトレンチ１３７内に、リンをドープしたポリシリコン層１３２を形成してトレンチ１３７を埋める。なお、半導体基体の下面には、ゲート酸化膜１３４の形成と同時に酸化膜１５０が形成され、ポリシリコン層１３２の形成と同時に酸化膜１５０上にリンをドープしたポリシリコン層であるポリシリコン層１５２が形成される。

次に、図９に示すように、ポリシリコン層１３２のうちトレンチ１３７の外に出た部分をエッチングする。エッチング後に半導体基体上面およびトレンチ１３７の埋め込み表面に露出するポリシリコン層１３２を熱酸化法またはＣＶＤ法で酸化もしくは堆積して酸化膜１３２ａを形成する。その後、半導体基体の表面にＰ^＋層１３８を形成する。その後、半導体基体の上面上に、ボロンまたはリンがドープされた酸化膜１４０、およびＴＥＯＳ膜１４１をＣＶＤ法で形成する。酸化膜１４０としてＴＥＯＳ膜またはシリケートガラスを形成してもよい。なお、半導体基体の下面には、酸化膜１４０、およびＴＥＯＳ膜１４１の形成と同時にＴＥＯＳ膜１５４が形成される。

次に、図１０に示すように、フッ酸または混酸(例えば、フッ酸、硝酸、および酢酸の混合液)を含有する液体を用いて半導体基体の下面のＴＥＯＳ膜１５４、ポリシリコン層１５２、および酸化膜１５０をエッチングしてＮ⁻ドリフト層１４を露出させる。

続いて、図１１に示すように、不純物をドープしたポリシリコン層であるポリシリコン層１６０を、半導体基体の下面に露出したＮ⁻ドリフト層１４と接して形成する。このとき半導体基体上面に不所望のポリシリコン層１６２も形成される。ポリシリコン層１６０および１６２はＬＰＣＶＤ法で形成する。ポリシリコン層１６０および１６２にドープする不純物としては、ポリシリコン層１６０および１６２がＮ^＋層となるようにリン、ヒ素、またはアンチモン等を用いる。ポリシリコン層１６０および１６２の不純物濃度は１×１０^１９（ｃｍ^−３）以上に設定される。また、ポリシリコン層１６０および１６２の層厚は５００（ｎｍ）以上に設定される。

次に、図１２に示すように、窒素雰囲気中において、半導体基体の温度を９００℃から１０００℃程度に加熱してポリシリコン層１６０の不純物をＮ⁻ドリフト層１４の下面側へ拡散させる。この拡散により、Ｎ⁻ドリフト層１４の下面側に結晶欠陥と高濃度不純物を有するゲッタリング層１６４が形成される。このように、ゲッタリング層形成工程とは、半導体基体の下面に露出したＮ⁻ドリフト層１４の下面側にゲッタリング層１６４を形成する工程である。ゲッタリング層１６４の表面の不純物濃度は、例えば１．０×１０^１９ｃｍ^−３から１．０×１０^２２の範囲に設定される。

ゲッタリング層形成工程の後に、任意の降温スピードにて半導体基体の温度を６００℃から７００℃程度まで下げて、その温度を４時間以上維持する。この工程をアニール工程と称する。アニール工程では、半導体基体を加熱し製造工程にてＮ⁻ドリフト層１４に導入された金属不純物、汚染原子、およびダメージを拡散させゲッタリング層１６４で捕獲する。

次に、図１３に示すように、半導体基体上面のポリシリコン層１６２をフッ酸または混酸(例えば、フッ酸/硝酸/酢酸の混合液)の液を用いて選択的に除去する。図１１から図１３に示すゲッタリングのプロセスについては、例えばＷＯ２０１４−０５４１２１号公報に開示されている。

そして、図１４に示すように、半導体基体の上面側において、酸化膜１４０およびＴＥＯＳ膜１４１を一部エッチングし、一部を外部に露出させてコンタクトホールを有するトレンチ露出部１７０を形成する。トレンチ露出部１７０以外の部分はＩＧＢＴにおけるＭＯＳトランジスタ部分として機能する。

なお、図１４に示すように、ポリシリコン層１３２で埋められたトレンチ１３７が形成された領域に部分的にトレンチ露出部１７０を形成する目的は、ポリシリコン層１３２の一部をエミッタ電位とすることで実効的なゲート幅を小さくすることおよび容量を調整することである。これにより、飽和電流密度抑制、容量制御による短絡時の発振抑制、短絡耐量向上(詳細はＷＯ２００２−０５８１６０号公報およびＷＯ２００２−０６１８４５号公報参照)、およびオン状態のエミッタ側キャリア濃度向上による低オン電圧化が可能となる。

次に、図１５に示すように、シリサイド層１４２およびバリアメタル層１４３を形成するためのメタルをスパッタリング法で形成し、半導体基体上面に、Ｓｉを１から３％程度添加したメタル配線層１４４をスパッタリング法で形成する。メタル配線層１４４の材料は、例えば、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕである。メタル配線層１４４は、トレンチ露出部１７０と電気的に接続されている。

次に、図１６に示すように、半導体基体の下面側に形成されていたゲッタリング層１６４とポリシリコン層１６０とを、研磨またはエッチングにより除去する。このようにゲッタリング層１６４などを除去する工程を除去工程と称する。除去工程では、Ｎ⁻ドリフト層１４のうちゲッタリング層１６４に接する部分を所望の厚さだけ除去してもよい。これにより半導体基体（Ｎ⁻ドリフト層１４）の厚みを、半導体装置の耐圧クラスに対応したものとすることができる。

続いて、図１７に示すように、半導体基体の下面に第１バッファ層であるＮバッファ層１５を形成する。半導体基体の下面側すなわち他方主面側から、リン、セレン、硫黄またはプロトン(水素)を注入し、さらに、半導体基体をアニールして注入イオンを活性化させることにより、Ｎバッファ層１５が形成される。その後、Ｎバッファ層１５の下面にＰ型のＰコレクタ層１６を形成する。さらに、Ｐコレクタ層１６の下面に第２電極としてコレクタ電極２３Ｃを形成する。コレクタ電極２３Ｃは、半導体装置をモジュールへ搭載する際に、モジュール中の半導体基体等とはんだ接合する部分である。そのため、コレクタ電極２３Ｃを複数のメタルを積層させて形成することで低コンタクト抵抗とすることが好ましい。

図１７と図１との関係において、ポリシリコン層１３２がゲート電極１３に対応し、ゲート酸化膜１３４がゲート絶縁膜１２に対応し、Ｎ層１２８がＮ層１１に対応し、Ｐベース層１３０がＰベース層９に対応し、Ｎ^＋エミッタ層１３６がＮ^＋エミッタ層７に対応し、Ｐ^＋層１３８がＰ^＋層８に対応し、メタル配線層１４４がエミッタ電極５Ｅに対応する。

＜ダイオードの製造方法＞
図１８から図２６は、図３に示すＲＦＣダイオードの製造方法を示す断面図である。

図１８には、活性セル領域Ｒ１と、活性セル領域Ｒ１を囲むように形成された中間領域Ｒ２および終端領域Ｒ３が示されている。まず、Ｎ⁻ドリフト層１４のみが形成された半導体基体を準備する。そして、中間領域Ｒ２および終端領域Ｒ３におけるＮ⁻ドリフト層１４の表面にＰ層５２を複数個、選択的に形成する。Ｐ層５２は、あらかじめ形成した酸化膜６２をマスクにしてイオン注入し、その後に半導体基体にアニール処理を施すことで形成する。なお、半導体基体の下面にも酸化膜６２形成時の酸化膜６８が形成されている。

次に、図１９に示すように、活性セル領域Ｒ１におけるＮ⁻ドリフト層１４の表面にイオン注入およびアニール処理を施してＰ層５０を形成する。

続いて、図２０に示すように、半導体基体の上面側の終端領域Ｒ３の端部にＮ^＋層５６を形成する。次に、半導体基体の上面にＴＥＯＳ層６３を形成する。その後に、半導体基体の下面を露出する処理を行う。そして、不純物をドープしたポリシリコン層６５を、半導体基体の下面に露出したＮ⁻ドリフト層１４と接するように形成する。このとき半導体基体の上面にもポリシリコン層６４が形成される。

次に、図２１に示すように、半導体基体を加熱してポリシリコン層６５の不純物をＮ⁻ドリフト層１４の下面側へ拡散させ、Ｎ⁻ドリフト層１４の下面側に結晶欠陥と不純物を有するゲッタリング層５５を形成する。この工程は図１２に示したＩＧＢＴの製造方法でゲッタリング層１６４を形成する工程と同様である。その後、アニール工程を実施してＮ⁻ドリフト層１４の金属不純物、汚染原子、およびダメージをゲッタリング層５５で捕獲する。

そして、図２２に示すように、基板の上面に形成されたポリシリコン層６４を、フッ酸または混酸(例えば、フッ酸/硝酸/酢酸の混合液)の液を用いて選択的に除去する。このゲッタリングプロセスは、前記ＩＧＢＴのゲッタリングプロセスと同じである。

次に、図２３に示すように、半導体基体の上面にＰ層５２とＰ層５０とＮ^＋層５６とを露出させるコンタクトホールを形成する。つまり、ＴＥＯＳ層６３を図２３に示されるように加工する。その後、Ｓｉを１％から３％程度添加したアノード電極５Ａ用のアルミ配線５をスパッタリング法で形成する。

続いて、図２４に示すように、半導体基体の上面に保護膜であるパッシベーション膜２１を形成する。

その後、図２５に示すように、半導体基体の下面側に形成されていたゲッタリング層５５とポリシリコン層６５とを、研磨またはエッチングにより除去する。この除去工程により、半導体基体（Ｎ⁻ドリフト層１４）の厚みを、半導体装置の耐圧クラスに対応したものとする。

そして、図２６に示すように、Ｎ⁻ドリフト層１４の下面側にＮバッファ層１５を形成する。その後、Ｎバッファ層１５の下面にＰカソード層１８を形成する。続いて、活性セル領域Ｒ１において、Ｐカソード層１８の一部にＮ^＋カソード層１７を形成する。Ｎバッファ層１５、Ｎ^＋カソード層１７およびＰカソード層１８は、イオン注入とアニール処理により形成する拡散層である。最後に、半導体基体下面にカソード電極２３Ｋを形成する。

図２６と図３との関係において、Ｐ層５０がＰアノード層１０に対応し、Ｐ層５２がＰ領域２２に対応し、Ｎ^＋層５６がＮ^＋層２６に対応し、アルミ配線５がアノード電極５Ａに対応する。

ＩＧＢＴまたはダイオードに用いられるＳｉウエハの基板濃度（Ｃ_ｎ−）は、製造する半導体素子の耐圧クラスに応じて定められる。例えば、Ｃ_ｎ−＝１．０×１０^１２ｃｍ^−３から５．０×１０^１４ｃｍ^−３である。ＳｉウエハはＦＺ法で作成される。そして、図１６または図２５に示すウエハプロセス中にて、デバイスの厚みを耐圧クラスに応じて精度よく調整し、縦構造領域２７を図１７または図２６に示すウエハプロセス中にて構築する。このようにＦＺウエハを用い、ウエハプロセス中にて縦構造領域を構築するウエハプロセスが主流となりつつあるのは以下の背景による。

ａ）ウエハとしてＮ⁻ドリフト層１４をエピタキシャル法で作製するウエハでは、Ｓｉウエハコストがエピタキシャル法で形成するＳｉ厚みに依存するため非常に高くなるというデメリットがある。一方、ＦＺ法にてＮ⁻ドリフト層１４の濃度のみ耐圧クラスごとに適切な値を設定し、ウエハプロセススタート時は耐圧クラスに関係無く同じ厚みのＮ⁻ドリフト層１４のＳｉウエハを用いることにより、単価の安いウエハの採用が可能となる。

ｂ）上記ＦＺ法で製造するウエハを活用する目的で、図１６または図２５に示すウエハプロセス中の最終段階にてデバイスの厚みを耐圧クラスに必要な値に制御し、縦構造を構築することにより、プロセス装置の改造を極力最小限化したウエハプロセスを採用することができる。これにより、直径２００ｍｍ以上の大口径のＳｉウエハのウエハプロセスにおいても、４０μｍから７００μｍまで異なる様々なウエハの厚みに対応できる。

ｃ）背景ｂ）により、ＩＧＢＴおよびダイオードともに、ウエハ表面に形成するＭＯＳトランジスタ構造、各種拡散層、配線構造等のデバイス構造を、最新のプロセス装置をそのまま流用して作製することができる。

ｎドリフト層の不純物濃度およびデバイスの厚みは、ＩＧＢＴおよびダイオードの耐圧特性のみならず、トータルロス、ダイナミック動作時の制御性および破壊耐量にも影響するデバイスパラメータであり、高い精度が求められる。

図５から図１７または図１８から図２６に示したウエハプロセスでは、図１５または図２３に示すアルミ配線の形成工程、または図２４に示すパッシベーション膜の形成工程の後に、縦構造領域を形成する。従って、縦構造領域を形成しない面には、例えばＩＧＢＴではＭＯＳトランジスタ構造が形成され、アルミ配線またはパッシベーション膜が存在する。そのため、縦構造領域を構成する拡散層（Ｎバッファ層１５、Ｐコレクタ層１６、Ｎ^＋カソード層１７およびＰカソード層１８）の形成時には、縦構造領域を形成しない面がアルミ配線に用いるメタルであるアルミの融点６６０℃よりも低温になるよう配慮する必要があり、デバイスの深さ方向に温度勾配を有する波長のレーザーを用いてアニーリングを行ったり、アルミの融点６６０℃以下の低温でアニーリングを行ったりする。

その結果、上記ウエハプロセスにて製造するＩＧＢＴまたはダイオードにおけるＮバッファ層１５の不純物プロファイルは、図３３および図３４に細い実線Ｌ１３で示す比較例の不純物プロファイルのように、接合深さＸ_ｊ，ａが浅く、かつＮ⁻ドリフト層１４とＮバッファ層１５の接合部にかけて急峻な濃度勾配を持つ特徴的な不純物プロファイルとなっている。その上、Ｎバッファ層１５には、Ｎ層プロファイルが不純物を導入するイオン注入時の深さ方向のプロファイルを再現することと、上記のアニーリング技術を用いることから、深さ方向および横方向への拡散が起きにくいというｎ層形成時のプロセス上の特徴がある。深くかつ緩やかな濃度勾配を有するＮ型拡散層を形成する技術として、高温かつ長時間のアニーリングがある。しかし、この技術は上記のような低融点のメタルが存在する工程では用いることができないため、図５または図１８に示すウエハプロセスの初期で用いることになる。その場合、高温かつ長時間のアニーリングを実施する工程の前後のいずれかでウエハ厚みが所望の厚み（４０μｍから７００μｍ）となる。そのため、それ以降のプロセスでは各プロセス装置を所望の厚みのウエハが処理できるように改造する必要があるため、膨大な費用が発生し非現実的である。その上、高温かつ長時間のアニーリングはＳｉウエハの大口径化にマッチングしないプロセス技術である。このようなＮバッファ層１５を用いるＩＧＢＴまたはダイオードでは、以下の大きな３つの性能上の問題が存在する。

（１）高温状態では、耐圧保持時にリーク電流が増加することによりオフロスが増加することに加え、デバイス自身の発熱による熱暴走で制御不能になり、高温での動作が保証できない。

（２）ＩＧＢＴおよびダイオードそれぞれのターンオフ動作等のダイナミック動作時に、デバイス内部のキャリアプラズマ状態と電界強度分布との関係から、Ｎ⁻ドリフト層１４とＮバッファ層１５の接合部付近のキャリアプラズマ層が枯渇し、Ｎ⁻ドリフト層１４とＮバッファ層１５の接合部の電界強度が上昇する。さらに、ターンオフ動作終焉で電圧が跳ね上がる現象（以下、「ｓｎａｐ−ｏｆｆ現象」と略記する）と、ｓｎａｐ−ｏｆｆ現象をトリガとする発振現象が発生する。ｓｎａｐ−ｏｆｆ現象により電圧が保持可能な耐圧以上の高電圧になりデバイスが破壊する場合がある。その結果、ＩＧＢＴおよびダイオードではターンオフ動作の制御性が悪く、かつターンオフ時の遮断能力の低下を招く。また、これらのＩＧＢＴまたはダイオードを搭載するパワーモジュールを含むインバーターシステムにおいて、ノイズ発生による誤動作の原因となる。なお、キャリアプラズマ層とは、電子およびホール濃度がほぼ同じで、キャリア濃度が１０^１６ｃｍ^−３以上とＮ⁻ドリフト層１４のドーピングキャリア濃度Ｃ_ｄより２桁から３桁程度高い中性層である。

（３）上記Ｎバッファ層１５の形成時の特徴から、図１６、図１７または図２５、図２６に示す縦構造領域形成時のウエハプロセス中に発生するＮバッファ層１５の形成面のキズまたは異物を起因とする、Ｎバッファ層１５の部分的な未形成によるＩＧＢＴまたはダイオードの耐圧不良現象に敏感になり、ＩＧＢＴまたはダイオードチップの不良率増加を招く。

従来、上記の問題点を解決する一手法として、ターンオフ動作時に空乏層がＮバッファ層１５に当たらないようにＮ⁻ドリフト層１４の厚みを厚くしたり、Ｎ⁻ドリフト層１４の不純物濃度を上げそのバラツキを小さくしたりするなどのＮ⁻ドリフト層１４のパラメータを適正化する手法が選択されていた。

しかしながら、Ｎ⁻ドリフト層１４の厚みを厚くすると、ＩＧＢＴおよびダイオードともにオン電圧が上昇し、トータルロス増加という反作用が生じる。一方、Ｎ⁻ドリフト層１４の不純物濃度のバラツキを小さくするということは、Ｓｉウエハ製造技術と用いるＳｉウエハに制限を加えることになり、Ｓｉウエハコストの高騰を招く。このように、従来のＩＧＢＴおよびダイオードには、デバイス性能を向上する上で、ジレンマともいうべき技術課題が存在する。

上記の問題（２）に対する解決策として、米国特許公報第６４８２６８１号、米国特許公報第７５１４７５０号、米国特許公報第７５３８４１２号には、プロトン（Ｈ^＋）を用いて複数の層からなるＮバッファ層１５を形成することが提案されている。但し、これらの技術では、ＩＧＢＴまたはダイオードのトータルロスを低減するためのトレンドであるＮ⁻ドリフト層１４の薄厚化を考慮して、パワー半導体の基本特性である耐圧保持のためプロトンの濃度を高濃度化する必要がある。ただし、プロトンの高濃度化は、プロトン導入時の結晶欠陥増加または結晶欠陥によるキャリアの再結合中心となる欠陥密度増加を伴うため、ＩＧＢＴおよびダイオードのオフロス増加（すなわち、高温および高電圧でのリーク電流増加）や、破壊耐量低下を招くというデメリットが存在する。パワー半導体は、トータルロスを低減しつつ電圧保持能力を有しかつ破壊耐量を保証するのが求められる基本性能である。また、オフロスが増加するとＩＧＢＴまたはダイオード自身の発熱量が増加し、高温動作またはパワー半導体を搭載するパワーモジュール自身の熱設計にとって問題となる。つまり、上記の技術は、最新のＮ⁻ドリフト層１４を薄厚化する傾向にあるパワー半導体の要求を満足する技術ではない。さらに、プロトンの濃度を高濃度化すると、プロトンをＳｉ中へ導入する際のイオン注入装置の処理能力低下を招き、デバイス製造技術面のデメリットが存在する。

前述するように従来技術では、性能向上、すなわち低オン電圧化のためにＮ⁻ドリフト層１４の厚みが薄厚化しつつある最新のＩＧＢＴまたはダイオードに対し、ダイナミック動作時のデバイス内部状態を制御しながらターンオフ動作の制御性とターンオフ遮断能力とを向上し、パワー半導体の基本性能である安定的な耐圧特性保証を実現することが難しい。よって、ＦＺ法で作製されるウエハを用い、かつＳｉウエハの大口径化にも対応可能なウエハプロセスにて、上記課題を解決するＮバッファ層構造が必要である。また、ウエハプロセス中の悪影響により発生するＮバッファ層１５の部分的な未形成によるＩＧＢＴまたはダイオードの耐圧不良現象に鈍感化することも求められる。

本発明は、上記したＦＺウエハを用い、従来のＩＧＢＴまたはダイオードが持つデバイス性能面のジレンマを解決し、低オン電圧、安定的な耐圧特性、オフ時の低リーク電流による低オフロス化、ターンオフ動作の制御性向上、ターンオフ遮断能力の大幅な向上、および動作温度範囲の拡大を目的とする。

図２７から図２９は本発明の提案する縦構造領域の考え方を示す説明図である。図２７はオン状態（under on-state）におけるキャリア濃度ＣＣ、不純物プロファイル（ドーピングプロファイル）ＤＰ、電界強度ＥＦを示し、図２８および図２９は電圧遮断状態（under blocking voltage state）および動的状態（dynamic state）におけるキャリア濃度ＣＣ、不純物プロファイルＤＰ、および電界強度ＥＦを示している。なお、図２７から図２９において横軸に沿って示した数字は、図１から図３に示したＰアノード層１０等のＩＧＢＴまたはダイオードの構成要素を示している。

従来のＩＧＢＴおよびダイオードに関する縦構造領域の問題点に起因した上記技術課題は、以下のような縦構造領域２７、特にＮバッファ層１５の構造を実現すれば解決できると考える。以下に示すコンセプトは、図１で示すＩＧＢＴ構造、図２および図３で示すダイオード構造に対して共通に適用可能なコンセプトである。本発明の提案する縦構造領域２７を構成するＮバッファ層１５の構造に関する考え方を以下の（１）−（３）に示す。

（１）ターンオフ動作時のＮ⁻ドリフト層１４とＮバッファ層１５との接合部付近のキャリアプラズマ層の枯渇現象に関して、図２９の領域Ａ１２に示すようにキャリアプラズマ層が残存するように、Ｎバッファ層１５の内部でもデバイスオン状態の伝導度変調現象が発生し、キャリアプラズマ層が存在するようにＮバッファ層１５の低濃度化を行う。キャリアプラズマ層の濃度は１０^１６ｃｍ^−３以上であるため、Ｎバッファ層１５の不純物濃度はそれ以下の１０^１５ｃｍ^−３オーダーとする。このように、Ｎバッファ層１５にキャリアプラズマ層が残存する程度に、Ｎバッファ層１５の不純物濃度を低くする。

（２）Ｎ⁻ドリフト層１４とＮバッファ層１５との接合部付近の濃度勾配を緩やかにする。これにより、図２８の領域Ａ２１に示すように、静的な状態では電界強度をＮバッファ層１５の内部で止め、図２９の領域Ａ２２に示すように、ダイナミック動作時はＮバッファ層１５内部を空乏層が緩やかに伸びるようにする。

（３）Ｎバッファ層１５に濃度傾斜を持たせ、不純物濃度を低く、かつＮバッファ層１５を厚くすることにより、ＩＧＢＴまたはＲＦＣダイオードに内蔵するＰＮＰバイポーラトランジスタの電流増幅率（α_ｐｎｐ）を下げて、オフ時の低リーク電流による低オフロス化を実現する。

このように、本発明のＮバッファ層１５は、耐圧特性安定化および低オフロス化等の耐圧特性を保証した上で、デバイス内部のキャリアプラズマ状態をデバイス動作時に制御する役割を担っている。

＜実施の形態１＞
図３０から図３２は、実施の形態１に係る半導体装置であるＩＧＢＴ、ＰＩＮダイオードおよびＲＦＣダイオードの断面図である。図３０から図３２は、それぞれ図４に示した活性セル領域Ｒ１内のＡ２−Ａ２断面に沿った断面図であり、それぞれ図１から図３に示したＩＧＢＴ、ＰＩＮダイオードおよびＲＦＣダイオードの活性セル領域Ｒ１内の構成を示している。なお、図３１のＥ−Ｅ断面が、＜発明の原理＞で述べた図２７から図２９の深さの横軸に相当する。図３０から図３２に示すＮ⁻ドリフト層１４は、不純物濃度が１．０×１０^１２ｃｍ^−３から５．０×１０^１４ｃｍ^−３で、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製されたＦＺウエハを用い形成される。デバイスの厚みｔＤは、４０μｍから７００μｍである。図３０に示すＩＧＢＴにおいて、Ｐベース層９とＮ層１１との接合が主接合となる。また、図３１に示すＰＩＮダイオードおよび図３２に示すＲＦＣダイオードにおいて、Ｐアノード層１０とＮ⁻ドリフト層１４との接合が主接合となる。また、図３２に示すＲＦＣダイオードにおいて、Ｐアノード層１０、Ｎ⁻ドリフト層１４、Ｎバッファ層１５、およびＮ^＋カソード層１７がＰＩＮダイオード領域３１を構成し、Ｐアノード層１０、Ｎ⁻ドリフト層１４、Ｎバッファ層１５、およびＰカソード層１８がＰＮＰトランジスタ領域３２を構成する。

以下の説明では、代表としてＲＦＣダイオードを例に、各拡散層のパラメータを説明する。

Ｐアノード層１０：表面不純物濃度は１．０×１０^１６ｃｍ^−３以上に設定され、ピーク不純物濃度は２．０×１０^１６ｃｍ^−３から１．０×１０^１８ｃｍ^−３に設定され、深さは２．０μｍから１０．０μｍに設定される。

Ｎ^＋カソード層１７：表面不純物濃度は１．０×１０^１８ｃｍ^−３から１．０×１０^２１ｃｍ^−３に設定され、深さは０．３μｍから０．８μｍに設定される。

Ｐカソード層１８：表面不純物濃度は１．０×１０^１６ｃｍ^−３から１．０×１０^２０ｃｍ^−３に設定され、深さは０．３μｍから０．８μｍに設定される。

図３０から図３２に示されるＮバッファ層１５には、２通りの構造、すなわち第１構造と第２構造とがある。第１構造と第２構造のいずれも、Ｎバッファ層１５は第１バッファ層１５ａと第２バッファ層１５ｂの積層構造で構成される。第１バッファ層１５ａはＰコレクタ層１６、Ｎ^＋カソード層１７またはＰカソード層１８と接合し、第２バッファ層１５ｂはＮ⁻ドリフト層１４と接合する。第１構造において、第１バッファ層１５ａと第２バッファ層１５ｂはそれぞれ不純物濃度のピーク点を一つ有する。

一方、第２構造のＮバッファ層１５では、第２バッファ層１５ｂがｎ層のサブバッファ層、すなわち第１サブバッファ層１５ｂ１から第ｎサブバッファ層１５ｂｎの積層構造として構成される。第１サブバッファ層１５ｂ１は第１バッファ層１５ａと接合し、第ｎサブバッファ層１５ｂｎはＮ⁻ドリフト層１４と接合する。各サブバッファ層１５ｂ１−１５ｂｎは、それぞれ不純物濃度のピークを一つ有している。以下、第２構造のＮバッファ層１５における第２バッファ層１５ｂを、第１構造のＮバッファ層１５における第２バッファ層１５ｂと区別するため、「第２バッファ層１５ｂｓ」と称する。すなわち、第２構造のＮバッファ層１５は、Ｐコレクタ層１６、Ｎ^＋カソード層１７またはＰカソード層１８と接合する第１バッファ層１５ａと、第１バッファ層１５ａ上に積層されＮ⁻ドリフト層１４と接合する第２バッファ層１５ｂｓとを備える。そして、第２バッファ層１５ｂｓは、第１バッファ層１５ａ側からＮ⁻ドリフト層１４側にかけて順に積層された第１サブバッファ層１５ｂ１、第２サブバッファ層１５ｂ２、…第ｎサブバッファ層１５ｂｎを備える。各サブバッファ層は不純物濃度のピーク点を１つ有している。第１構造および第２構造において第１バッファ層１５ａおよび第２バッファ層１５ｂのパラメータは以下の通りである。

第１バッファ層１５ａのピーク不純物濃度Ｃ_ａ，ｐは１．０×１０^１６ｃｍ^−３から５．０×１０^１６ｃｍ^−３に設定され、深さＸ_ｊ，ａは１．２μｍから３．０μｍに設定される。

第１構造の第２バッファ層１５ｂのピーク不純物濃度Ｃ_ｂ，ｐと、第２構造の第２バッファ層１５ｂｓの各サブバッファ層１５ｂ１−１５ｂｎのピーク不純物濃度の最大値である最大ピーク不純物濃度（Ｃ_ｂ，ｐ）ｍａｘは、Ｎ⁻ドリフト層１４の不純物濃度Ｃ_ｄより高濃度かつ１．０×１０^１５ｃｍ^−３以下に設定される。第２バッファ層１５ｂの深さＸ_ｊ，ｂは４．０μｍから５０μｍに設定される。なお、第１構造の第２バッファ層１５ｂのピーク不純物濃度Ｃ_ｂ，ｐと、第２構造の第２バッファ層１５ｂｓにおける最大ピーク不純物濃度（Ｃ_ｂ，ｐ）ｍａｘは、それぞれ第２バッファ層１５ｂの最大不純物濃度である。

図３３は第１構造および第２構造の不純物プロファイルを示し、図３４は図３３の領域Ａ３の拡大図である。図３３および図３４の横軸はｔＤにて正規化した深さを示し、図３０のＢ−Ｂ断面、または図３１および図３２のＣ−Ｃ断面に対応している。また、図３３および図３４の横軸の０は、図３０、図３１および図３２のＢに対応している。すなわち、図３０に示すＩＧＢＴにおけるＰコレクタ層１６の下面、図３１に示すＰＩＮダイオードにおけるＮ^＋カソード層１７の下面、図３２に示すＲＦＣダイオードにおけるＮ^＋カソード層１７またはＰカソード層１８の下面が、図３３および図３４の横軸の０に対応する。

図３３および図３４において、第１構造の不純物プロファイルを太い破線Ｌ１１で示し、第２構造の不純物プロファイルを太い実線Ｌ１２で示す。また、図３３および図３４において、本発明の特徴を有さない従来の縦構造領域である従来構造の不純物プロファイルを、比較のために細い実線Ｌ１３で示している。

第１バッファ層１５ａの深さおよび不純物プロファイルは、第１構造と第２構造において共通である。図３３には、第１バッファ層１５ａ、第１サブバッファ層１５ｂ１から第４サブバッファ層１５ｂ４を備える第２構造の不純物プロファイルを示している。なお、図３３では、各不純物プロファイルのピークに符号を付しており、例えば第２構造の不純物プロファイルにおいて符号「１５ｂ１」が付されたピークは、第２構造における第１サブバッファ層１５ｂ１のピークを示している。

まず、図３３および図３４を参照して第１構造について説明する。第１構造のＮバッファ層１５は、第１バッファ層１５ａと単層の第２バッファ層１５ｂからなる。第２バッファ層１５ｂのピーク不純物濃度Ｃ_ｂ，ｐは、第２バッファ層１５ｂの中央部と、第１バッファ層１５ａおよび第２バッファ層１５ｂの接合部（深さＸ_ｊ，ａ）のうち、接合部に近い場所に位置する。また、第２バッファ層１５ｂの不純物プロファイルは、低濃度でかつＮ⁻ドリフト層１４との接合部（深さＸ_ｊ，ｂ）に向けて深さ方向に緩い濃度勾配δ_ｂを有する。第２バッファ層１５ｂのピーク不純物濃度Ｃ_ｂ，ｐを、第２バッファ層１５ｂの中央部と、第１バッファ層１５ａおよび第２バッファ層１５ｂの接合部のうち、接合部に近い場所に位置するよう形成する。そのため、第２バッファ層１５ｂを形成するためのイオン注入および照射技術等においてイオン種をＳｉへ導入する際のピーク位置を、第１バッファ層１５ａおよび第２バッファ層１５ｂの接合部より深くなるように設定する。

なお、第２バッファ層１５ｂとＮ⁻ドリフト層１４との接合部付近における主接合側濃度傾斜量、すなわち濃度勾配δ_ｂ（ｄｅｃａｄｅ ｃｍ^−３／μｍ）は、以下の式（１）で表される。

ただし、Δｌｏｇ_１０Ｃ_ｂは図３３に示す第２バッファ層１５ｂの不純物濃度Ｃ_ｂの変化量であり、ｌｏｇは底が１０の常用対数であり、Δｔ_ｂは、第２バッファ層１５ｂの深さｔ_ｂの変化量である。

第１バッファ層１５ａと第２バッファ層１５ｂとの接合部の深さＸ_ｊ，ａは以下のように定義する。図３４に示すように、第１バッファ層１５ａの不純物プロファイルの傾きの接線と、第２バッファ層１５ｂの不純物プロファイルの傾きの接線とが交差するポイント、すなわち不純物プロファイルの勾配が負から正に変化するポイントを、接合部の深さＸ_ｊ，ａとする。また、第２バッファ層１５ｂとＮ⁻ドリフト層１４との接合部の深さＸ_ｊ，ｂも同様に、図３３に示す第２バッファ層１５ｂの不純物プロファイルの傾きの接線と、Ｎ⁻ドリフト層１４の不純物プロファイルの傾きの接線とが交差するポイントで定められる。

第１構造において、第１バッファ層１５ａと第２バッファ層１５ｂは、以下の式（２）から式（４）に表わす関係を満足する。

ただし、δ_ａは９．６０（ｄｅｃａｄｅ ｃｍ^−３／μｍ）であり、δ_ｂは０．００１（ｄｅｃａｄｅ ｃｍ^−３／μｍ）から０．７０（ｄｅｃａｄｅ ｃｍ^−３／μｍ）である。

次に、図３３および図３４を参照して第２構造について説明する。第２構造のＮバッファ層１５では、第２バッファ層１５ｂが複数層のサブバッファ層の積層構造として構成される。図３３には、４層のサブバッファ層１５ｂ１−１５ｂ４から第２バッファ層１５ｂが構成される場合の不純物プロファイルが示されている。第１バッファ層１５ａの不純物プロファイルは第１構造における第１バッファ層１５ａと同様である。

第２バッファ層１５ｂにおける各サブバッファ層１５ｂ１，１５ｂ２，…１５ｂｎのピーク不純物濃度Ｃ_{ｂ１，ｐ，}Ｃ_ｂ２，ｐ，…，Ｃ_ｂｎ，ｐは、第１バッファ層１５ａとの接合部Ｘ_ｊ，ａからＮ⁻ドリフト層１４との接合部Ｘ_ｊ，ｂに向けて、他方主面から一方主面に向かう深さ方向に段々と低くなるように、すなわち主接合側ほど低くなるように設定される。また、それらの濃度勾配δ_ｂ１，δ_ｂ２，…，δ_ｂｎも同様に、第１バッファ層１５ａとの接合部Ｘ_ｊ，ａからＮ⁻ドリフト層１４との接合部Ｘ_ｊ，ｂに向けて、他方主面から一方主面に向かう深さ方向に段々と小さくなるように、すなわち主接合側ほど小さくなるように設定される。また、隣接する２つのサブバッファにおける不純物濃度のピーク点間の距離ΔＳ_{ｎ，ｎ−１}は、第２バッファ層１５ｂにおいて等しい。例えば、図３３において不純物濃度のピーク点間の距離を第１サブバッファ層１５ｂ１と第２サブバッファ層１５ｂ２との間でＳ_{ｂ１，ｂ２}とし、第２サブバッファ層１５ｂ２と第３サブバッファ層１５ｂ３との間でＳ_{ｂ２，ｂ３}とし、第３サブバッファ層１５ｂ３と第４サブバッファ層１５ｂ４との間でＳ_{ｂ３，ｂ４}とすると、ΔＳ_{ｂ１，ｂ２}≒ΔＳ_{ｂ２，ｂ３}≒ΔＳ_{ｂ３，ｂ４}となる。なお、ここで述べるピーク点間の距離が等しいとは、厳密に等しい場合だけではなく、各サブバッファ層の半値幅（２μｍ）の範囲内で等しい場合を含む。

また、第２バッファ層１５ｂを構成する各サブバッファ層１５ｂ１−１５ｂｎは、隣接する２つのサブバッファ層の接合部を含めた全ての領域に亘って、不純物濃度がＮ⁻ドリフト層１４の不純物濃度Ｃ_ｄよりも高くなるように設定される。

第２構造において、第１バッファ層１５ａと第２バッファ層１５ｂの第１サブバッファ層１５ｂ１は、以下に表す関係を満足する。

ここで、δ_ａは９．６０（ｄｅｃａｄｅ ｃｍ^−３／μｍ）であり、δ_ｂ１は０．３０（ｄｅｃａｄｅ ｃｍ^−３／μｍ）から１．００（ｄｅｃａｄｅ ｃｍ^−３／μｍ）である。

また、第２バッファ層１５ｂの各サブバッファ層１５ｂ１−１５ｂｎは、以下の式（８）、式（９）に表わす関係を満足する。

ここで、第ｎサブバッファ層１５ｂｎとＮ⁻ドリフト層１４の接合部付近における濃度勾配δ_ｂｎ（主接合側濃度勾配ともいう）は、０．１４（ｄｅｃａｄｅ ｃｍ^−３／μｍ）から０．５０（ｄｅｃａｄｅ ｃｍ^−３／μｍ）である。

また、不純物プロファイルにおいて、各サブバッファ層１５ｂ１−１５ｂｎにおけるピーク不純物濃度を繋いだ直線近似により得られる濃度勾配δ´_ｂは、０．００１（ｄｅｃａｄｅ ｃｍ^−３／μｍ）から０．７０（ｄｅｃａｄｅ ｃｍ^−３／μｍ）である。

上記の関係から、本発明のＮバッファ層１５を構成する第１バッファ層１５ａおよび第２バッファ層１５ｂの役割は、図２７から図２９に示す目標とするＮバッファ層１５の役割を考慮すると、以下の通りである。

第１バッファ層１５ａは、図２８の領域Ａ２１に示すように、静的状態で主接合から伸びてくる空乏層を止める役割を担う。これにより、安定的な耐圧特性が得られ、オフ時の低リーク電流による低オフロス化が実現する。

第２バッファ層１５ｂの不純物濃度は、オン状態すなわち定格の主電流が流れている状態において、伝導度変調現象により発生するキャリアプラズマ層により、第２バッファ層１５ｂを形成する際のドーピングプロファイルより増加する（図２７の領域Ａ１１）。この不純物濃度の増加は、ＰＮＰトランジスタのベース幅を広げる役割があり、その結果、α_ｐｎｐを下げ、オフ時の低リーク電流による低オフロス化を実現する。伝導度変調現象により発生するキャリアプラズマ層は、動的状態での残留キャリアプラズマ層として働く（図２９の領域Ａ１２）。また、静的および動的状態で主接合から伸びる空乏層の伸長スピードをＮ⁻ドリフト層１４内よりも抑制し、かつオン状態で生じたキャリアプラズマ層を残留させ、電界強度分布を制御する役割を担う（図２９の領域Ａ２２）。これにより、ターンオフ動作終焉でのｓｎａｐ−ｏｆｆ現象およびｓｎａｐ−ｏｆｆ現象に起因する発振現象を抑制し、スイッチング動作の制御性を向上した上で、動的状態における破壊耐量の向上を実現する。

上記の役割を担う第１バッファ層１５ａおよび第２バッファ層１５ｂは、ウエハプロセス中のデバイスの厚みを精度よく形成する工程（図１６または図２５）の後に形成する。ここで、デバイスの厚みは、図３０から図３２に示すＡからＢまでの距離ｔＤである。第１バッファ層１５ａおよび第２バッファ層１５ｂは、形成する順番および第２バッファ層１５ｂ導入時の加速エネルギーのピーク位置の設定が重要である。すなわち、半導体基体の他方主面側から第１イオンを注入し、第１イオンをアニールにより活性化させて第１バッファ層１５ａを形成した後、半導体基体の他方主面側から第２イオンを注入し、第２イオンをアニールにより活性化させて第２バッファ層１５ｂを形成する。

第１バッファ層１５ａを形成する際のアニール温度は第２バッファ層１５ｂを形成する際のアニール温度より高温であるため、第２バッファ層１５ｂより先に第１バッファ層１５ａを形成すると、第２バッファ層１５ｂの活性化後の不純物プロファイルや、第２バッファ層１５ｂを形成するために導入する第２バッファ層１５ｂ中の格子欠陥の種類に悪影響があり、デバイスオン状態のキャリア（電子またはホール）に悪影響が生じる。従って、第２バッファ層１５ｂは第１バッファ層１５ａの活性化アニール後に形成する。第１バッファ層１５ａの活性化アニール後にイオンをＳｉ中へ導入し、Ｐコレクタ層１６、Ｎ^＋カソード層１７、またはＰカソード層１８を形成した後、もしくはコレクタ電極２３Ｃまたはカソード電極２３Ｋを形成した後にアニールを行うことで、上記に示した特性の第２バッファ層１５ｂを形成可能である。

第２バッファ層１５ｂを形成するためＳｉ中にイオン種を導入するが、このイオン種の濃度のピーク位置は以下のように設定する。第１構造においては、ピーク位置から第１バッファ層１５ａおよび第２バッファ層１５ｂの接合部Ｘ_ｊ，ａまでの距離が、ピーク位置から第２バッファ層の中央部までの距離よりも短くなるように設定する。これにより、第１バッファ層１５ａと第２バッファ層１５ｂが干渉せず、精度良く所望の第１バッファ層１５ａと第２バッファ層１５ｂとの関係を満足する第２バッファ層１５ｂを形成することができる。第２構造においては、第２バッファ層１５ｂを構成する各サブバッファ層１５ｂ１−１５ｂｎにおける隣り合うピーク位置間の距離（ΔＳ_{ｂ１，ｂ２}，ΔＳ_{ｂ２，ｂ３}，…，ΔＳ_{ｂ（ｎ−１），ｂｎ}）が等しくなるようにする。なお、ここで述べるピーク位置間の距離が等しいとは、厳密に等しい場合だけではなく、各サブバッファ層の半値幅（２μｍ）の範囲内で等しい場合を含む。また、第２構造においては、第１サブバッファ層１５ｂ１のピーク位置を、第１サブバッファ層１５ｂ１の中央部より、第１サブバッファ層１５ｂ１と第１バッファ層１５ａとの接合部Ｘ_ｊ，ｂ１に近い位置に設定する。これにより、第１バッファ層１５ａと第１サブバッファ層１５ｂ１が干渉せず、精度良く所望の第１サブバッファ層１５ｂ１を形成することができる。

第１バッファ層１５ａではイオン種としてリンを用い、第２バッファ層１５ｂではセレン、硫黄、リン、プロトン（Ｈ^＋）またはヘリウムを用いる。これらのイオン種を高加速エネルギーにてＳｉ中へ導入することにより、第１バッファ層１５ａおよび第２バッファ層１５ｂを形成する。プロトンまたはヘリウムを用いる場合は、後述するアニーリング条件によるドナー化現象により、ｎ層を形成する拡散層形成プロセス技術を用いる。また、プロトンまたはヘリウムは、イオン注入以外にもサイクロトロンを利用した照射技術でＳｉ中へ導入することが可能である。

プロトンをＳｉへ導入すると、（ａ）導入時に生じる空孔（Ｖ）が拡散して不純物（水素原子（Ｈ），酸素原子（Ｏ）および炭素原子（Ｃ））と反応し、または炭素原子と格子欠陥の置換反応により複合欠陥（ＶＯＨ，Ｖ２Ｈ，ＶＯ，ＣｉＯＳ（Ｇ−ｃｅｎｔｒｅ）,ＣｉＯｉ（Ｃ−ｃｅｎｔｒｅ））が形成される。また、（ｂ）導入時に生じる格子欠陥が拡散し、自己擬集し、アニーリングにより酸素原子と反応して複合欠陥（Ｖ２Ｏ，Ｖ２Ｏ２）が形成される。また、（ｃ）導入時に生じる格子欠陥の擬集物（Ｗ−ｃｅｎｔｒｅ）が、アニーリングにより拡散し再擬集して格子欠陥対（Ｘ−ｃｅｎｔｒｅ）が形成される。この中で、空孔と不純物とが反応し形成する複合欠陥には水素が含まれるため電子供給源（ドナー）となる。アニーリングによる複合欠陥密度の増加によりドナー濃度は増加し、イオン注入または照射プロセスに起因してサーマルドナー現象を促進するメカニズムによりドナー濃度はさらに増加する。この結果、図３３に示すようなＮ⁻ドリフト層１４よりも不純物濃度の高いドナー化した層が形成され、この層が第２バッファ層１５ｂとしてデバイスの動作に寄与する。このように、第２バッファ層１５ｂ中に形成される複合欠陥を活用して、デバイス性能の向上を実現することが可能である。一方で、第２バッファ層１５ｂ中に形成される複合欠陥には、キャリアのライフタイムを低下させるライフタイムキラーとなる欠陥も存在する。そのため、第２バッファ層１５ｂ形成時の不純物ドーズ量と、ドナー化のためのアニーリング条件は重要である。また、第１バッファ層１５ａの形成後にイオン注入とアニーリング技術により第２バッファ層１５ｂを形成することも重要である。

第１バッファ層１５ａと第２バッファ層１５ｂの活性化には、それぞれ異なる手法のアニーリングを用いる。その際のアニール温度は、第１バッファ層１５ａの方が第２バッファ層１５ｂよりも高温とする。よって、第２バッファ層１５ｂの活性化率Ｒ_ｂは第１バッファ層１５ａの活性化率Ｒ_ａよりも小さく、Ｒ_ｂ／Ｒ_ａ＝０．０１となる条件で各拡散層を形成する。活性化率Ｒ（％）は（活性化後の不純物プロファイルより算出されるドーズ量／実際の拡散層領域に入っているイオン原子のドーズ量）×１００で表される。

ここで、活性化後の不純物プロファイルより算出されるドーズ量は、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ）による拡散層の不純物濃度と深さとの関係より算出されるドーズ量である。また、実際の拡散層領域に入っているイオン原子のドーズ量は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）法によって深さ方向のイオンの質量を分析し算出されるドーズ量である。

図３５は、第２バッファ層１５ｂｓのキャリアライフタイムと、第２バッファ層１５ｂｓを活性化（ドナー化）するためのアニーリング時のアニール温度との関係を示す。これ以降、幾つかの特性を説明するが、第２バッファ層１５ｂｓを活性化（ドナー化）するためのアニーリング時のアニール温度を単に「第２バッファ層１５ｂｓのアニール温度」と称する。図３５において、アニーリング時の雰囲気は窒素雰囲気である。第２バッファ層１５ｂのキャリアライフタイムは、μ−ＰＣＤ法（Ｍｉｃｒｏｗａｖｅ Ｐｈｏｔｏ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｄｅｃａｙ、マイクロ波光導電減衰法）を用いて測定した。図３５より、第２バッファ層１５ｂｓのアニール温度が３７０℃以上４２０℃以下のとき、第２バッファ層１５ｂｓのキャリアライフタイムは１００μｓと長くなる。なお、第１バッファ層１５ａのキャリアライフタイムを同じ手法で評価すると、３００μｓである。従って、第２構造において、第１バッファ層１５ａのキャリアライフタイムは、第２バッファ層１５ｂｓのキャリアライフタイムよりも長くする必要がある。Ｐコレクタ層１６、Ｎ^＋カソード層１７、またはＰカソード層１８と接する第１バッファ層１５ａのキャリアライフタイムが長いことにより、ＩＧＢＴおよびダイオード共に、オン状態において、キャリア供給源であるＰコレクタ層１６、Ｎ^＋カソード層１７またはＰカソード層１８から、Ｎ⁻ドリフト層１４へ正常なキャリア供給が可能となる。さらに、後述するように、ＩＧＢＴおよびダイオード共に、広い動作温度範囲で正常なオン動作が保証され、高温でのオフロスが低減し、動的動作時にはコレクタまたはカソード側の残留キャリアプラズマ層が形成されることにより、主接合部から伸びる電界強度分布を制御する。従って、ターンオフ動作時の制御性向上および遮断能力向上が実現する。

図３６は、フォトルミネッセンス（Ｐｈｏｔｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＰＬ）法による、第２構造の第１バッファ層１５ａおよび第２バッファ層１５ｂｓのスペクトル測定結果を示している。ＰＬ法とは、半導体へ光を照射し、欠陥準位を経由して電子−ホール対が再結合する際に放出される光を観測する解析手法である。図３６の横軸はフォトンエネルギー（ｅＶ）であり、縦軸は温度３０（Ｋ）における正規化したフォトルミネッセンス（ＰＬ）強度（ａ．ｕ．）を示している。正規化したＰＬ強度は、各層バンド端の強度にて規格化されている。なお、ＰＬ強度は欠陥の数に関連し、ＰＬ強度が強いほどその由来となる欠陥が多いことを示す。

図３６では、第１バッファ層１５ａの測定結果を破線Ｌ１５で、第２バッファ層１５ｂｓの測定結果を実線Ｌ１６で示している。第１バッファ層１５ａおよび第２バッファ層１５ｂｓ共にそれらのスペクトルは、０．９８ｅＶにおいて照射したレーザー光に由来するピークを有し、１．１ｅＶにおいてバンド端発光によるピークを有している。第１バッファ層１５ａのスペクトルは、上記のピークの他には特段のピークを有していない。しかし、第２バッファ層１５ｂｓのスペクトルは、上記のピークの他に、図３６に領域Ａ３１および領域Ａ３２で示す特徴的な２つのピークを有している。これらのピークは、第２バッファ層１５ｂｓ中に存在する格子欠陥に由来する。より具体的には、領域Ａ３１で示すピークはＷ−ｃｅｎｔｒｅ（フォトンエネルギー１．０１８ｅＶ）による準位であり、領域Ａ３２で示すピークはＸ−ｃｅｎｔｒｅ（フォトンエネルギー１．０４０ｅＶ）による準位である。なお、Ｗ−ｃｅｎｔｒｅおよびＸ−ｃｅｎｔｒｅのフォトンエネルギー準位は、「Ｇ． Ｄａｖｉｅｓ ｅｔ ａｌ．， “Ｒａｄｉａｔｉｏｎ Ｄａｍａｇｅ ｉｎ Ｓｉｌｉｃｏｎ Ｅｘｐｏｓｅｄ ｔｏ Ｈｉｇｈ−Ｅｎｅｒｇｙ Ｐｒｏｔｏｎｓ，” Ｐｈｙｓ． Ｒｅｖ． Ｂ， ７３， ｐｐ． １６５２０２−１−１６５２０２−１０， ２００６」のＰＬ法による結果を参考にした。

第２構造のＮバッファ層１５において、第１バッファ層１５ａのキャリアライフタイムは、第２バッファ層１５ｂｓのキャリアライフタイムより長い。従って、後述する実施の形態３で説明するように、第２バッファ層１５ｂｓに格子欠陥が存在しても、ダイオードが正常にオン動作を行い、高温でも熱暴走せず、低オフロスで十分な耐圧保持能力を有する。また、ダイオードは高温、高電圧および大電流下でも高い遮断能力を有し、高温動作を実現する。また、第２構造のＮバッファ層１５を有するＩＧＢＴにおいても同様の効果が得られる。

図３７はＩＧＢＴのターンオフ波形と、当該波形から抽出される性能パラメータとを示している。図３７の横軸は時間（×１０^−６秒）を示し、縦軸はコレクタ−エミッタ間電圧Ｖ_ＣＥ（Ｖ）とコレクタ電流密度Ｊ_Ｃ（Ａ／ｃｍ^２）を表している。図３７の実線Ｌ１７はコレクタ−エミッタ間電圧Ｖ_ＣＥを示し、破線Ｌ１８はコレクタ電流密度Ｊ_Ｃを示している。

図３８はダイオードのリカバリー波形と、当該波形から抽出される性能パラメータとを示している。なお、図３８に示すダイオードのターンオフ動作は、後述するダイオードのリカバリー動作と同じ動作状態である。図３８の横軸は時間（×１０^−６秒）を表し、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）とアノード電流密度Ｊ_Ａ（Ａ／ｃｍ^２）を表している。図３８の実線Ｌ１９はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）を示し、破線Ｌ２０はアノード電流密度Ｊ_Ａ（Ａ／ｃｍ^２）を示している。Ｊ_ＲＲは、リカバリー動作時のＪ_Ａの最大値、すなわち最大逆回復電流密度を示している。Ｑ_ＲＲは、リカバリー動作時の蓄積電荷量を示し、Ｊ_Ａを０Ａ以下の範囲で積分して得られる。図３７または図３８において、ｓｎａｐ−ｏｆｆ電圧Ｖ_{ｓｎａｐ−ｏｆｆ}は、ターンオフ動作時のＶ_ＣＥまたはＶ_ＡＫの最大値である。Ｖ_{ｓｎａｐ−ｏｆｆ}は、定格耐圧よりも大きくなるとデバイスが破壊する可能性があるため、定格耐圧以下とする。

図３９は、耐圧１２００ＶクラスのＲＦＣダイオードにおける、ｓｎａｐ−ｏｆｆ電圧Ｖ_{ｓｎａｐ−ｏｆｆ}と蓄積電荷量Ｑ_ＲＲの、電源電圧Ｖ_ＣＣに対する特性を、第２バッファ層１５ｂｓのアニール温度をパラメータとして示した図である。図３９において、第２バッファ層１５ｂｓのアニール温度を３４５℃、４００℃、４３０℃としたときの特性を、それぞれ黒三角、白丸、白三角でプロットしている。また、Ｖ_{ｓｎａｐ−ｏｆｆ}の特性を実線Ｌ２１，Ｌ２２，Ｌ２３で示し、Ｑ_ＲＲの特性を破線Ｌ２４，Ｌ２５，Ｌ２６で示している。

図３５および図３９より、ライフタイムが低下するアニール温度（３４５℃）で形成された第２バッファ層１５ｂｓを有するＲＦＣダイオードは、破線Ｌ２５で示すようにＱ_ＲＲが少なく、実線Ｌ２１で示すようにＶ_{ｓｎａｐ−ｏｆｆ}が定格耐圧の１２００Ｖ以上となる。これは、第２バッファ層１５ｂｓのライフタイムが低下すると、カソード側のライフタイムが低下するため、ＲＦＣダイオードのリカバリー動作時にカソード側の残留キャリアプラズマ層（図２９の領域Ａ１２）が枯渇して、Ｖ_{ｓｎａｐ−ｏｆｆ}値が高くなると考えられる。

図４０および図４１は、耐圧１２００ＶクラスのＲＦＣダイオードにおける、低温でのリカバリー動作時の波形を示している。これらの図の横軸は時間（×１０^−６秒）を、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）とアノード電流密度Ｊ_Ａ（Ａ／ｃｍ^２）を示している。スイッチング条件は、Ｖ_ＣＣ＝１０００Ｖ、Ｊ_Ｆ＝３１．７Ａ／ｃｍ^２（０．１Ｊ_Ａ）、ｄｊ／ｄｔ＝１０００Ａ／ｃｍ^２μｓ、ｄＶ／ｄｔ＝１２５００Ｖ／μｓ、Ｌ_ｓ＝２．０μＨである。動作温度は図４０において２５３Ｋ、図４１において２３３Ｋである。

図４０において、実線Ｌ２７と破線Ｌ２８は、第２バッファ層１５ｂｓのアニール温度が３４５℃のときのＶ_ＡＫとＪ_Ａをそれぞれ示している。実線Ｌ２９と破線Ｌ３０は、第２バッファ層１５ｂｓのアニール温度が４００℃のときのＶ_ＡＫとＪ_Ａをそれぞれ示している。実線Ｌ３１と破線Ｌ３２は、第２バッファ層１５ｂｓのアニール温度が４３０℃のときのＶ_ＡＫとＪ_Ａをそれぞれ示している。図４１において、実線Ｌ３３と破線Ｌ３４は、第２バッファ層１５ｂｓのアニール温度が３４５℃のときのＶ_ＡＫとＪ_Ａをそれぞれ示している。実線Ｌ３５と破線Ｌ３６は、第２バッファ層１５ｂｓのアニール温度が４００℃のときのＶ_ＡＫとＪ_Ａをそれぞれ示している。また、図４０および図４１において、波形中のバツ印は、デバイスが破壊したポイントを示している。

図４０より、動作温度が２５３Ｋと低温になるとライフタイムが低下するアニール温度（４３０℃）で形成された第２バッファ層１５ｂｓを有するＲＦＣダイオードは、リカバリー動作時に破壊しており、破壊耐量が低下していることが分かる。また、図４１より、動作温度が２３３Ｋとさらに低温になると、ライフタイムが低下するアニール温度（３４５℃）で形成された第２バッファ層１５ｂｓを有するＲＦＣダイオードも、リカバリー動作時に破壊しており、破壊耐量が低下していることが分かる。

図４２は、安全動作温度（Ｋ）と第２バッファ層１５ｂｓのアニール温度（℃）との関係を示している。ここで、Ｖ_ＣＣ＝１０００Ｖ、Ｊ_Ｆ＝０．１Ｊ_Ａ、ｄｊ／ｄｔ＝１０００Ａ／ｃｍ^２μｓ、ｄＶ／ｄｔ＝１２５００Ｖ／μｓ、Ｌ_ｓ＝２．０μＨとする。また、図４２では、Ｎバッファ層１５が第１バッファ層１５ａのみで構成されたダイオードの特性を、比較例として黒丸でプロットしている。図４２から、第２バッファ層１５ｂｓをライフタイムが低下しないアニール温度（３７０℃以上４２０℃以下）で形成することにより、低温側での安全動作温度が比較例より拡大することが分かる。

＜実施の形態２＞
実施の形態２では、図２に示したＲＦＣダイオードにおいて、好ましい特性を示す第２バッファ層１５ｂｓの不純物プロファイルについて説明する。好ましい特性とは、オフ状態の耐圧遮断能力を上げ、高温でのリーク電流低減による低オフロスと高温動作を実現し、ターンオフ（リカバリー）動作時のｓｎａｐ−ｏｆｆ現象と、その後の発振現象を抑制し、安全動作領域の保証温度を低温側へ拡大し、リカバリー動作時の破壊耐量向上を実現することである。

図４３は、第２構造のＮバッファ層１５について４通りの不純物プロファイルを示している。第２バッファ層１５ｂｓの活性化アニール条件は、４００℃、窒素雰囲気というキャリアライフタイムが長くなる条件とする。図４３において、実線Ｌ３７、破線Ｌ３８、一点鎖線Ｌ３９、二点鎖線Ｌ４０は、それぞれサンプル１，２，３，４の不純物プロファイルを示している。図４３において正規化した深さが０の地点Ｂは、図３２の断面図におけるＢに対応している。プロファイルサンプル１−４において第１サブバッファ層１５ｂ１から第４サブバッファ層１５ｂ４のトータルドーズ量は一定である。サンプル１−４のいずれも、第１バッファ層１５ａのピーク不純物濃度Ｃ_ａ，ｐは第１サブバッファ層１５ｂ１のピーク不純物濃度Ｃ_ｂ１，ｐよりも高い。

サンプル１では、第１サブバッファ層１５ｂ１から第４サブバッファ層１５ｂ４にかけてピーク不純物濃度が低下し、第４サブバッファ層１５ｂ４のピーク不純物濃度はＮ⁻ドリフト層１４の不純物濃度より高い。すなわち、Ｃ_ａ，ｐ＞Ｃ_ｂ１，ｐ、Ｃ_{ｂ（ｎ−１），ｐ}＞Ｃ_ｂｎ，ｐである。

サンプル２では、第１サブバッファ層１５ｂ１から第４サブバッファ層１５ｂ４にかけてピーク不純物濃度が一定で、Ｎ⁻ドリフト層１４の不純物濃度Ｃ_ｄより高い。すなわち、Ｃ_{ｂ（ｎ−１），ｐ}＝Ｃ_ｂｎ，ｐ＞Ｃ_ｄである。

サンプル３では、第１サブバッファ層１５ｂ１のピーク不純物濃度Ｃ_ｂ１，ｐはＮ⁻ドリフト層１４の不純物濃度Ｃ_ｄより高く、第１サブバッファ層１５ｂ１から第４サブバッファ層１５ｂ４にかけてピーク不純物濃度が増加する。すなわち、Ｃ_{ｂ（ｎ−１），ｐ}＜Ｃ_ｂｎ，ｐであり、Ｃ_ｂ１，ｐ＞Ｃ_ｄである。

サンプル４では、第１サブバッファ層１５ｂ１のピーク不純物濃度がＮ⁻ドリフト層１４の不純物濃度より低く、第２サブバッファ層１５ｂ２から第４サブバッファ層１５ｂ４にかけてピーク不純物濃度が低下し、第４サブバッファ層１５ｂ４のピーク不純物濃度はＮ⁻ドリフト層１４の不純物濃度より高い。ここで、Ｎ⁻ドリフト層１４の不純物濃度より低い不純物濃度となる第１サブバッファ層１５ｂ１の領域を結晶欠陥領域３７と称する。すなわち、Ｃ_ｂ１，ｐ＜Ｃ_ｄ、Ｃ_{ｂ（ｎ−１），ｐ}＞Ｃ_ｂｎ，ｐである。

図４４は、耐圧１２００ＶクラスのＲＦＣダイオードにおける逆バイアス時のＪ_Ｒ−Ｖ_Ｒ特性を示している。Ｊ_Ｒはリーク電流密度（Ａ／ｃｍ^２）、Ｖ_Ｒは逆バイアス電圧（Ｖ）である。動作温度は２９８Ｋである。サンプル１，２，３，４のＪ_Ｒ−Ｖ_Ｒ特性をそれぞれ実線Ｌ４１、破線Ｌ４２、一点鎖線Ｌ４３、二点鎖線Ｌ４４で示している。図４４より、サンプル４のように第２バッファ層１５ｂ中に結晶欠陥領域３７が存在すると、リーク電流が増加し、オフ時の低リーク電流化を実現できず、オフ状態の耐圧遮断能力の低下を招く。

図４５は、サンプル１−３の不純物プロファイルを適用した耐圧１２００ＶのＲＦＣダイオードのリカバリー波形を示している。図４５の横軸は時間（×１０^−６秒）を表し、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）とアノード電流密度Ｊ_Ａ（Ａ／ｃｍ^２）を表している。スイッチング条件は、Ｖ_ＣＣ＝８００Ｖ、Ｊ_Ｆ＝３１．７Ａ／ｃｍ^２（０．１Ｊ_Ａ）、ｄｊ／ｄｔ＝５０００Ａ／ｃｍ^２μｓ、ｄＶ／ｄｔ＝５００００Ｖ／μｓ、Ｌ_ｓ＝２００ｎＨであり、動作温度は２９８Ｋである。図４５において、実線Ｌ４５，Ｌ４６は、サンプル１のＶ_ＡＫ、Ｊ_Ａをそれぞれ示している。また、破線Ｌ４７，Ｌ４８は、サンプル２のＶ_ＡＫ、Ｊ_Ａをそれぞれ示している。また、一点鎖線Ｌ４９，Ｌ５０は、サンプル３のＶ_ＡＫ、Ｊ_Ａをそれぞれ示している。

図４６は、図４５に示すリカバリー波形から抽出されたｓｎａｐ−ｏｆｆ電圧Ｖ_{ｓｎａｐ−ｏｆｆ}と電源電圧Ｖ_ＣＣとの関係を示している。図４６において、白丸を接続する実線Ｌ５１はサンプル１のＶ_{ｓｎａｐ−ｏｆｆ}を示し、白丸を接続する破線Ｌ５２はサンプル１のＶ_ＣＣを示している。また、黒い菱形を接続する実線Ｌ５３はサンプル２のＶ_{ｓｎａｐ−ｏｆｆ}を示し、黒い菱形を接続する破線Ｌ５４はサンプル２のＶ_ＣＣを示している。また、白い菱形を接続する実線Ｌ５５はサンプル３のＶ_{ｓｎａｐ−ｏｆｆ}を示し、黒い菱形を接続する破線Ｌ５６はサンプル１のＶ_ＣＣを示している。また、図４６では、Ｎバッファ層１５が第１バッファ層１５ａのみで構成されたＲＦＣダイオードの特性を比較例として示す。黒丸を接続する実線Ｌ５７は比較例のＶ_{ｓｎａｐ−ｏｆｆ}を示し、黒丸を接続する破線Ｌ５８は比較例のＶ_ＣＣを示している。

図４５および図４６から、ＲＦＣダイオードのリカバリー動作におけるＶ_{ｓｎａｐ−ｏｆｆ}のＶ_ＣＣ依存性を小さくするには、Ｑ_ＲＲを大きくする必要があり、サンプル１またはサンプル２のような第２バッファ層１５ｂｓの不純物プロファイルが適していることが分かる。この結果は、サンプル１，２がサンプル３に比べて、リカバリー動作の後半、すなわちＪ_Ａが最大逆回復電流密度Ｊ_ＲＲを越えた領域で、カソード側に残留キャリアプラズマ層が存在していることを意味している。

図４７は、耐圧１２００ＶクラスのＲＦＣダイオードにおいて、第２バッファ層１５ｂｓの不純物プロファイルをサンプル１−３とした場合のダイオード性能を示している。なお、第２バッファ層１５ｂｓの活性化アニール条件は、アニール温度４００℃、窒素雰囲気である。図４７から、種々のダイオード性能を満足するのはサンプル１とサンプル２である。サンプル３は、Ｖ_{ｓｎａｐ−ｏｆｆ}が定格電圧１２００Ｖを超える他、高電圧（９００Ｖ）かつ高温下（４４８Ｋ）でのリカバリー動作時の最大遮電流密度Ｊ_Ａ（ｂｒｅａｋ）が小さいため、リカバリー動作時の破壊耐量が低い。サンプル３においてＪ_Ａ（ｂｒｅａｋ）が小さくなるのは、リカバリー動作時にカソード側の残留キャリアプラズマ層の濃度が低く、Ｎ⁻ドリフト層１４と第２バッファ層１５ｂｓとの接合面における電界強度が高くなるためと考えられる。

図４８は、サンプル１と同等のダイオード性能を保証可能な第２バッファ層１５ｂｓの他の不純物プロファイル（サンプル５，６）を示している。図４８において、実線Ｌ５９はサンプル１の不純物プロファイルであり、破線Ｌ６０はサンプル５の不純物プロファイルであり、一点鎖線Ｌ６１はサンプル６の不純物プロファイルである。

サンプル５は、第２バッファ層１５ｂｓ中に３つの不純物濃度ピークを有し、それらの不純物濃度ピークが深さ方向に小さくなる不純物プロファイルである。サンプル６は、第２バッファ層１５ｂｓ中に２つの不純物濃度ピークを有し、それらの不純物濃度ピークが深さ方向に小さくなる不純物プロファイルである。サンプル５，６とも、図４３においてサンプル４の不純物プロファイルで示したような結晶欠陥領域３７が存在しない。

図４９は、耐圧１２００ＶクラスのＲＦＣダイオードにおいて、第２バッファ層１５ｂｓの不純物プロファイルをサンプル１，５，６とした場合のダイオード性能を示している。図４９より、サンプル１，５，６間ではダイオード性能に差がみられず、いずれも理想的な不純物プロファイルである。従って、好ましい特性を得るためには、第２バッファ層１５ｂｓに結晶欠陥領域３７が存在しない、すなわち第２バッファ層１５ｂｓの不純物濃度が、第２バッファ層１５ｂｓの全領域においてＮ⁻ドリフト層１４の不純物濃度よりも高いことが求められる。

＜実施の形態３＞
実施の形態３では、第２バッファ層１５ｂｓの実効ドーズ量Ｄｏｓｅ_ｂと、ＩＧＢＴまたはＲＦＣダイオードの性能との関係を示す。ＩＧＢＴとＲＦＣダイオードの構造は、図３０および図３２に示した通りである。実効ドーズ量Ｄｏｓｅ_ｂは、例えば（１０）式で定義される。

ここで、Ｒａ（％）は、実際の拡散層領域に入っているイオン原子のドーズ量のうち、活性化後の不純物プロファイルより算出されるドーズ量が占める割合を表している。

あるいは、実効ドーズ量Ｄｏｓｅ_ｂは、「活性化後の不純物プロファイルにより算出されるドーズ量」として定義される。「活性化後の不純物プロファイルより算出されるドーズ量」とは、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ）により、拡散層の不純物濃度と深さとの関係から算出されるドーズ量である。また、「実際の拡散層領域に入っているイオン原子のドーズ量」とは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）法により深さ方向のイオンの質量を分析して算出されるドーズ量である。

図３０に示すＩＧＢＴは、図５から図１７に示す工程により、イオン注入およびアニーリング技術を用いて形成される。以下、ＩＧＢＴにおける各拡散層のパラメータを説明する。

Ｐベース層９：ピーク不純物濃度は１．０×１０^１６ｃｍ^−３から１．０×１０^１８ｃｍ^−３に設定され、接合深さはＮ^＋エミッタ層７より深くＮ層１１より浅く設定される。

Ｎ層１１：ピーク不純物濃度は１．０×１０^１５ｃｍ^−３から１．０×１０^１７ｃｍ^−３に設定され、接合深さはＰベース層９より０．５μｍから１．０μｍ深く設定される。

Ｎ^＋エミッタ層７：ピーク不純物濃度は１．０×１０^１８ｃｍ^−３から１．０×１０^２１ｃｍ^−３に設定され、接合深さは０．２μｍから１．０μｍに設定される。

Ｐ^＋層８：表面不純物濃度は１．０×１０^１８ｃｍ^−３から１．０×１０^２１ｃｍ^−３に設定され、接合深さはＮ^＋エミッタ層５と同じかより深くに設定される。

Ｎバッファ層１５のパラメータは、実施の形態１で説明したとおりである。

Ｐコレクタ層１６：表面不純物濃度は１．０×１０^１６ｃｍ^−３から１．０×１０^２０ｃｍ^−３に設定され、接合深さは０．３μｍから０．８μｍに設定される。

実施の形態３では、図３０に示すＩＧＢＴにおいて、Ｎバッファ層１５の実効ドーズ量を制御することによる効果を説明する。しかし、同様の効果は、ダミー電極を有さず全てのゲート電極１３がゲート電位であるＩＧＢＴ（例えば特許第５９０８５２４号の図６６）、隣り合うゲート電極１３間の拡散層の中にＮ層１１が存在しないＩＧＢＴ（例えば特許第５９０８５２４号の図１）、ＭＯＳトランジスタ部のゲート構造が平面ゲート構造であるＩＧＢＴ（例えば特許第５９０８５２４号の図７９−５２）においても得られる。

図５０は、耐圧４５００ＶクラスのＩＧＢＴのターンオフ動作時の波形を示している。図５０の横軸は時間（×１０^−６／秒）を、縦軸はＶ_ＣＥ（Ｖ）およびＪ_Ｃ（Ａ／ｃｍ^２）を示している。図５０において、第２バッファ層１５ｂｓの実効ドーズ量Ｄｏｓｅ_ｂを４．０×１０^１０ｃｍ^−２としたときのＶ_ＣＥおよびＪ_Ｃを、実線Ｌ６４および破線Ｌ６５でそれぞれ示し、実効ドーズ量Ｄｏｓｅ_ｂを１．５×１０^１２ｃｍ^−２としたときのＶ_ＣＥおよびＪ_Ｃを、実線Ｌ６６および破線Ｌ６７でそれぞれ示している。また、図５０では、Ｎバッファ層１５が第１バッファ層１５ａのみで構成されるＩＧＢＴを比較例とし、そのＶ_ＣＥおよびＪ_Ｃを実線Ｌ６２および破線Ｌ６３でそれぞれ示している。なお、スイッチング条件は、図５０および図５１において、Ｖ_ＣＣ＝３６００Ｖ、Ｊ_Ｆ＝５３．９Ａ／ｃｍ^２、ｄＶ／ｄｔ＝３１００Ｖ／μｓ、Ｌ_ｓ＝２．３μＨ、２９８Ｋである。

図５１は、耐圧４５００ＶクラスのＩＧＢＴにおけるターンオフ動作時のｓｎａｐ−ｏｆｆ電圧Ｖ_{ｓｎａｐ−ｏｆｆ}と電源電圧Ｖ_ＣＣとの関係を、第２バッファ層１５ｂの実効ドーズ量Ｄｏｓｅ_ｂをパラメータとして示したものである。図５１の横軸はＶ_ＣＣを示し、縦軸はＶ_{ｓｎａｐ−ｏｆｆ}を示している。Ｄｏｓｅ_ｂが７．０×１０^９ｃｍ^−２、４．０×１０^１０ｃｍ^−２、１．２×１０^１１ｃｍ^−２、９．８×１０^１１ｃｍ^−２、１．５×１０^１２ｃｍ^−２のときのＶ_{ｓｎａｐ−ｏｆｆ}を実線Ｌ６９．Ｌ７０，Ｌ７１，Ｌ７２，Ｌ７３でそれぞれ示している。また、比較例として、Ｎバッファ層１５が第１バッファ層１５ａのみで構成されるＩＧＢＴにおけるＶ_{ｓｎａｐ−ｏｆｆ}を実線Ｌ６８で示している。図５１より、Ｖ_{ｓｎａｐ−ｏｆｆ}とＶ_ＣＣとの関係には、第２バッファ層１５ｂの実効ドーズ量Ｄｏｓｅ_ｂの影響が有ることが分かる。なお、第２バッファ層１５ｂの活性化アニール条件は、４００℃、窒素雰囲気である。この条件は、実施の形態１でキャリアライフタイムが安定させる条件として説明したものである。

図５２は、耐圧４５００ＶクラスのＩＧＢＴにおけるｓｎａｐ−ｏｆｆ電圧Ｖ_{ｓｎａｐ−ｏｆｆ}と第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂとの関係を示している。図５２の横軸はＤｏｓｅ_ｂを示し、縦軸はＶ_{ｓｎａｐ−ｏｆｆ}を示している。浮遊インダクタンスＬ_ｓ以外のスイッチング条件は図５０および図５１と同様である。実線Ｌ７４および実線Ｌ７５は、浮遊インダクタンスＬ_ｓを２．３μＨおよび６．８μＨとしたときの特性をそれぞれ示している。また、図５２には、Ｎバッファ層１５が第１バッファ層１５ａのみで構成されるＩＧＢＴの特性を比較例としてプロットしている。黒四角のプロットは比較例において浮遊インダクタンスＬ_ｓを２．３μＨとしたときの特性を示し、白四角のプロットは比較例において浮遊インダクタンスＬ_ｓを２．３μＨとしたときの特性を示している。

評価デバイスは耐圧４５００Ｖクラスであるため、Ｖ_{ｓｎａｐ−ｏｆｆ}≦４５００Ｖを目標とすると、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂを１．０×１０^１０ｃｍ^−２から１．０×１０^１２ｃｍ^−２とする必要がある。第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂが１．０×１０^１０ｃｍ^−２より低濃度になると、Ｎバッファ層１５の構造が比較例に近づくため、コレクタ側の残留キャリアプラズマ層が枯渇する。また、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂが１．０×１０^１２ｃｍ^−２より高濃度になると、第２バッファ層１５ｂｓの形成時に格子欠陥が多く形成されるため、キャリアライフタイムが低下し、コレクタ側の残留キャリアプラズマ層が枯渇する。従って、何れの場合も、ターンオフ時にｓｎａｐ−ｏｆｆ現象が発生しＶ_{ｓｎａｐ−ｏｆｆ}が４５００Ｖ以上となる。

図５３は、耐圧１２００ＶクラスのＲＦＣダイオードの低温でのリカバリー動作における、安全動作温度およびＱ_ＲＲとＤｏｓｅ_ｂとの関係を示している。スイッチング条件は、Ｖ_ＣＣ＝１０００Ｖ、Ｊ_Ｆ＝０．１Ｊ_Ａ、ｄｊ／ｄｔ＝１０００Ａ／ｃｍ^２、ｄＶ／ｄｔ＝１２５００Ｖ／μｓ、Ｌ_ｓ＝２．０μＨである。図５３の横軸はＤｏｓｅ_ｂを示し、縦軸は安全動作温度とＱ_ＲＲを示している。実線Ｌ７６は安全動作温度を示し、実線Ｌ７７はＱ_ＲＲを示している。また、図５３には、Ｎバッファ層１５が第１バッファ層１５ａのみで構成されるＩＧＢＴの特性を比較例としてプロットしている。白四角のプロットは比較例の安全動作温度を示し、黒四角のプロットは比較例のＱ_ＲＲを示している。図５３より、低温でのリカバリー動作時の安全動作温度を拡大するには、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂを１．０×１０^１０ｃｍ^−２以上１．０×１０^１２ｃｍ^−２以下とする必要がある。

図５４は、ＲＦＣダイオードの２７３Ｋから２９８Ｋのリカバリー動作時の破壊波形を示している。図５４において、波形中のバツ印は、デバイスが破壊したポイントを示している。図５４の横軸は時間（×１０^−６秒）を示し、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）とアノード電流密度Ｊ_Ａ（Ａ／ｃｍ^２）を示している。実線Ｌ８０および破線Ｌ８１は、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂを７．９×１０^９ｃｍ^−２としたときのＶ_ＡＫおよびＪ_Ａをそれぞれ示している。また、実線Ｌ８２および破線Ｌ８３は、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂを１．５×１０^１２ｃｍ^−２としたときのＶ_ＡＫおよびＪ_Ａをそれぞれ示している。また、Ｎバッファ層１５が第１バッファ層１５ａのみで構成されるＲＦＣダイオードを比較例とし、そのＶ_ＡＫおよびＪ_Ａを実線Ｌ７８および破線Ｌ７９でそれぞれ示している。なお、図５４におけるスイッチング条件は図５３と同様である。

図５４より、実効トータルドーズ量Ｄｏｓｅ_ｂが１．０×１０^１０ｃｍ^−２より低濃度の第２バッファ層１５ｂｓでは、破壊波形が比較例と類似し、比較例と同一の破壊モードとなることが分かる。一方、実効トータルドーズ量Ｄｏｓｅ_ｂが１．０×１０^１２ｃｍ^−２より高濃度の第２バッファ層１５ｂｓでは、破壊波形が比較例と異なり、比較例または実効トータルドーズ量Ｄｏｓｅ_ｂが低濃度の第２バッファ層１５ｂｓとは破壊モードが異なると考える。

図５５は、Ｎバッファ層１５が第２構造を有する場合と、第１バッファ層のみからなる場合（比較例）とについて、耐圧４５００ＶクラスのＲＦＣダイオードのリカバリー波形のシミュレーション結果を示している。スイッチング条件は、Ｖ_ＣＣ＝３６００Ｖ、Ｊ_Ｆ＝９．６Ａ／ｃｍ^２（０．１Ｊ_Ａ）、Ｌ_ｓ＝２．０μＨ、２９８Ｋである。図５５の横軸は時間（×１０^−６秒）を示し、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）とアノード電流密度Ｊ_Ａ（Ａ／ｃｍ^２）を示している。実線Ｌ８４および破線Ｌ８５は比較例のＶ_ＡＫおよびＪ_Ａをそれぞれ示し、実線Ｌ８６および破線Ｌ８７は第２構造のＶ_ＡＫおよびＪ_Ａをそれぞれ示している。第２構造において、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂは１．０×１０^１０ｃｍ^−２から１．０×１０^１２ｃｍ^−２に設定されている。

図５６から図６８は、図５５に示す６つの解析ポイントＰ１−Ｐ６におけるデバイス内部状態の解析結果を示している。図５６は、比較例のＲＦＣダイオードと第２構造を有するＲＦＣダイオードの夫々について、ＰＩＮダイオード領域３１とＰＮＰトランジスタ領域３２における電流密度分布を示している。

図５７、図５８および図５９は、比較例のＲＦＣダイオードについて、ＰＩＮダイオード領域３１の電子濃度分布、ホール濃度分布および電界強度分布をそれぞれ示している。図５７において、線Ｌ８８−Ｌ９３はポイントＰ１−Ｐ６における電子濃度分布をそれぞれ示している。図５８において、線Ｌ９４−Ｌ９９はポイントＰ１−Ｐ６のホール濃度分布をそれぞれ示している。図５９において、線Ｌ１００−Ｌ１０５はポイントＰ１−Ｐ６における電界強度分布をそれぞれ示している。

図６０、図６１および図６２は、比較例のＲＦＣダイオードについて、ＰＮＰトランジスタ領域３２の電子濃度分布、ホール濃度分布および電界強度分布をそれぞれ示している。図６０において、線Ｌ１０６−Ｌ１１１はポイントＰ１−Ｐ６における電子濃度分布をそれぞれ示している。図６１において、線Ｌ１１２−Ｌ１１７はポイントＰ１−Ｐ６のホール濃度分布をそれぞれ示している。図６２において、線Ｌ１１８−Ｌ１２３はポイントＰ１−Ｐ６における電界強度分布をそれぞれ示している。

図６３、図６４および図６５は、第２構造を有するＲＦＣダイオードについて、ＰＩＮダイオード領域３１の電子濃度分布、ホール濃度分布および電界強度分布をそれぞれ示している。図６３において、線Ｌ１２４−Ｌ１２９はポイントＰ１−Ｐ６における電子濃度分布をそれぞれ示している。図６４において、線Ｌ１３０−Ｌ１３５はポイントＰ１−Ｐ６のホール濃度分布をそれぞれ示している。図６５において、線Ｌ１３６−Ｌ１４１はポイントＰ１−Ｐ６における電界強度分布をそれぞれ示している。

図６６、図６７および図６８は、第２構造を有するＲＦＣダイオードについて、ＰＮＰトランジスタ領域３２の電子濃度分布、ホール濃度分布および電界強度分布をそれぞれ示している。図６６において、線Ｌ１４２−Ｌ９３はポイントＰ１−Ｐ６における電子濃度分布をそれぞれ示している。図６７において、線Ｌ１４８−Ｌ１５３はポイントＰ１−Ｐ６のホール濃度分布をそれぞれ示している。図６８において、線Ｌ１５４−Ｌ１５９はポイントＰ１−Ｐ６における電界強度分布をそれぞれ示している。図５７−６８の横軸に示すＡ，Ｂは、図３２に示すＡ，Ｂの位置に対応している。

図５５の破線Ｌ８５に示すように、Ｎバッファ層１５が第１バッファ層１５ａのみで構成される比較例のＲＦＣダイオードでは、リカバリーの後半に巨大なテール電流が発生し、デバイス破壊に至る。この現象は、以下のステップを経る。

ステップ１：ＰＩＮダイオード領域３１とＰＮＰトランジスタ領域３２のそれぞれが律速する動作時間が存在する。ＰＩＮダイオード領域３１の動作が収束するＪＲＲポイント（図５５のポイントＰ１）を過ぎたあたりから、ＰＮＰトランジスタ領域３２の動作が律速する動作モードとなる。

ステップ２：カソード側は、ホール注入を促進するためキャリア濃度が上昇し、電界が緩和する。一方、Ｐアノード層１０とＮ⁻ドリフト層１４の主接合部の電界強度は上昇し、インパクトイオン化を促進する。

ステップ３：主接合部にて促進されたインパクトイオン化により発生する電子がＮ⁻ドリフト層１４へ注入され、ＰＮＰトランジスタ領域３２のベース電流が増加し、リカバリー波形上に巨大なテール電流を発生する。

ステップ４：巨大なテール電流が発生すると同時に、ＰＮＰトランジスタ領域３２が動作しはじめ、制御できなくなり、デバイス破壊へ至る。

一方、第２構造のＮバッファ層１５を有するＲＦＣダイオードでは、上記のステップ３の動作が発生せず、Ｐアノード層１０とＮ⁻ドリフト層１４との主接合部の電界強度の上昇が生じることなくリカバリー動作を終了する。その結果、図５６の第２構造の電流密度分布のように、ＰＮＰトランジスタ領域３２の動作が最小に抑制され、巨大なテール電流が発生しない。この結果、第２構造のＮバッファ層１５を有するＲＦＣダイオードでは、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂを１．０×１０^１０ｃｍ^−２より大きくすることにより、低温でのリカバリー動作時に巨大なテール電流が発生せず、リカバリー動作を保証する安全動作温度範囲を低温側へ拡大する。但し、実効トータルドーズ量Ｄｏｓｅ_ｂを１．０×１０^１０ｃｍ^−２より低濃度にする場合は、比較例のＲＦＣダイオードと同じ動作が起こり、デバイス破壊に至る。

図５４に示したように、ＲＦＣダイオードにおいて、第２バッファ層１５ｂｓの実効ドーズ量Ｄｏｓｅ_ｂを１．０×１０^１２ｃｍ^−２より高濃度とした場合、特徴的な破壊挙動が発生する。この破壊挙動のメカニズムを説明するため、図６９および図７０に、図５４の解析ポイントＡＰ１におけるデバイス内部状態のシミュレーション結果を示す。図６９は、Ｄｏｓｅ_ｂが１．０×１０^１０ｃｍ^−２から１．０×１０^１２ｃｍ^−２の場合のシミュレーション結果を示し、図７０は、Ｄｏｓｅ_ｂが１．０×１０^１２より高い場合のシミュレーション結果を示している。図６９および図７０において、横軸は正規化した深さであり、横軸の０ポイントは図３２のＡの位置に対応し、横軸の１．０ポイントは図３２のＢの位置に対応する。図６９および図７０において、縦軸はキャリア濃度（ｃｍ^−３）と電界強度（×１０^３Ｖ／ｃｍ）を示している。

図６９および図７０の横軸は正規化した深さを示している。横軸の０は図３２のＡ、すなわちＰアノード層１０の最表面に相当し、横軸の１．０は図３２のＢ、すなわちＰカソード層１８の表面に相当する。縦軸は、キャリア濃度（ｃｍ^−３）および電界強度（×１０^３Ｖ／ｃｍ）を示している。図６９および図７０において、ＰＩＮダイオード領域３１における特性を破線で示し、そのうち電子濃度を細い破線Ｌ１５９、ホール濃度を中程度の太さの破線Ｌ１６０、電界強度を太い破線Ｌ１６１で示している。また、ＰＮＰトランジスタ領域３２における特性を実線で示し、そのうち電子濃度を細い実線Ｌ１６２、ホール濃度を中程度の太さの実線Ｌ１６３、電界強度を太い実線Ｌ１６４で示している。

第２バッファ層１５ｂｓの実効ドーズ量Ｄｏｓｅ_ｂが１．０×１０^１０ｃｍ^−２から１．０×１０^１２ｃｍ^−２の範囲に設定されたＲＦＣダイオードでは、図６９に示すように、ＰＩＮダイオード領域３１およびＰＮＰトランジスタ領域３２とも、カソード側残留キャリアプラズマ層を制御しながらそれぞれ主接合付近で最大となる三角形および台形に近い電界強度分布を示す。このようなダイオード内部状態では、ダイオード動作は安定的な動作を行い、破壊耐量への悪影響は無いと考えられる。ただし、図７０に示すように、第２バッファ層１５ｂｓの実効ドーズ量Ｄｏｓｅ_ｂが１．０×１０^１２ｃｍ^−２より高濃度に設定されたＲＦＣダイオードでは、ＰＩＮダイオード領域３１にて、残留キャリアプラズマ層が第２バッファ層１５ｂｓ中の第ｎサブバッファ層１５ｂｎとＮ⁻ドリフト層１４との間の接合部付近に局所的に分布する結果となる。そのため、当該接合部付近の電界強度が上昇し、電界強度のアンバランス化が発生する。

ダイオードの動作中に発生した電界強度のアンバランス化は、破壊耐量の低下を招く。つまり、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂを１．０×１０^１２ｃｍ^−２より高くすることにより、破壊耐量が劇的に低下する挙動について図５３で説明したが、この挙動は、図７０に示すようなリカバリー動作中のダイオード内部にて、電界強度のアンバランス化が起きていることがトリガとなっていると考えられる。

また、図６９および図７０のカソード領域を比較すると、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂが１．０×１０^１２ｃｍ^−２より高くなると、目標とするＮバッファ層１５の役割の１つである図２９中のＡ１２領域に示す動的動作時に、第２バッファ層１５ｂｓの残留キャリアプラズマ層領域が狭くなり、ＰＩＮダイオード領域３１およびＰＮＰトランジスタ領域３２のいずれも第２バッファ層１５ｂｓ領域で枯渇している。つまり、第２バッファ層１５ｂｓの実効トータルドーズ量Ｄｏｓｅ_ｂが１．０×１０^１２ｃｍ^−２より高くなると、動的動作時に第２バッファ層１５ｂｓの残留キャリアプラズマ層領域が狭くなって枯渇する結果、ダイオードの破壊耐量が低下する。

以上から、第２構造によりＩＧＢＴおよびダイオードの性能を向上させるには、以下の条件ａ）−ｄ）を満足する第１バッファ層１５ａおよび第２バッファ層１５ｂｓを形成する必要がある。

ａ）濃度プロファイル：δ_ａ≧δ_ｂ１、δ_{ｂ（ｎ−１）}≧δ_ｂｎ、Ｃ_ａ，ｐ≧Ｃ_ｂ１，ｐ、Ｃ_{ｂ（ｎ−１），ｐ}≧Ｃ_ｂｎ，ｐ
ｂ）実効トータルドーズ量：１．０×１０^１０ｃｍ^−２≦Ｄｏｓｅ_ｂ≦１．０×１０^１２ｃｍ^−２
ｃ）第２バッファ層１５ｂｓを構成する各サブバッファ層１５ｂ１−１５ｂｎの不純物プロファイルは、ＩＧＢＴであればＰコレクタ層１６、ＰＩＮダイオードであればＮ^＋カソード層１７、ＲＦＣダイオードであればＮ^＋カソード層１７またはカソード層１８の方向へ裾を引く不純物プロファイルとする。

ｄ）条件ｃ）は、少なくとも第２サブバッファ層１５ｂ２以降の主接合側に位置する２つ以上のサブバッファ層の不純物プロファイルに適用する。

図７１−７８は、本発明の実施の形態１−３の内容に沿って構成され上記の条件ａ）−ｃ）を満足する第２構造を有するＲＦＣダイオードと、Ｎバッファ層１５が第１バッファ層１５ａのみで構成された比較例のＲＦＣダイオードとで性能を比較した結果を示している。評価デバイスは、耐圧１２００ＶクラスのＲＦＣダイオードである。

図７１は、動作温度をパラメータとしたＲＦＣダイオードの出力特性を示している。図７１の横軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）を示しており、縦軸はアノード電流密度Ｊ_Ａ（ｃｍ^−２）を示している。図７１において、実線Ｌ１６６−Ｌ１７２は、それぞれ動作温度２１３Ｋ，２３３Ｋ，２５３Ｋ，２９８Ｋ，３９８Ｋ，４２３Ｋ，４４８Ｋのときの出力特性を示している。いずれの動作温度においても、ＲＦＣダイオードはスナップバック特性を示さず正常なオン動作をしていることがわかる。

図７２は、ＲＦＣダイオードのオフ状態のリーク電流Ｊ_Ｒと動作温度との関係を示している。逆方向電圧Ｖ_Ｒは１２００Ｖである。図７２の横軸は動作温度を、縦軸はリーク電流Ｊ_Ｒをそれぞれ示している。図７２において、実線Ｌ１７３は比較例のＲＦＣダイオードの特性を示し、実線Ｌ１７４は第２構造を有するＲＦＣダイオードの特性を示している。図７２より、第２構造を有するＲＦＣダイオードは、第２バッファ層１５ｂｓ中に格子欠陥を有するものの、比較例と比べてリーク電流Ｊ_Ｒが小さく、かつ４７８Ｋという高温でも熱暴走せずに低オフロス特性にて電圧保持可能であることがわかる。

図７３は、リカバリー動作の比較結果である。スイッチング条件は、Ｖ_ＣＣ＝６００Ｖ、Ｊ_Ｆ＝３２６Ａ／ｃｍ^２、ｄｊ／ｄｔ＝６２００Ａ／ｃｍ^２μｓ、Ｌ_ｓ＝２００ｎＨ、２９８Ｋである。図７３の横軸は時間（×１０^−６秒）を示し、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）とアノード電流密度Ｊ_Ａ（ｃｍ^−２）を示している。図７３において、実線Ｌ１７５と破線Ｌ１７６は比較例のＲＦＣダイオードのＶ_ＡＫとＪ_Ａをそれぞれ示し、実線Ｌ１７７と破線Ｌ１７８は第２構造を有するＲＦＣダイオードのＶ_ＡＫとＪ_Ａをそれぞれ示している。第２構造を有するＲＦＣダイオードでは、比較例のＲＦＣダイオードにみられるｓｎａｐ−ｏｆｆ挙動やその後の発振現象が見られず、正常なリカバリー動作を実現している。

図７４から図７６は、低温でのリカバリー動作の比較結果であり、第２構造の第２バッファ層１５ｂｓが低温でのリカバリー動作時の安全動作温度を低温側へ拡大させることを示している。

図７４は、２５３Ｋにおけるリカバリー波形を示しており、横軸は時間（×１０^−６秒）、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）とアノード電流密度Ｊ_Ａ（ｃｍ^−２）を示している。その他のスイッチング条件は、Ｖ_ＣＣ＝１０００Ｖ、Ｊ_Ｆ＝０．１Ｊ_Ａ、ｄｊ／ｄｔ＝１０００Ａ／ｃｍ^２μｓ、ｄＶ／ｄｔ＝１２５００Ｖ／μｓ、Ｌｓ＝２．０μＨである。比較例のＶ_ＡＫを細い実線Ｌ１７９で、Ｊ_Ａを細い破線Ｌ１８０でそれぞれ示している。また、第１構造のＶ_ＡＫを中程度の太さの実線Ｌ１８１で、Ｊ_Ａを中程度の太さの破線Ｌ１８２で、それぞれ示している。また、第２構造のＶ_ＡＫを太い実線Ｌ１８３で、Ｊ_Ａを太い破線Ｌ１８４で、それぞれ示している。図７４において、波形中のバツ印は、デバイスが破壊したポイントを示している。

図７４から、比較例ではリカバリー動作の後半に巨大なテール電流が発生し、デバイスの破壊が生じているが、第１構造および第２構造では、テール電流を抑制しながら遮断し、２５３Ｋという低温でも十分な遮断能力を有していることが分かる。巨大なテール電流の抑制効果の指標として、図７５に蓄積電荷量Ｑ_ＲＲと動作温度の関係を、図７６に蓄積電荷量Ｑ_ＲＲと電源電圧Ｖ_ＣＣの関係を示す。

図７５の横軸は動作温度を示し、縦軸はＱ_ＲＲ（×１０^−６Ｃ／ｃｍ^２）を示している。図７５において、破線Ｌ１８５は、比較例の特性を示し、実線Ｌ１８６およびＬ１８７は、第１構造および第２構造の特性をそれぞれ示している。図７５から、第１構造および第２構造では、低温下でもＱ_ＲＲの増加が抑制されることが分かる。

図７６の横軸は電源電圧Ｖ_ＣＣを示し、縦軸はＱ_ＲＲ（×１０^−６Ｃ／ｃｍ^２）を示している。図７６において、破線Ｌ１８８は、比較例の特性を示し、実線Ｌ１８９およびＬ１９０は、第１構造および第２構造の特性をそれぞれ示している。図７６から、第１構造および第２構造では、高Ｖ_ＣＣ下でもＱ_ＲＲの増加が抑制されることが分かる。

図７７は、高Ｖ_ＣＣ、大電流密度、かつ高温（４２３−４６８Ｋ）でのリカバリー波形を示している。図７７の横軸は時間（×１０^−６秒）を示し、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）とアノード電流密度Ｊ_Ａ（ｃｍ^−２）を示している。図７７において、細い実線Ｌ１９１および破線Ｌ１９２は、４２３ＫでのＶ_ＡＫおよびＪ_Ａをそれぞれ示し、中程度の太さの実線Ｌ１９３および破線Ｌ１９４は、４４８ＫでのＶ_ＡＫおよびＪ_Ａをそれぞれ示し、太い実線Ｌ１９５および破線Ｌ１９６は、４６８ＫでのＶ_ＡＫおよびＪ_Ａをそれぞれ示している。図７７より、第２構造を有するＲＦＣダイオードは、９００Ｖの高Ｖ_ＣＣかつ４６８Ｋの高温下でも、３０００Ａ／ｃｍ^２以上の高電流密度を遮断することが可能である。つまり、図７２および図７７から、第２構造は高温動作も実現することが分かる。

図７８は、ダイオード性能の大きな指標であるトータルロス性能、すなわちオン状態のロス（オン電圧：Ｖ_Ｆ）とターンオフ動作時のロス（リカバリーロス：Ｅ_ＲＥＣ）とのトレードオフ特性を示している。図７８の横軸はＶ_Ｆを示し、縦軸はＥ_ＲＥＣを示している。なお、電源電圧Ｖ_ＣＣ＝６００Ｖ、Ｊ_Ｆ＝３２６Ａ／ｃｍ^２、Ｌ_ｓ＝２００ｎＨとし、動作温度は４２３Ｋである。図７８において、実線Ｌ１９７は比較例の特性を示し、実線Ｌ１９８は第２構造の特性を示している。図７８から、第２構造を有するＲＦＣダイオードは、比較例に比べてトータルロス性能が向上していることが分かる。

図７１から図７８により、第２構造によれば、第２バッファ層１５ｂｓ中に格子欠陥または複合欠陥が存在するものの、上記の条件ａ）−ｃ）を満たすように第２バッファ層１５ｂｓを制御することにより、ダイオードの動作への悪影響なく、その性能を向上し、４７３Ｋという高温での動作を実現することが分かる。なお、第１構造についても、第２バッファ層１５ｂｓの各種条件を制御することにより、第２構造と類似の性能が保証される。

＜実施の形態４＞
耐圧４５００ＶクラスのＰＩＮダイオードのＮバッファ層１５に、実施の形態１から３で示した活性化アニール条件、種々の構造パラメータ、および条件ａ）−ｃ）を適用したときのダイオード性能の結果を、図７９から図８１に示す。図中のバツ印は、対象デバイスが破壊したポイントを示している。また、これらの図において、スイッチング条件はＶ_ＣＣ＝３６００Ｖ、Ｊ_Ｆ＝０．１Ｊ_Ａ、ｄｊ／ｄｔ＝２８０Ａ／ｃｍ^２μｓ、ｄＶ／ｄｔ＝２３０００Ｖ／μｓ、Ｌｓ＝２．０μＨ、２９８Ｋとする。また、これらの図では、Ｎバッファ層１５が第１バッファ層１５ａのみで構成されたＰＩＮダイオードの特性を、比較例として示している。

図７９はスナッピーリカバリー波形を示している。図７９の横軸は時間（×１０^−６秒）を、縦軸はアノード−カソード間電圧Ｖ_ＡＫ（Ｖ）およびアノード電流密度Ｊ_Ａ（Ａ／ｃｍ^２）をそれぞれ示している。実線Ｌ１９９，Ｌ２００は、比較例のＶ_ＡＫ，Ｊ_Ａをそれぞれ示している。また、実線Ｌ２０１，Ｌ２０２は、第２構造のＶ_ＡＫ，Ｊ_Ａをそれぞれ示している。

ＰＩＮダイオードはＲＦＣダイオードに比べ、リカバリー動作の後半でＮバッファ層１５のカソード側に残留キャリアプラズマ層が枯渇しやすいため、リカバリー動作時のｓｎａｐ−ｏｆｆ現象の抑制効果が小さい。その結果、図７９に示すように、比較例ではｓｎａｐ−ｏｆｆ現象が発生し、ｓｎａｐ−ｏｆｆ現象後にデバイス破壊に至る。ただし、第２構造を用いるＰＩＮダイオードでは、Ｎ⁻ドリフト層１４と第ｎサブバッファ層１５ｂｎとの接合部付近の残留キャリアプラズマ層の影響により、リカバリー動作時に主接合から伸びる空乏層の伸長スピードが第２バッファ層１５ｂ内で低下し、比較例に比べてｓｎａｐ−ｏｆｆ現象が発生したとしてもＶ_{ｓｎａｐ−ｏｆｆ}が小さくなる。すなわち、図２７の領域Ａ１１および図２８の領域Ａ１２に示すように、第２構造では第２バッファ層１５ｂにオン状態から存在するキャリアプラズマ層がリカバリー動作時にも残留しており、これにより電界強度分布が制御されてｓｎａｐ−ｏｆｆポイントが遅延され、結果としてデバイス破壊を回避できる。

図８０は、２５℃でのＶ_{ｓｎａｐ−ｏｆｆ}とＶ_ＣＣとの関係を示している。図８０の横軸はＶ_ＣＣ（Ｖ）を示し、縦軸はＶ_{ｓｎａｐ−ｏｆｆ}（Ｖ）を示している。図８１は、２５℃でのＱ_ＲＲとＶ_ＣＣとの関係を示している。図８１の横軸はＶ_ＣＣ（Ｖ）を示し、縦軸はＱ_ＲＲ（×１０^−６／ｃｍ^２）を示している。図８０および図８１において、比較例の特性を白丸と実線Ｌ２０３で、第２構造の特性を黒丸と実線Ｌ２０４で、それぞれ示している。

図８０より、ＰＩＮダイオードにおいても第２構造を採用することにより、比較例ではデバイス破壊が生じる電圧でもデバイス破壊を回避し、スナッピーリカバリー動作時の破壊耐量が向上することが分かる。その上、第２構造のＮバッファ層１５は、比較例と比較してＶ_{ｓｎａｐ−ｏｆｆ}のＶ_ＣＣ依存性が低く、高Ｖ_ＣＣ側での高破壊耐量化に対し最も効果的であることが分かる。

図８１より、第２構造は比較例よりもＱ_ＲＲのＶ_ＣＣ依存性が小さいことが分かる。したがって、第２構造ではＰＩＮダイオードのスナッピーリカバリー動作時の破壊耐量が向上する。以上のように、第２構造はＰＩＮダイオードにおいても破壊耐量を向上させる効果を示す。

＜実施の形態５＞
実施の形態５の半導体装置は、図４に示すパワー半導体の構成要素と実施の形態１から実施の形態４に示す特徴的なＮバッファ層１５との関係により、ＩＧＢＴおよびダイオードのターンオフ時の遮断能力のさらなる向上を図っている。

図８２から図９１は、実施の形態５の半導体装置における第１から第１０の態様を示す断面図である。これらの断面は図４のＡ１−Ａ１断面に相当する。第１、第２および第９の態様はＩＧＢＴ（図１、図３０）の改良であり、第３の態様はＰＩＮダイオード（図２、図３１）の改良であり、第４から第８および第１０の態様はＲＦＣダイオード（図３、図３２）の改良である。

以下、図１から図３および図３０から図３２と同一の構成部分に適宜、同一符号を付して説明を省略するとともに、特徴部分を中心に説明する。

図８２で示す第１の態様では、図１および図３０に示すＩＧＢＴと比較して、活性セル領域Ｒ１の周辺領域である中間領域Ｒ２および終端領域Ｒ３にＰコレクタ層１６を形成せず、Ｐコレクタ層１６が形成されない領域にＮバッファ層１５を延長して形成していることを特徴としている。すなわち、中間領域Ｒ２および終端領域Ｒ３において、コレクタ電極２３ＣはＮバッファ層１５と接合してＮバッファ層１５上に設けられる。

図８３に示す第２の態様では、図１および図３０に示すＩＧＢＴと比較して、活性セル領域Ｒ１の周辺領域である中間領域Ｒ２および終端領域Ｒ３にＰコレクタ層１６を形成することなく、Ｐコレクタ層１６ｅを形成していることを特徴としている。なお、Ｐコレクタ層１６ｅはＰコレクタ層１６よりも表面濃度が低濃度に設定される。

図８４に示す第３の態様では、図２および図３１に示すＰＩＮダイオードと比較して、活性セル領域Ｒ１の周辺領域である中間領域Ｒ２および終端領域Ｒ３にＮ^＋カソード層１７を形成せず、Ｐコレクタ層１６が形成されない領域にＮバッファ層１５を延長して形成していることを特徴としている。すなわち、中間領域Ｒ２および終端領域Ｒ３において、カソード電極２３ＫはＮバッファ層１５と接合してＮバッファ層１５上に設けられる。

図８５に示す第４の態様では、図３および図３２に示すＲＦＣダイオードと比較して、活性セル領域Ｒ１の周辺領域である中間領域Ｒ２および終端領域Ｒ３にはＮ^＋カソード層１７（第１部分活性層）を形成せず、Ｐカソード層１８（第２部分活性層）を形成していることを特徴としている。

図８６に示す第５の態様では、図３および図３２に示すＲＦＣダイオードと比較して、活性セル領域Ｒ１の周辺領域である中間領域Ｒ２および終端領域Ｒ３にＰカソード層１８を形成せず、Ｐカソード層１８が形成されない領域にＮバッファ層１５を延長して形成していることを特徴としている。すなわち、中間領域Ｒ２および終端領域Ｒ３において、カソード電極２３ＫはＮバッファ層１５と接合してＮバッファ層１５上に設けられる。

図８７に示す第６の態様では、図３および図３２に示すＲＦＣダイオードと比較して、活性セル領域Ｒ１の周辺領域である中間領域Ｒ２および終端領域Ｒ３では、Ｐカソード層１８（第２部分活性層）を形成せずＮ^＋カソード層１７（第１部分活性層）を形成していることを特徴としている。

図８８に示す第７の態様では、図８５に示す第４の態様のＲＦＣダイオードと比較して、中間領域Ｒ２のＰカソード層１８に代えてＮ^＋カソード層１７（第１部分活性層）を形成していることを特徴としている。

図８９に示す第８の態様では、図２および図３１に示すＰＩＮダイオードと比較して、中間領域Ｒ２および終端領域Ｒ３にかけてＰカソード層１８（第２部分活性層）を形成していることを特徴としている。

図９０に示す第９の態様では、図８２に示すＩＧＢＴと比較して、終端領域Ｒ３のＮ⁻ドリフト層１４内の一方主面側に、Ｐ領域２２と接続するＰ領域２２ｂと、パッシベーション膜２０とコンタクト状態にある複数のＰ領域２２ｃとを形成していることを特徴としている。

図９１で示す第１０の態様では、図８５に示すＲＦＣダイオードと比較して、終端領域Ｒ３のＮ⁻ドリフト層１４の一方主面側に、Ｐ領域２２と接続するＰ領域２２ｂと、パッシベーション膜２０とコンタクト状態にある複数のＰ領域２２ｃとを形成していることを特徴としている。図９０および図９１の終端領域Ｒ３の構造の特徴およびその効果は、国際公開第２０１５／１１４７４８号および特願２０１５−２３０２２９号に示されている。

このように、実施の形態５の第１から第１０の態様は、ＩＧＢＴ、ＰＩＮダイオードおよびＲＦＣダイオードにおいて、活性セル領域Ｒ１、中間領域Ｒ２および終端領域Ｒ３でコレクタ電極２３Ｃまたはカソード電極２３Ｋと接する活性層に相当する領域の構造を変えていることを特徴としている。第１から第１０の態様は、ＩＧＢＴ、ＰＩＮダイオードおよびＲＦＣダイオードにおいて、オン状態から、中間領域Ｒ２および終端領域Ｒ３のコレクタ側またはカソード側からのキャリア注入を抑制するような構造となっている。その結果、実施の形態３の第１から第１０の態様は、ターンオフ動作時に中間領域Ｒ２に存在する主接合であるＰＮ接合部の電界強度を緩和させ、局所的な電界強度の上昇を抑制し、インパクトイオン化による電流集中に起因する局所的な温度上昇による熱破壊を抑制する作用がある。

本現象のメカニズムおよび効果の詳細は、ＩＧＢＴに関しては、特許第５７０８８０３号公報、特許第５７０１４４７号公報、国際公開第２０１５／１１４７１４号、ダイオードに関しては特開２０１４−２４１４３３号公報に記載されている。

図９２は、耐圧３３００Ｖクラスで図８３に示す第２の態様のＩＧＢＴの逆バイアス安全動作領域（Reverse Bias Safe Operating Area:ＲＢＳＯＡ）を示している。図９２の横軸は電源電圧Ｖ_ＣＣ（Ｖ）を示し、縦軸はターンオフ時の最大遮断電流密度Ｊ_Ｃ（ｂｒｅａｋ）（Ａ／ｃｍ^２）を示している。なお、Ｌ_ｓ＝２．４７μｓである。図９２の実線Ｌ２０８およびＬ２０９は、図３３に示す不純物プロファイルのＮバッファ層１５（第２構造）を採用した場合の特性を示し、破線Ｌ２０７は、Ｎバッファ層１５が第１バッファ層１５ａのみで構成された比較例のＩＧＢＴの特性を示している。なお、実線Ｌ２０８は４２３Ｋにおける第２構造の特性を示しており、実線Ｌ２０９は４４８Ｋにおける第２構造の特性を示している。図９２に示されたグラフ線の内側が安全動作領域（Safe Operating Area：ＳＯＡ）である。

図９２から、第２の態様のＩＧＢＴにおいて、Ｎバッファ層１５が第２構造の場合は、比較例の場合に比べて、ＲＢＳＯＡが高Ｊ_Ｃ（ｂｒｅａｋ）かつ高Ｖ_ＣＣサイドへ拡大していることが分かる。つまり、第２構造によりＩＧＢＴのＲＢＳＯＡが格段に向上する。

図９３は、耐圧６５００Ｖクラスで図８３に示す第４の態様のＲＦＣダイオードのリカバリーＳＯＡを示している。図９３の横軸はＶ_ＣＣ（Ｖ）を示し、縦軸はリカバリー動作時の最大遮断ｄｊ／ｄｔであるｍａｘ．ｄｊ／ｄｔおよび最大パワー密度を示している。なお、スイッチング条件はＪ_Ｆ＝２．０Ｊ_Ａ，Ｌ_ｓ＝６，３μＨ、３９８Ｋである。白三角は、Ｎバッファ層１５が第１バッファ層１５ａのみで構成された比較例のｍａｘ．ｄｊ／ｄｔを示しており、黒三角は、同比較例の最大パワー密度を示している。また、実線Ｌ２１０はＮバッファ層１５が第２構造である場合のｍａｘ．ｄｊ／ｄｔを示しており、実線Ｌ２１１はＮバッファ層１５が第２構造である場合の最大パワー密度を示している。

図９３中のグラフ線の内側がＳＯＡである。図９３から、第２構造のＮバッファ層１５を有する第４の態様のＲＦＣダイオードは、比較例のＲＦＣダイオードに比べて、リカバリーＳＯＡがｍａｘ．ｄｊ／ｄｔおよび最大パワー密度ともに大きくなるサイドへ拡大していることが分かる。つまり、第２構造によってＲＦＣダイオードのリカバリーＳＯＡが格段に向上する。

図９２および図９３より、実施の形態５の第２の態様におけるＩＧＢＴ、および第４の態様におけるＲＦＣダイオードにおいて、Ｎバッファ層１５に第２構造を採用することにより、大幅にターンオフ時のＳＯＡが拡大し、本発明の目的の１つであるターンオフ遮断能力の大幅な向上を実現することが分かる。実施の形態５の他の態様のＩＧＢＴおよびダイオードにおいても、Ｎバッファ層１５に第２構造を採用することによりそれぞれ図８２および図９３に示すのと同様な効果が得られる。また、図９０および図９１に示すような終端領域Ｒ３でも、活性セル領域Ｒ１と中間領域Ｒ２から終端領域Ｒ３にてコレクタ電極２３Ｃまたはカソード電極２３Ｋと接する縦構造は、図８２または図８５と同じ構造であるため、Ｎバッファ層１５に第２構造を用いることで、ＩＧＢＴまたはダイオードへのターンオフ時のＳＯＡに関して、図９２または図９３と同様の効果が得られる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

５ アルミ配線、５Ａ アノード電極、５Ｅ エミッタ電極、５Ｘ，５Ｙ，５Ｚ 電極、６，２４ 層間絶縁膜、９，１３０ Ｐベース層、１０ Ｐアノード層、１１，１２８ Ｎ層、１２ ゲート絶縁膜、１３ ゲート電極、１４ Ｎ⁻ドリフト層、１５ Ｎバッファ層、１５ａ 第１バッファ層、１５ｂ、１５ｂｓ 第２バッファ層、１６，１６ｅ Ｐコレクタ層、１８ Ｐカソード層、２０，２１ パッシベーション膜、２２，２２ｂ，２２ｃ Ｐ領域、２３Ｃ コレクタ電極、２３Ｋ カソード電極、２５ 絶縁膜、２７，２７Ｄ１，２７Ｇ 縦構造領域、３１ ＰＩＮダイオード領域、３２ ＰＮＰトランジスタ領域、３７ 結晶欠陥領域、５０，５２ Ｐ層、５５ ゲッタリング層、６２，６８，１３１，１３２ａ，１４０，１５０ 酸化膜、６３ ＴＥＯＳ層、６４，６５，１３２，１５２，１６０ ポリシリコン層、１２９ ＳｉＯ_２膜、１３４ ゲート酸化膜、１３７ トレンチ、１４１，１５４ ＴＥＯＳ膜、１４４ メタル配線層、１６４ ゲッタリング層、１７０ トレンチ露出部。

Claims (5)

1. 一方主面および他方主面を有し、第１導電型のドリフト層を主要構成部として含む半導体基体と、
   前記半導体基体内において、前記ドリフト層に対し他方主面側に前記ドリフト層に隣接して形成される第１導電型のバッファ層と、
   前記半導体基体の他方主面上に形成される、第１および第２導電型のうち少なくとも一つの導電型を有する活性層と、
   前記半導体基体の一方主面上に形成される第１電極と、
   前記活性層上に形成される第２電極と、を備え、
   前記バッファ層は、
   前記活性層と接合し、不純物濃度のピーク点を１つ有する第１バッファ層と、
   前記第１バッファ層および前記ドリフト層と接合し、不純物濃度のピーク点を少なくとも１つ有し、前記第１バッファ層より最大不純物濃度が低い第２バッファ層とを備え、
   前記第１バッファ層の前記ピーク点の不純物濃度は、前記ドリフト層の不純物濃度よりも高く、
   前記第２バッファ層の不純物濃度は、前記第２バッファ層の全領域において前記ドリフト層の不純物濃度よりも高く、
   前記第２バッファ層の実効トータルドーズ量は、１．０×１０ ^１０ ｃｍ ^−２ 以上１．０×１０ ^１２ ｃｍ ^−２ 以下であり、
   耐圧が４５００Ｖ以下である、
   半導体装置。
2. 前記第２バッファ層は、不純物濃度のピーク点をそれぞれ一つ有する複数のサブバッファ層の積層構造であり、
   前記複数のサブバッファ層のうち最も他方主面側のサブバッファ層である第１サブバッファ層は前記第１バッファ層と接合し、
   各前記複数のサブバッファ層の最大不純物濃度は、前記他方主面側に隣接する前記サブバッファ層の最大不純物濃度と等しいか、より大きい、
   請求項１に記載の半導体装置。
3. 前記第１サブバッファ層の不純物濃度のピーク点は、前記第１サブバッファ層の中央部より、前記第１サブバッファ層と前記第１バッファ層との接合部に近い位置にある、
   請求項２に記載の半導体装置。
4. 前記第２バッファ層のキャリアライフタイムは、前記第１バッファ層のキャリアライフタイムより小さい、
   請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法であって、
   （ａ）半導体基体の一方主面上に第１電極を形成する工程と、
   （ｂ）工程（ａ）の後、第１電極の形成面を保護する保護膜を形成する工程と、
   （ｃ）工程（ｂ）の後、前記半導体基体の他方主面を研磨またはエッチングして前記半導体基体の厚みを制御する工程と、
   （ｄ）工程（ｃ）の後、前記半導体基体の他方主面側から第１イオンを注入する工程と、
   （ｅ）工程（ｄ）の後、前記半導体基体をアニールすることにより前記第１イオンを活性化させて前記第１バッファ層を形成する工程と、
   （ｆ）工程（ｅ）の後、前記半導体基体の他方主面側から第２イオンを注入する工程と、
   （ｇ）工程（ｆ）の後、前記半導体基体をアニールすることにより前記第２イオンを活性化させて第２バッファ層を形成する工程と、
   （ｈ）工程（ｇ）の後、前記半導体基体の他方主面に第２電極を形成する工程と、を備え、
   前記工程（ｇ）におけるアニール温度は、３７０℃以上４２０℃以下である、
   半導体装置の製造方法。

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