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JP6149942B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、例えば、大電力のスイッチングに用いられる半導体装置の製造方法に関する。
特許文献１にはパンチスルー型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。このＩＧＢＴは、裏面側からｐ＋型半導体基板、ｎ−型半導体層、ｎ＋型半導体層を備えている。
日本特開２００１−７７３５７号公報
特許文献１に開示の技術では、ｐ＋型の領域とドリフト層の間にあるｎ＋型半導体層（バッファ層）がＩＧＢＴのターンオフ時にｐ＋型の領域からドリフト層へのホールの供給を阻害し、ドリフト層へのホールの供給が不十分となる問題があった。ターンオフ時にドリフト層に十分なホールを供給できないと、発振が起こる問題があった。ターンオフ時のホールの供給を増やすためにバッファ層の不純物濃度を下げると耐圧を確保できない問題があった。
本発明は上述の問題を解決するためになされたものであり、耐圧を確保しつつ、ターンオフ時にドリフト層へ十分なホールを供給できる半導体装置の製造方法を提供することを目的とする。
本願の発明にかかる半導体装置の製造方法は、第１主面と該第１主面と反対の面である第２主面とを有する半導体基板の該第２主面に、加速エネルギの異なる複数回のイオン注入でリンを注入し、該半導体基板に第１不純物領域を形成する第１工程と、該第２主面に、該複数回のイオン注入よりも低い加速エネルギで第２導電型不純物をイオン注入し、該半導体基板に、該第１不純物領域との間に不純物が注入されない無注入領域を残すように第２不純物領域を形成する第２工程と、該リンでバッファ層を形成し、該第２導電型不純物でコレクタ層を形成し、該バッファ層と該コレクタ層の間に該リンと該第２導電型不純物が拡散しない無拡散領域を残すように該半導体基板に熱処理を施す熱処理工程と、該コレクタ層に接するコレクタ電極を形成する工程と、を備えたことを特徴とする。
本発明のその他の特徴は以下に明らかにする。
この発明によれば、バッファ層を加速エネルギの異なる複数回のイオン注入で形成するので、耐圧を確保しつつ、ターンオフ時にドリフト層へ十分なホールを供給できる半導体装置を製造できる。
本発明の実施の形態１に係る半導体装置の製造方法で製造された半導体装置の断面図である。 コレクタ層、無拡散領域、バッファ層、及びドリフト層の不純物濃度を示すグラフである。 第１主面側の構造を説明する断面図である。 第１工程を説明する半導体基板の断面図である。 第２工程を説明する半導体基板の断面図である。 熱処理工程後の半導体基板の断面図である。 比較例のバッファ層の不純物濃度プロファイルを破線で示す図である。 変形例に係るバッファ層の不純物濃度プロファイルを示す図である。 本発明の実施の形態２に係る第１工程を説明する断面図である。 バッファ層の不純物濃度プロファイルを示す図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の製造方法で製造された半導体装置１０の断面図である。半導体装置１０はパンチスルー型ＩＧＢＴである。半導体装置１０は例えばｎ型（以後、第１導電型という）の単結晶シリコンで形成された半導体基板１２を備えている。半導体基板１２は第１主面１２Ａと、第１主面１２Ａと反対の面である第２主面１２Ｂとを有している。半導体基板１２には第１導電型のドリフト層１２ａが形成されている。
半導体基板１２の第２主面１２Ｂ側には、ドリフト層１２ａと接する第１導電型のバッファ層１４が形成されている。バッファ層１４の第２主面１２Ｂ側には無拡散領域１６がある。無拡散領域１６はドリフト層１２ａと同じ不純物濃度となっている。無拡散領域１６の第２主面１２Ｂ側には、ｐ型（以後、第２導電型という）のコレクタ層１８が形成されている。コレクタ層１８と接してコレクタ電極２０が形成されている。
半導体基板１２の第１主面１２Ａ側には、第２導電型のベース層２２と、ベース層２２に囲まれた第１導電型のエミッタ層２４が形成されている。半導体基板１２の第１主面１２Ａ上には、ゲート絶縁膜２６と、ゲート絶縁膜２６に囲まれたゲート電極２８が形成されている。ゲート絶縁膜２６、ベース層２２、及びエミッタ層２４の上にエミッタ電極３０が形成されている。
図２は、コレクタ層１８、無拡散領域１６、バッファ層１４、及びドリフト層１２ａの不純物濃度を示すグラフである。図２には、コレクタ層１８の第２導電型の不純物濃度、並びに無拡散領域１６、バッファ層１４、及びドリフト層１２ａの第１導電型の不純物濃度を示す。バッファ層１４の不純物濃度プロファイルは極大値のない台形状となっている。無拡散領域１６の不純物濃度はドリフト層１２ａの不純物濃度と等しくなっている。
本発明の実施の形態１に係る半導体装置の製造方法について説明する。まず、図３に示すように、半導体基板１２の第１主面１２Ａ側の構造を完成させる。次いで、エミッタ電極３０に保護テープを貼り付けた後に半導体基板１２を第２主面１２Ｂ側から研削する。研削後の半導体基板１２の厚みは例えば１００μｍとする。
次いで、半導体基板１２の第２主面１２Ｂに、加速エネルギの異なる複数回のイオン注入で第１導電型不純物を注入する。この工程を第１工程と称する。図４は、第１工程を説明する半導体基板の断面図である。第１工程では、まず、４ＭｅＶの加速エネルギで第１導電型不純物５０を注入する。その後、３ＭｅＶの加速エネルギで第１導電型不純物５０よりも第２主面１２Ｂ側に第１導電型不純物５２を注入する。その後、２ＭｅＶの加速エネルギで第１導電型不純物５２よりも第２主面１２Ｂ側に第１導電型不純物５４を注入する。図４の矢印はイオンの注入方向を示す。２ＭｅＶの加速エネルギで注入した第１導電型不純物５４は、例えば、第２主面１２Ｂから１．５μｍ程度深い場所に到達する。
第１工程では上記のとおり非常に高い加速エネルギが必要となるので、高エネルギイオン注入装置を用いる。各注入後の結晶欠陥による不純物分布の変動を考慮し、加速エネルギの高い注入を先に実施するのが好ましいが、別の順序でもよい。第１導電型不純物５０、５２、５４は例えばＰ（リン）であるが第１導電型の不純物であれば特に限定されない。そして、これら複数回（３回）のイオン注入のドーズ量は均一である。なお、半導体基板１２のうち第１導電型不純物５０、５２、５４が注入された領域を第１不純物領域５６という。
次いで、半導体基板１２の第２主面１２Ｂに、前述の複数回のイオン注入よりも低い加速エネルギで第２導電型不純物をイオン注入する。この工程を第２工程と称する。図５は、第２工程を説明する半導体基板の断面図である。第２工程では、１００ｋｅＶの加速エネルギで第１導電型不純物５４よりも第２主面１２Ｂ側に第２導電型不純物６０を注入する。図５の矢印はイオンの注入方向を示す。第２導電型不純物６０は例えばＢ（ボロン）であるが第２導電型の不純物であれば特に限定されない。半導体基板１２のうち第２導電型不純物６０が注入された領域を第２不純物領域６２という。
第１不純物領域５６は数ＭｅＶの加速エネルギでイオン注入して形成するのに対し、第２不純物領域６２は１００ｋｅＶの加速エネルギでイオン注入して形成するので、第１不純物領域５６と第２不純物領域６２の間に不純物が注入されない無注入領域６４が残る。
次いで、半導体基板１２に熱処理を施す。この工程を熱処理工程と称する。熱処理工程では、レーザアニール又は電気炉を用いて半導体基板１２を例えば３００〜５００℃程度まで加熱し、第１導電型不純物５０、５２、５４及び第２導電型不純物６０を活性化する。図６は、熱処理工程後の半導体基板１２の断面図である。熱処理工程により、第１導電型不純物５０、５２、５４でバッファ層１４を形成し、第２導電型不純物６０でコレクタ層１８を形成する。このとき、バッファ層１４とコレクタ層１８の間に第１導電型不純物５０、５２、５４と第２導電型不純物６０が拡散しない無拡散領域１６を残す。
次いで、第２主面１２Ｂを必要に応じて洗浄した後に、コレクタ層１８に接するコレクタ電極２０を形成する。こうして、図１に示す半導体装置１０が完成する。次にこの半導体装置１０のターンオフ動作について説明する。半導体装置１０をオン状態とした後ゲート電極２８に印加する正電圧を下げると、ゲート絶縁膜２６の周辺に形成されたチャネルが消滅しエミッタ層２４からドリフト層１２ａへの電子注入が止まる。
このとき、バッファ層１４の電位が上昇し、コレクタ層１８からドリフト層１２ａへのホール供給量が減少する。そして、ドリフト層１２ａに蓄積されたキャリア(電子とホール)が対となって消滅する。あるいは、ドリフト層１２ａの電子がコレクタ電極２０側へ流れてホールと結合して消滅したり、ドリフト層１２ａのホールがベース層２２からエミッタ電極３０へと流れて電子と結合して消滅したりする。ドリフト層１２ａのキャリアが全て消滅すると、ドリフト層１２ａは高抵抗となり、ターンオフが完了する。
半導体装置１０のターンオフ時には、第１主面１２Ａ側からバッファ層１４に向かって空乏層が伸びる。この空乏層をバッファ層１４でストップさせて耐圧を確保するためには、バッファ層１４の不純物量を十分多くする必要がある。そこで、本発明の実施の形態１では、バッファ層１４の不純物量、つまり第１工程におけるドーズ量の総和は、上記空乏層をストップするのに十分な量とする。
ここで、半導体装置１０の製造方法の意義を理解し易くするために、比較例について説明する。比較例の半導体装置の製造方法は、第１工程において加速エネルギを３ＭｅＶとする１回のイオン注入で第１不純物領域を形成する点において、本発明の実施の形態１に係る半導体装置の製造方法と異なる。比較例の第１工程における第１導電型不純物のドーズ量と、実施の形態１の第１工程における第１導電型不純物５０、５２、５４のドーズ量の総和は等しい。従って、比較例の第１工程では１回のイオン注入で第１導電型不純物５０の３倍のドーズ量が供給される。
図７は、比較例のバッファ層の不純物濃度プロファイルを破線で示す図である。実線は実施の形態１のバッファ層１４の不純物濃度プロファイルを示す。比較例では１回のイオン注入で第１不純物領域を形成したので、バッファ層の不純物濃度の最高値は、バッファ層１４の不純物濃度の最高値より高い。比較例のバッファ層とバッファ層１４は不純物量（ドーズ量）が等しいので、図７の破線とＸ軸で囲まれた部分の面積と、図７の実線（バッファ層１４）とＸ軸で囲まれた部分の面積は等しい。
本発明の実施の形態１に係る半導体装置の製造方法によれば、耐圧を確保しつつ、ターンオフ時にドリフト層へ十分なホールを供給できる半導体装置を製造できる。まず耐圧確保について説明する。上記のとおり、バッファ層１４の不純物量はターンオフ時の空乏層をストップするのに十分な量となっているので、半導体装置１０は耐圧を確保したものとなっている。
次いで、ターンオフ時にドリフト層へ十分なホールを供給できることについて説明する。ターンオフ時にドリフト層１２ａへ十分な量のホールを供給するためには、バッファ層１４がコレクタ層１８からドリフト層１２ａへ移動するホールの流れを阻害しないように、バッファ層の不純物濃度の最大値を低くすることが好ましい。本発明の実施の形態１のバッファ層１４は加速エネルギの異なる複数回のイオン注入を行った後に熱処理を施して形成するので、不純物が分散されている。そのため、バッファ層１４の不純物濃度の最大値を低くできる。よって、ターンオフ時にドリフト層へ十分な量のホールを供給できる。
半導体装置１０と比較例の製造方法で製造された半導体装置を比較する。両者はバッファ層のドーズ量が同等なので、同等の耐圧特性を有する。しかし、バッファ層１４は加速エネルギの異なる複数回のイオン注入で形成するので不純物濃度の最大値が低いのに対し、比較例のバッファ層は１回のイオン注入で形成するので不純物濃度の最大値が高い。従って、半導体装置１０はターンオフ時にドリフト層１２ａへ十分なホールを供給できるが、比較例の半導体装置はターンオフ時にドリフト層へ十分なホールを供給できない。このように、本発明の実施の形態１に係る半導体装置の製造方法によれば、耐圧を確保しつつ、ターンオフ時にドリフト層へ十分なホールを供給できる半導体装置を製造できる。
無拡散領域１６の意義について説明する。コレクタ層１８のホールは容易に無拡散領域１６に進むことができるので、無拡散領域１６はドリフト層１２ａへのホール供給を促す効果がある。従って、半導体基板１２を薄くして損失を低下させることができる。また、無拡散領域１６は、注入エネルギがばらついてコレクタ層１８が第１主面１２Ａ側に移動したり、バッファ層１４が第２主面１２Ｂ側に移動したりした場合において、コレクタ層１８とバッファ層１４が接することを防止する機能を有する。無拡散領域１６によってコレクタ層１８とバッファ層１４の接触を防止することで、半導体装置１０の電気特性を安定化させることができる。
本発明の実施の形態１に係る半導体装置の製造方法は、上記のプレーナ型ＩＧＢＴだけでなく、例えばトレンチ型ＩＧＢＴ又はダイオードなどの半導体基板の第１主面と第２主面の間で電流を流す構造の素子に対し利用できる。また、ｎ型を第１導電型としｐ型を第２導電型としたが、ｐ型を第１導電型としｎ型を第２導電型として半導体装置１０を形成してもよい。
図５の無注入領域６４を設けるために、第１工程では高い加速エネルギで第１導電型不純物５０、５２、５４を注入しなければならない。第１導電型不純物５０，５２，５４の加速エネルギは、１〜１０ＭｅＶの範囲で選択することが好ましい。実施の形態１では、４、３、２ＭｅＶを選択した。なお、第１工程でのイオン注入の回数は、複数回であればよく、３回に限定されない。
図５の無注入領域６４を設けるために、第２工程では低い加速エネルギで第２導電型不純物６０を注入しなければならない。第２導電型不純物６０の加速エネルギは、５〜１００ｋｅＶの範囲で選択することが好ましい。実施の形態１では、１００ｋｅＶを選択した。
第１工程では、第１導電型不純物５０、５２、５４をできるだけ第２主面１２Ｂから離れた場所に注入することが好ましい。そのため、第１工程では、第２主面１２Ｂに対して垂直に第１導電型不純物５０、５２、５４を注入して、意図的にチャネリングを生じさせてもよい。これにより、半導体基板１２の深い位置まで第１導電型不純物５０、５２、５４を到達させることができる。
第１工程において、第１導電型不純物としてプロトンを注入しても良い。プロトン注入は半導体基板の深い位置に欠陥を導入するのに好適であるため、容易に無拡散領域１６を設けることができる。
バッファ層１４の不純物濃度プロファイルは図２の台形状に限定されない。例えば、図８に示すバッファ層７０の不純物濃度プロファイルでも上記の効果を得ることができる。バッファ層７０の不純物濃度の最大値は、実施の形態１のバッファ層１４の不純物濃度の最大値とほぼ等しい。なお、これらの変形は実施の形態２に係る半導体装置の製造方法にも応用できる。
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法は、実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。図９は、本発明の実施の形態２の第１工程を説明する断面図である。第１工程における複数回のイオン注入は、第２主面１２Ｂ側ほど第１導電型不純物のドーズ量が多くなるように行う。
具体的には、まず、４ＭｅＶの加速エネルギで第１導電型不純物８０を注入する。次いで、３ＭｅＶの加速エネルギで第１導電型不純物８０よりドーズ量が多くなるように第１導電型不純物８２を注入する。次いで、２ＭｅＶの加速エネルギで第１導電型不純物８２よりドーズ量が多くなるように第１導電型不純物８４を注入する。
第１導電型不純物８４のドーズ量は第１導電型不純物８２のドーズ量より多い。第１導電型不純物８２のドーズ量は第１導電型不純物８０のドーズ量より多い。そして、加熱工程を実施することで、図１０に実線で示すバッファ層９０の不純物濃度プロファイルを得ることができる。バッファ層９０の不純物濃度プロファイルは、第２主面１２Ｂに向かって緩やかに上昇する傾斜９０ａを有する。破線は実施の形態１のバッファ層１４の不純物濃度プロファイルを示す。
本発明の実施の形態２に係る半導体装置の製造方法によれば実施の形態１と同様の効果を得ることができる。さらに、バッファ層９０の不純物濃度プロファイルが図１０に示す傾斜９０ａを持っているためターンオフ動作時におけるバッファ層９０の電界強度が緩和される。すなわち、ターンオフ時に第１主面１２Ａ側からバッファ層へ空乏層が伸びるとき、図１０の破線の不純物濃度プロファイルでは第１主面１２Ａから第２主面１２Ｂに向かって不純物濃度が急激に上昇するので電界が集中しやすい。しかしながら、バッファ層９０は傾斜９０ａにより緩やかに不純物濃度が上昇するので電界集中が起こりづらい。これにより、サージ電圧の急激な上昇を抑えることが可能となり、発振を確実に抑制することができる。
１０ 半導体装置、 １２ 半導体基板、 １２ａ ドリフト層、 １２Ａ 第１主面、 １２Ｂ 第２主面、 １４ バッファ層、 １６ 無拡散領域、 １８ コレクタ層、 ２０ コレクタ電極、 ２２ ベース層、 ２４ エミッタ層、 ２６ ゲート絶縁膜、 ２８ ゲート電極、 ３０ エミッタ電極、 ５０,５２,５４ 第１導電型不純物、 ５６ 第１不純物領域、 ６０ 第２導電型不純物、 ６２ 第２不純物領域、 ６４ 無注入領域、 ８０,８２,８４ 第１導電型不純物、 ９０ バッファ層

Claims (5)

  1. 第１主面と前記第１主面と反対の面である第２主面とを有する半導体基板の前記第２主面に、加速エネルギの異なる複数回のイオン注入でリンを注入し、前記半導体基板に第１不純物領域を形成する第１工程と、
    前記第２主面に、前記複数回のイオン注入よりも低い加速エネルギで第２導電型不純物をイオン注入し、前記半導体基板に、前記第１不純物領域との間に不純物が注入されない無注入領域を残すように第２不純物領域を形成する第２工程と、
    前記リンでバッファ層を形成し、前記第２導電型不純物でコレクタ層を形成し、前記バッファ層と前記コレクタ層の間に前記リンと前記第２導電型不純物が拡散しない無拡散領域を残すように前記半導体基板に熱処理を施す熱処理工程と、
    前記コレクタ層に接するコレクタ電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
  2. 前記リンは、１〜１０ＭｅＶの加速エネルギで前記第２主面に注入し、
    前記第２導電型不純物は、５〜１００ｋｅＶの加速エネルギで前記第２主面に注入することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記複数回のイオン注入のドーズ量は均一であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 第１主面と前記第１主面と反対の面である第２主面とを有する半導体基板の前記第２主面に、加速エネルギの異なる複数回のイオン注入で第１導電型不純物を注入し、前記半導体基板に第１不純物領域を形成する第１工程と、
    前記第２主面に、前記複数回のイオン注入よりも低い加速エネルギで第２導電型不純物をイオン注入し、前記半導体基板に、前記第１不純物領域との間に不純物が注入されない無注入領域を残すように第２不純物領域を形成する第２工程と、
    前記第１導電型不純物でバッファ層を形成し、前記第２導電型不純物でコレクタ層を形成し、前記バッファ層と前記コレクタ層の間に前記第１導電型不純物と前記第２導電型不純物が拡散しない無拡散領域を残すように前記半導体基板に熱処理を施す熱処理工程と、
    前記コレクタ層に接するコレクタ電極を形成する工程と、を備え、
    前記複数回のイオン注入は、前記第２主面側ほど前記第１導電型不純物のドーズ量が多くなるように行い、
    前記バッファ層の不純物濃度のプロファイルのピークは１つだけであることを特徴とする半導体装置の製造方法。
  5. 前記第１工程では、前記第２主面に対して垂直に前記第１導電型不純物を注入することを特徴とする請求項４に記載の半導体装置の製造方法。
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