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JP5708803B2 - 半導体装置 - Google Patents

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Description

本発明は、絶縁ゲート型バイポーラトランジスタ（IGBT: Insulated Gate Bipolar Transistor）を有する半導体装置に関する。
高耐圧（６００Ｖ以上）のパワーデバイスとして、ＩＧＢＴを有する半導体装置が用いられる。このような半導体装置では、ＩＧＢＴが設けられた活性領域の周囲に終端領域が配置されている。
パワー半導体であるＩＧＢＴは、ＬＳＩ（Large Scale Integration）に用いられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタなどと異なり、低オン電圧化、高速化及び電流駆動能力向上以外に、ターンオフ動作時の電流遮断能力などの破壊耐量が求められる。ここで、電流遮断能力とは、ターンオフ時に半導体装置が破壊せずに遮断可能な最大の電流密度である。
終端領域において、Ｐ型コレクタ層が存在せず、Ｎ型バッファ層がコレクタ電極に直接に接続された半導体装置が提案されている（例えば、特許文献１の図１参照）。これにより、ターンオフ動作時のキャリア濃度を低下できるため、空乏化し易くなり、電界強度を下げることができる。よって、ターンオフ動作時の電流遮断能力を向上させることができる。
日本特開２００９−１７６７７２号公報
しかし、従来の半導体装置では、ＩＧＢＴが逆耐圧する時（エミッタが高電位、コレクタが低電位）、活性領域のＰ型ベース層と終端領域のＮ型バッファ層との間に順バイアスダイオードが形成される。このため、ＩＧＢＴの逆耐圧耐量が低く、逆耐圧モードにおいてリーク電流が発生するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は逆耐圧モードでのリーク電流を抑制することができる半導体装置を得るものである。
本発明に係る半導体装置は、ゲート電極とエミッタ電極を持つ絶縁ゲート型バイポーラトランジスタが設けられたトランジスタ領域と、前記トランジスタ領域の周囲に配置された終端領域と、前記トランジスタ領域と前記終端領域の間に配置されたＰＮ接合領域とを備え、前記トランジスタ領域において、Ｎ型ドリフト層の下に第１のＮ型バッファ層が設けられ、前記第１のＮ型バッファ層の下にＰ型コレクタ層が設けられ、前記終端領域において、前記Ｎ型ドリフト層の下に第２のＮ型バッファ層が設けられ、前記Ｐ型コレクタ層と前記第２のＮ型バッファ層にコレクタ電極が直接に接続され、前記ＰＮ接合領域において、前記Ｎ型ドリフト層上に第１のＰ型層が設けられ、前記第１のＰ型層上に絶縁膜を介してゲート配線が設けられ、前記ゲート配線は前記ゲート電極に接続され、前記第２のＮ型バッファ層の不純物濃度は前記コレクタ電極に近づくほど小さくなり、前記第２のＮ型バッファ層は前記コレクタ電極とはオーミックコンタクトを構成していないことを特徴とする。
本発明により、逆耐圧モードでのリーク電流を抑制することができる。
本発明の実施の形態１に係る半導体装置を示す上面図である。 図１の領域Ａを拡大した上面図である。 図２のＢ−Ｂ´に沿った断面図である。 図３のＣ−Ｃ´及びＤ−Ｄ´に沿った不純物濃度分布を示す図である。 ターンオフ特性を評価する実験に用いた回路を示す図である。 図５の回路を用いたターンオフ特性の評価結果を示す図である。 図５の回路を用いて行ったターンオフ特性の評価結果を示す図である。 耐圧特性を評価する実験に用いた回路を示す図である。 図８の回路を用いた耐圧特性の評価結果を示す図である。 ＩＧＢＴのターンオフ遮断能力に対するＰコレクタ層の濃度依存性を示す図である。 ＩＧＢＴのターンオフ遮断時の安全動作領域を示す図である。 逆耐圧特性を評価する実験に用いた回路を示す図である。 図１２の回路を用いた逆耐圧特性の評価結果を示す図である。 比較例１，２と実施の形態１のターンオフ遮断能力ＪＣ（ｂｒｅａｋ）を比較した図である。 ＰＮ接合領域のＮ型層とＰ型層の影響を抵抗値に換算し、その値の許容範囲を示す図である。 本発明の実施の形態１に係る半導体装置の変形例１を示す断面図である。 本発明の実施の形態１に係る半導体装置の変形例２を示す断面図である。 Ｎ型バッファ層の境界位置とターンオフ特性の関係を示す図である。 Ｎ型バッファ層の境界位置とオン電圧特性の関係を示す図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 図２０のＥ−Ｅ´及びＦ−Ｆ´に沿った不純物濃度分布を示す図である。 本発明の実施の形態２に係る半導体装置の変形例１を示す断面図である。 本発明の実施の形態２に係る半導体装置の変形例２を示す断面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。この半導体装置は、ＩＧＢＴを有する高耐圧（６００Ｖ以上）のパワーデバイスである。活性領域の周囲に終端領域が配置されている。活性領域には、複数のトレンチゲート型ＩＧＢＴ構造が設けられたトランジスタ領域と、トランジスタ領域と終端領域の間に配置された抜き取り領域が含まれる。
ＩＧＢＴのオン時に、活性領域では主電流が流れるが、終端領域では主電流が流れない。また、ＩＧＢＴのオフ時にコレクタ・エミッタ間に電圧が印加されると、終端領域で空乏層がデバイス横方向に伸びる。従って、終端領域を設けたことにより、耐圧を保持することができる。
図２は、図１の領域Ａを拡大した上面図である。図３は、図２のＢ−Ｂ´に沿った断面図である。
トランジスタ領域において、Ｎ−型ドリフト層１上にＮ型電荷蓄積層２が設けられ、その上にＰ型ベース層３が設けられている。Ｐ型ベース層３上の一部にＰ＋型コンタクト層４とＮ＋型エミッタ層５が設けられている。Ｎ＋型エミッタ層５、Ｐ型ベース層３及びＮ型電荷蓄積層２を貫通するようにトレンチが設けられ、その内部にゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７上には層間絶縁膜８が設けられている。トランジスタ領域の全面にエミッタ電極９が設けられ、Ｐ＋型コンタクト層４に接続されている。
Ｐ型ベース層３及びＮ型電荷蓄積層２を貫通するようにダミートレンチが設けられ、その内部にゲート絶縁膜６を介してゲート配線１０が設けられている。ゲート配線１０はエミッタ電極９に接続されている。この構成により、短絡時の発振の抑制などの効果が得られる。
ＰＮ接合領域において、Ｎ−型ドリフト層１上にＰ型層１１が設けられている。Ｐ型層１１上に絶縁膜１２を介してゲート配線１３が設けられている。ゲート配線１３は、トランジスタ領域外周に配置されており、ゲート電極７に接続されている。Ｐ型層１１上にＮ型層１４が設けられ、Ｎ型層１４とエミッタ電極９との間にＰ型層１５が設けられている。Ｎ型層１４はＰ型層１５を介してエミッタ電極９に接続されている。この構成は、ＭＯＳトランジスタとして動作せず、ターンオフ動作時に余剰のキャリア（ホール）を抜き取る。なお、活性領域と終端領域の境界はＰ型層１１の外端に位置する。
終端領域において、Ｎ−型ドリフト層１上の一部にＰ型層１６が設けられている。このＰ型層１６は、高耐圧化のためのガードリングである。保持する耐圧に応じてＰ型層１６の濃度，深さ，数などを設計する。トランジスタ領域の一部、ＰＮ接合領域、及び終端領域において、表面保護膜１７がエミッタ電極９を覆っている。
トランジスタ領域とＰＮ接合領域において、Ｎ−型ドリフト層１の下にＮ型バッファ層１８が設けられ、その下にＰ型コレクタ層１９が設けられている。終端領域において、Ｎ−型ドリフト層１の下にＮ型バッファ層２０が設けられている。Ｐ型コレクタ層１９とＮ型バッファ層２０にコレクタ電極２１が直接に接続されている。
図４は、図３のＣ−Ｃ´及びＤ−Ｄ´に沿った不純物濃度分布を示す図である。本実施の形態では、不純物注入によりＮ型バッファ層１８，２０を深く形成している。比較のために、Ｎ型バッファ層１８，２０を浅く形成した場合も示す。Ｎ型バッファ層２０の不純物濃度はコレクタ電極２１に近づくほど小さくなる。本実施の形態ではＮ型バッファ層２０を深く形成したため、コレクタ電極２１との界面付近でＮ型バッファ層２０の不純物濃度が十分に小さくなる。従って、Ｎ型バッファ層２０は、コレクタ電極２１とはオーミックコンタクトを構成していない。
続いて、実施の形態１の効果について比較例１〜３と比較して説明する。比較例１，２は終端領域にＰ型コレクタ層を設け、さらに比較例１ではＰＮ接合領域にＮ型層１４とＰ型層１５を設けない点が実施の形態１と異なる。比較例３は、Ｎ型バッファ層２０が浅く形成され、コレクタ電極２１とオーミックコンタクトを構成している点が実施の形態１と異なる。
終端領域にＰ型コレクタ層を設けた比較例１，２の場合、活性領域と終端領域の境界において、ターンオフ動作時にエミッタ側のキャリア濃度が低下せず、電界強度が上昇する。そして、インパクトイオン化の促進により、エミッタ側の電流密度が増加する。この結果、局所的に温度が上昇して熱破壊が生じるため、電流遮断能力が低下する。
これに対して、実施の形態１や比較例３では、終端領域においてＰ型コレクタ層を省略してＮ型バッファ層２０をコレクタ電極２１に直接接触させている。これにより、ＩＧＢＴのターンオフ動作時に終端領域のコレクタ構造におけるキャリア発生が少なくなるため、Ｐ型層１１からコレクタ側への空乏化が促進され、電界強度が低下する。この結果、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。
図５は、ターンオフ特性を評価する実験に用いた回路を示す図である。図６は、図５の回路を用いたターンオフ特性の評価結果を示す図である。実験では、耐圧４５００ＶのＩＧＢＴ構造のデバイスを用いている。電圧Ｖｃｃは３４００Ｖ、インダクタンスＬｓは２．４７μＨ、温度Ｔｊは４２３Ｋである。電流密度Ｊｃを５６Ａ／ｃｍ２から、その１．５倍、２．０倍と上げていき、デバイスが破壊するまで評価を行った。図７は、図５の回路を用いて行ったターンオフ特性の評価結果を示す図である。実験では、耐圧４５００ＶのＩＧＢＴ構造のデバイスを用いている。電圧Ｖｃｃは３４００Ｖ、インダクタンスＬｓは２．４７μＨ、温度Ｔｊは３９８Ｋ、電流密度Ｊｃは５６Ａ／ｃｍ２である。実施の形態１では、電流サージ現象がなくなるため、ターンオフロスが１２％減少した。ＩＧＢＴがオンする時、終端領域のコレクタからのホールのＰＮ接合領域での集中が抑制するため、ターンオフ時のキャリアの動きが緩和された。
図８は、耐圧特性を評価する実験に用いた回路を示す図である。図９は、図８の回路を用いた耐圧特性の評価結果を示す図である。実験では、耐圧４５００ＶのＩＧＢＴ構造のデバイスを用いている。ゲート電圧ＶＧＥは０Ｖ、温度Ｔｊは３９８Ｋ、ＡＣ Ｍｏｄｅである。実施の形態１ではリーク電流が比較例１より５５％減少した。これは、終端領域のＮ型バッファ層２０がＩＧＢＴのターンオフ動作時にコレクタ側からのホール注入を抑制したためである。
図１０は、ＩＧＢＴのターンオフ遮断能力に対するＰコレクタ層の濃度依存性を示す図である。電源電圧Ｖｃｃは３４００Ｖ、ゲート電圧ＶＧは±１５Ｖ、温度は４２３Ｋである。ＩＧＢＴのＯＮ電圧やターンオフ遮断能力はＰ型コレクタ層１９の濃度に依存する。これに対して、実施の形態１は、Ｐ型コレクタ層１９の濃度が変化してもターンオフ時の遮断能力を高く維持することができる。図１１は、ＩＧＢＴのターンオフ遮断時の安全動作領域を示す図である。温度は４２３Ｋである。実施の形態１は、ターンオフ遮断時の安全動作領域を拡大することもできる。
また、本実施の形態では、Ｎ型バッファ層２０は、コレクタ電極２１とはオーミックコンタクトを構成していない。これにより、ＩＧＢＴが逆耐圧する時（エミッタが高電位、コレクタが低電位）、活性領域のＰ型ベース層３と終端領域のＮ型バッファ層２０との間に順バイアスダイオードが形成されるのを防ぐことができる。この結果、ＩＧＢＴの逆耐圧耐量が向上し、逆耐圧モードでのリーク電流を抑制することができる。
図１２は、逆耐圧特性を評価する実験に用いた回路を示す図である。図１３は、図１２の回路を用いた逆耐圧特性の評価結果を示す図である。実験では、耐圧４５００ＶのＩＧＢＴ構造のデバイスを用いている。電圧Ｖｃｃは−１００Ｖ、ゲート電圧ＶＧＥは０Ｖ、温度Ｔｊは２９８Ｋ、ＡＣ Ｍｏｄｅである。Ｎ型バッファ層２０がコレクタ電極２１とはオーミックコンタクトを構成していない実施の形態１では、はオーミックコンタクトを構成している比較例３と比べて、リーク電流が１０％以下まで減少した。これは、ＩＧＢＴが逆耐圧する時にＰ型ベース層３とＮ型バッファ層２０との間の順バイアスダイオードの形成が防止され、ＩＧＢＴの逆耐圧耐量が向上し、逆耐圧モードでのリーク電流を抑制したためである。
また、実施の形態１では、ＰＮ接合領域にＮ型層１４とＰ型層１５を設けている。この抵抗成分により、局所的な高電界を抑制し、高電界強度によるイオンインパクト現象を抑制することができる。この結果、局所的な温度上昇を抑制し、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。
図１４は、比較例１，２と実施の形態１の電流遮断能力ＪＣ（ｂｒｅａｋ）を比較した図である。この図から分かるように、ＰＮ接合領域にＮ型層１４とＰ型層１５を設けた比較例２の電流遮断能力は、Ｎ型層１４とＰ型層１５を設けない比較例１の２倍である。さらに、実施の形態１の電流遮断能力は比較例１の３．５倍である。
図１５は、ＰＮ接合領域のＮ型層１４とＰ型層１５の影響を抵抗値に換算し、その値の許容範囲を示す図である。縦軸は、ターンオフ時にデバイスが破壊せずに遮断可能な最大の電流密度ＪＣ（ｂｒｅａｋ）を、比較例１の値ＪＣ（ｂｒｅａｋ）´を基準として規格化した値である。比較例１が定格電流密度の電流遮断能力しか保有せず、電流遮断能力として定格電流密度の２倍以上保証する必要があると考えると、縦軸の値が２．０以上である必要がある。よって、ＰＮ接合領域の抵抗値を３００Ω以上にする必要がある。
図１６は、本発明の実施の形態１に係る半導体装置の変形例１を示す断面図である。Ｐ型層１５が無い点が実施の形態１とは異なる。この場合でも、Ｎ型層１４の抵抗成分により、ＰＮ接合領域における局所的な高電界を抑制し、高電界強度によるイオンインパクト現象を抑制することができる。この結果、局所的な温度上昇を抑制し、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。
図１７は、本発明の実施の形態１に係る半導体装置の変形例２を示す断面図である。Ｎ型層１４とＰ型層１５が無く、Ｐ型層１１とエミッタ電極９のコンタクトが無い点が実施の形態１とは異なる。これにより、ＩＧＢＴがオン状態の終端領域でのキャリア発生が少なくなり、ターンオフ時にエミッタ側のキャリア濃度が下がる。また、ＰＮ接合領域と終端領域の境界部の電界緩和により、コレクタ側への空乏化が促進し、局所的な温度上昇による熱破壊を抑制し、ＰＮ接合領域における電流密度の増加を抑制することができる。また、ＰＮ接合領域における電流の流れ経路を延長することで、抵抗成分を増加させる。これにより、ＰＮ接合領域における局所的な高電界を抑制し、高電界強度によるイオンインパクト現象を抑制することができる。この結果、局所的な温度上昇を抑制し、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。
なお、本実施の形態では、Ｎ型バッファ層１８とＮ型バッファ層２０の境界は、ＰＮ接合領域と終端領域の境界に位置している。ただし、これに限らず、その境界が、ＰＮ接合領域の内部、活性領域とＰＮ接合領域の境界、終端領域内部に位置していてもよい。
図１８は、Ｎ型バッファ層の境界位置とターンオフ特性の関係を示す図である。図１９は、Ｎ型バッファ層の境界位置とオン電圧特性の関係を示す図である。図１８の縦軸は、ターンオフ時にデバイスが破壊せずに遮断可能な最大の電流密度ＪＣ（ｂｒｅａｋ）を、比較例１の値ＪＣ（ｂｒｅａｋ）´を基準として規格化した値である。図１９の縦軸は、オン電圧ＶＣＥ（ｓａｔ）を比較例１の値ＶＣＥ（ｓａｔ）´を基準として規格化した値である。横軸は、ＰＮ接合領域と終端領域の境界を原点０、チップ端を＋１、チップ中心を−１としている。ＩＧＢＴのオン状態への悪影響なく、ターンオフ遮断能力を向上するには、境界位置を−０．０５以上とする必要がある。この位置は、トランジスタ領域内の最外周のトレンチゲートの外端部である。
実施の形態２．
図２０は、本発明の実施の形態２に係る半導体装置を示す断面図である。トランジスタ領域及び終端領域において、Ｎ−型ドリフト層１の下にＮ型バッファ層２２が設けられている。トランジスタ領域及びＰＮ接合領域において、Ｎ型バッファ層２２の下にＰ型コレクタ層２３が設けられている。終端領域において、Ｎ型バッファ層２２の下にＰ型コレクタ層２４が設けられている。Ｐ型コレクタ層２３，２４にコレクタ電極２１が接続されている。その他の構成は実施の形態１と同様である。
図２１は、図２０のＥ−Ｅ´及びＦ−Ｆ´に沿った不純物濃度分布を示す図である。Ｐ型コレクタ層２４のピーク不純物濃度は、Ｎ−型ドリフト層１よりも高く、Ｎ型バッファ層２２より低い。Ｐ型コレクタ層２４は、コレクタ電極２１とはオーミックコンタクトを構成していない。
続いて、実施の形態２の効果について説明する。実施の形態２では、ＩＧＢＴが逆耐圧する時（エミッタが高電位、コレクタが低電位）、Ｐ型コレクタ層２４とＮ型バッファ層２２がＰＮ接合を構成するため、逆耐圧を持ち、ＩＧＢＴの逆耐圧耐量が向上し、逆耐圧モードでのリーク電流を抑制することができる。
また、実施の形態２では、Ｐ型コレクタ層２４のピーク不純物濃度は、Ｎ−型ドリフト層１よりも高く、Ｎ型バッファ層２２より低い。これにより、ＩＧＢＴのオン状態時に終端領域においてコレクタ側からホールが注入されないため、終端領域のキャリア濃度の向上を抑制することができる。この結果、局所的な温度上昇を抑制し、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。
図２２は、本発明の実施の形態２に係る半導体装置の変形例１を示す断面図である。Ｐ型層１５が無い点が実施の形態２とは異なる。この場合でも、Ｎ型層１４の抵抗成分により、ＰＮ接合領域における局所的な高電界を抑制し、高電界強度によるイオンインパクト現象を抑制することができる。この結果、局所的な温度上昇を抑制し、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。
図２３は、本発明の実施の形態２に係る半導体装置の変形例２を示す断面図である。Ｎ型層１４とＰ型層１５が無く、Ｐ型層１１とエミッタ電極９のコンタクトが無い点が実施の形態２とは異なる。これにより、ＩＧＢＴがオン状態の終端領域でのキャリア発生が少なくなり、ターンオフ時にエミッタ側のキャリア濃度が下がる。また、ＰＮ接合領域と終端領域の境界部の電界緩和により、コレクタ側への空乏化が促進し、局所的な温度上昇による熱破壊を抑制し、ＰＮ接合領域における電流密度の増加を抑制することができる。また、ＰＮ接合領域における電流の流れ経路を延長することで、抵抗成分を増加させる。これにより、ＰＮ接合領域における局所的な高電界を抑制し、高電界強度によるイオンインパクト現象を抑制することができる。この結果、局所的な温度上昇を抑制し、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。
なお、上記の実施の形態では４５００Ｖの高耐圧の半導体装置について説明したが、耐圧に関わらず上記の効果を得ることができる。また、上記の実施の形態ではトランジスタ領域のＩＧＢＴがトレンチゲート構造の場合について説明したが、平面ゲート構造の場合でも上記の効果を得ることができる。また、終端領域にＰ型層１６からなるガードリングを形成した場合について説明したが、耐圧を保持する他の構造でも上記の効果を得ることができる。
また、上記の実施の形態に係る半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでも、本実施の形態に記載の効果を得ることができる。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ Ｎ−型ドリフト層
７ ゲート電極
９ エミッタ電極
１１ Ｐ型層（第１のＰ型層）
１２ 絶縁膜
１３ ゲート配線
１４ Ｎ型層
１５ Ｐ型層（第２のＰ型層）
１８ Ｎ型バッファ層（第１のＮ型バッファ層）
１９ Ｐ型コレクタ層
２０ Ｎ型バッファ層（第２のＮ型バッファ層）
２１ コレクタ電極
２２ Ｎ型バッファ層
２３ Ｐ型コレクタ層（第１のＰ型コレクタ層）
２４ Ｐ型コレクタ層（第２のＰ型コレクタ層）

Claims (5)

  1. ゲート電極とエミッタ電極を持つ絶縁ゲート型バイポーラトランジスタが設けられたトランジスタ領域と、
    前記トランジスタ領域の周囲に配置された終端領域と、
    前記トランジスタ領域と前記終端領域の間に配置されたＰＮ接合領域とを備え、
    前記トランジスタ領域において、Ｎ型ドリフト層の下に第１のＮ型バッファ層が設けられ、
    前記第１のＮ型バッファ層の下にＰ型コレクタ層が設けられ、
    前記終端領域において、前記Ｎ型ドリフト層の下に第２のＮ型バッファ層が設けられ、
    前記Ｐ型コレクタ層と前記第２のＮ型バッファ層にコレクタ電極が直接に接続され、
    前記ＰＮ接合領域において、前記Ｎ型ドリフト層上に第１のＰ型層が設けられ、
    前記第１のＰ型層上に絶縁膜を介してゲート配線が設けられ、
    前記ゲート配線は前記ゲート電極に接続され、
    前記第２のＮ型バッファ層の不純物濃度は前記コレクタ電極に近づくほど小さくなり、
    前記第２のＮ型バッファ層は、前記コレクタ電極とはオーミックコンタクトを構成していないことを特徴とする半導体装置。
  2. 前記終端領域に存在する前記第２のＮ型バッファ層の前記コレクタ電極と接する面の表面不純物濃度は、前記トランジスタ領域に存在する前記Ｐ型コレクタ層の前記コレクタ電極と接する面の表面不純物濃度よりも低いことを特徴とする請求項１に記載の半導体装置。
  3. ゲート電極とエミッタ電極を持つ絶縁ゲート型バイポーラトランジスタが設けられたトランジスタ領域と、
    前記トランジスタ領域の周囲に配置された終端領域と、
    前記トランジスタ領域と前記終端領域の間に配置されたＰＮ接合領域とを備え、
    前記トランジスタ領域及び前記終端領域において、Ｎ型ドリフト層の下にＮ型バッファ層が設けられ、
    前記トランジスタ領域において、前記Ｎ型バッファ層の下に第１のＰ型コレクタ層が設けられ、
    前記終端領域において、前記Ｎ型バッファ層の下に第２のＰ型コレクタ層が設けられ、
    前記第１及び第２のＰ型コレクタ層にコレクタ電極が接続され、
    前記ＰＮ接合領域において、前記Ｎ型ドリフト層上に第１のＰ型層が設けられ、
    前記第１のＰ型層上に絶縁膜を介してゲート配線が設けられ、
    前記ゲート配線は前記ゲート電極に接続され、
    前記第２のＰ型コレクタ層のピーク不純物濃度は、前記Ｎ型ドリフト層よりも高く、前記Ｎ型バッファ層より低いことを特徴とする半導体装置。
  4. 前記第１のＰ型層上にＮ型層が設けられ、
    前記Ｎ型層は前記エミッタ電極に接続されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記Ｎ型層と前記エミッタ電極との間に第２のＰ型層が設けられていることを特徴とする請求項４に記載の半導体装置。
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