JP5621703B2

JP5621703B2 - 半導体装置

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Publication number: JP5621703B2
Application number: JP2011098360A
Authority: JP
Inventors: 康史貞松; 則陳; 中村　勝光; 勝光中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-04-26
Filing date: 2011-04-26
Publication date: 2014-11-12
Anticipated expiration: 2031-04-26
Also published as: US20120273836A1; DE102012201950B4; KR20120121344A; CN102760760B; DE102012201950A1; US8598622B2; JP2012231011A; CN102760760A; KR101334952B1; TW201244011A; TWI464830B

Description

本発明は、絶縁ゲート型バイポーラトランジスタ（IGBT: Insulated Gate Bipolar Transistor）を有する半導体装置に関する。

高耐圧（６００Ｖ以上）のパワーデバイスとして、ＩＧＢＴを有する半導体装置が用いられる。このような半導体装置として、ＩＧＢＴが設けられたトランジスタ領域とその周囲に配置された終端領域との間に抜き取り領域が配置されたものが提案されている（例えば、特許文献１の図１のｐ層４´参照）。この抜き取り領域の構成により、ターンオフ動作時に余剰のキャリア（ホール）を抜き取ることができる。

また、特許文献１の半導体装置では、終端領域と抜き取り領域にイオン注入により格子欠陥を導入している。これにより、ターンオフ動作時のキャリア濃度を低下できるため、空乏化し易くなり、電界強度を下げることができる。よって、ターンオフ動作時の電流遮断能力を向上させることができる。ここで、電流遮断能力とは、ターンオフ時に半導体装置が破壊せずに遮断可能な最大の電流密度である。

特開平６−２１３５８号公報

抜き取り領域は、ＩＧＢＴのオン時に主電流が流れる活性領域に含まれる。従って、この抜き取り領域に格子欠陥を導入すると、オン電圧（オン抵抗）が上がるという問題がある。

本発明は、上述のような課題を解決するためになされたもので、その目的は、ターンオフ動作時の電流遮断能力を向上させつつ、オン電圧を下げることができる半導体装置を得るものである。

本発明に係る半導体装置は、ゲート電極とエミッタ電極を持つ絶縁ゲート型バイポーラトランジスタが設けられたトランジスタ領域と、前記トランジスタ領域の周囲に配置された終端領域と、前記トランジスタ領域と前記終端領域の間に配置され、余剰のキャリアを抜き取る抜き取り領域とを備え、前記抜き取り領域において、Ｎ型ドリフト層上にＰ型層が設けられ、前記Ｐ型層は前記エミッタ電極に接続され、前記Ｐ型層上に絶縁膜を介してダミーゲート電極が設けられ、前記ダミーゲート電極は前記ゲート電極に接続され、前記終端領域におけるキャリアのライフタイムは、前記トランジスタ領域及び前記抜き取り領域におけるキャリアのライフタイムよりも短いことを特徴とする。

本発明により、ターンオフ動作時の電流遮断能力を向上させつつ、オン電圧を下げることができる。

本発明の実施の形態１に係る半導体装置を示す上面図である。図１のＡ−Ａ´に沿った断面図である。ＩＧＢＴのＬ負荷ターンオフ特性をシミュレーションした際の評価回路を示す図である。図３の回路を用いてシミュレーションした典型的なＩＧＢＴのターンオフ波形を示す図である。図４のＡ点における比較例の終端領域と活性領域の境界に沿ったキャリア濃度と電界強度の深さ方向分布を示す図である。図４のＢ点における比較例の終端領域と活性領域の境界に沿ったキャリア濃度と電界強度の深さ方向分布を示す図である。図４のＡ点における実施の形態１の終端領域と活性領域の境界に沿ったキャリア濃度と電界強度の深さ方向分布を示す図である。図４のＢ点における実施の形態１の終端領域と活性領域の境界に沿ったキャリア濃度と電界強度の深さ方向分布を示す図である。格子欠陥を導入した領域の幅と電流遮断能力の関係を示す図である。格子欠陥を導入した領域の幅とオン電圧の関係を示す図である。格子欠陥を導入した領域の幅とリーク電流密度の関係を示す図である。本発明の実施の形態２に係る半導体装置を示す断面図である。比較例と実施の形態２の装置のＬ負荷ターンオフ特性をシミュレーションした際の評価回路を示す図である。図１３の回路を用いてシミュレーションした実施の形態２と比較例のＩＧＢＴのターンオフ波形を示す図である。本発明の実施の形態３に係る半導体装置を示す断面図である。

本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。この半導体装置は、ＩＧＢＴを有する高耐圧（６００Ｖ以上）のパワーデバイスである。活性領域の周囲に終端領域が配置されている。ＩＧＢＴのオフ時にコレクタ・エミッタ間に電圧が印加されると、終端領域で空乏層がデバイス横方向に伸びる。従って、終端領域を設けたことにより、耐圧を保持することができる。また、ＩＧＢＴのオン時に、活性領域では主電流が流れるが、終端領域では主電流が流れない。

図２は、図１のＡ−Ａ´に沿った断面図である。活性領域には、複数のトレンチゲート型ＩＧＢＴ構造が設けられたトランジスタ領域と、トランジスタ領域と終端領域の間に配置された抜き取り領域が含まれる。

トランジスタ領域において、Ｎ⁻型ドリフト層１上にＮ型電荷蓄積層２が設けられ、その上にＰ型ベース層３が設けられている。Ｐ型ベース層３上の一部にＰ^＋型コンタクト層４とＮ^＋型エミッタ層５が設けられている。Ｎ^＋型エミッタ層５、Ｐ型ベース層３及びＮ型電荷蓄積層２を貫通するようにトレンチが設けられ、その内部にゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７上には層間絶縁膜８が設けられている。トランジスタ領域の全面にエミッタ電極９が設けられ、Ｐ^＋型コンタクト層４に接続されている。

Ｐ型ベース層３及びＮ型電荷蓄積層２を貫通するようにダミートレンチが設けられ、その内部にゲート絶縁膜６を介してダミーゲート電極１０が設けられている。ダミーゲート電極１０はエミッタ電極９に接続されている。この構成により、短絡時の発振の抑制などの効果が得られる。

抜き取り領域において、Ｎ⁻型ドリフト層１上にＰ型層１１が設けられている。Ｐ型層１１はエミッタ電極９に接続されている。Ｐ型層１１上に絶縁膜１２を介してダミーゲート電極１３が設けられている。ダミーゲート電極１３はゲート電極７に接続されている。この構成は、ＭＯＳトランジスタとして動作せず、ターンオフ動作時に余剰のキャリア（ホール）を抜き取る。なお、活性領域と終端領域の境界はＰ型層１１の外端に位置する。

終端領域において、Ｎ⁻型ドリフト層１上の一部にＰ型層１４が設けられている。このＰ型層１４は、高耐圧化のためのガードリングである。トランジスタ領域の一部、抜き取り領域、及び終端領域において、表面保護膜１５がエミッタ電極９を覆っている。

活性領域と終端領域において、Ｎ⁻型ドリフト層１の下にＮ型バッファ層１６が設けられ、その下にＰ型コレクタ層１７が設けられている。Ｐ型コレクタ層１７にコレクタ電極１８が接続されている。

本実施の形態では、ステンレス製のマスクで活性領域を覆って終端領域のみに選択的に粒子線（例えば電子線）を照射している。このため、終端領域における格子欠陥の密度は、トランジスタ領域及び抜き取り領域における格子欠陥の密度よりも高い。この結果、終端領域におけるキャリアのライフタイムτ２は、トランジスタ領域及び抜き取り領域におけるキャリアのライフタイムτ１よりも短くなる。

続いて、実施の形態１の効果について比較例と比較して説明する。比較例は、粒子線の照射による格子欠陥の導入を行っていない点が実施の形態１と異なるが、その他の構成は実施の形態１と同様である。

図３は、ＩＧＢＴのＬ負荷ターンオフ特性をシミュレーションした際の評価回路を示す図である。電源電圧Ｖ_ＣＣは４５００Ｖ、コレクタ電流密度Ｊ_Ｃは１８０Ａ／ｃｍ^２、ゲート電圧Ｖ_Ｇは±１５Ｖ、温度は３９８Ｋである。ＩＧＢＴの耐圧は６５００Ｖであり、Ｎ⁻型ドリフト層の不純物濃度は６．５×１０^１２ｃｍ^−３、Ｎ⁻型ドリフト層の厚みは６５０μｍである。図４は、図３の回路を用いてシミュレーションした典型的なＩＧＢＴのターンオフ波形を示す図である。Ａ点はＩＧＢＴが遮断するコレクタ電流密度Ｊ_Ｃが最大となる時点である。Ｂ点は、ＩＧＢＴの内部温度が最高となる時点である。

図５は、図４のＡ点における比較例の終端領域と活性領域の境界に沿ったキャリア濃度と電界強度の深さ方向分布を示す図である。図６は、図４のＢ点における比較例の終端領域と活性領域の境界に沿ったキャリア濃度と電界強度の深さ方向分布を示す図である。比較例では、ＩＧＢＴのターンオフ動作時に、深さ４００μｍぐらいからキャリア濃度が高くなるため、コレクタ方向への空乏化が遅い。従って、Ｂ点ではエミッタ側の電界強度が３×１０^５Ｖ／ｃｍ以上となり、インパクトイオン化が促進される。この結果、図２のＣ点において電流密度が増加し、熱破壊に至る。

図７は、図４のＡ点における実施の形態１の終端領域と活性領域の境界に沿ったキャリア濃度と電界強度の深さ方向分布を示す図である。図８は、図４のＢ点における実施の形態１の終端領域と活性領域の境界に沿ったキャリア濃度と電界強度の深さ方向分布を示す図である。実施の形態１では、ＩＧＢＴのターンオフ動作時に、深さ５００μｍぐらいまでキャリア濃度が低いため、コレクタ方向への空乏化が速い。従って、Ｂ点ではエミッタ側の電界強度が低くなり、インパクトイオン化が抑制される。この結果、図２のＣ点において電流密度の増加と熱破壊が抑制される。

上記のように、比較例の場合、抜き取り領域において、ターンオフ動作時にエミッタ側のキャリア濃度が低下せず、電界強度が上昇する。そして、インパクトイオン化の促進により、エミッタ側の電流密度が増加する。この結果、局所的に温度が上昇して熱破壊が生じるため、電流遮断能力が低下する。

一方、実施の形態１では、終端領域に格子欠陥を導入することで、終端領域に存在するキャリアが消滅し易くなるため、ＩＧＢＴのターンオフ動作時に抜き取り領域のキャリア濃度が下がる。従って、Ｐ型層１１からコレクタ側への空乏化が促進され、電界強度が低下する。この結果、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。

図９は、格子欠陥を導入した領域の幅と電流遮断能力Ｊ_{ｃ（ｂｒｅａｋ）}の関係を示す図である。電源電圧Ｖ_ＣＣは３４００Ｖである。図１０は、格子欠陥を導入した領域の幅とオン電圧Ｖ_{ＣＥ（ｓａｔ）}の関係を示す図である。コレクタ電流密度Ｊ_Ｃは５６Ａ／ｃｍ^２である。図１１は、格子欠陥を導入した領域の幅とリーク電流密度Ｊ_ＣＥＳの関係を示す図である。コレクタ・エミッタ間の電圧Ｖ_ＣＥＳは４５００Ｖである。図９から図１１において温度は３９８Ｋである。

また、図９から図１１の横軸の「格子欠陥を導入した領域の幅」は規格化されており、格子欠陥を導入していない場合（比較例）は０、終端領域の一部に格子欠陥を導入した場合は０．５、終端領域に格子欠陥を導入した場合（実施の形態１）は０．６８、終端領域と抜き取り領域に格子欠陥を導入した場合は１．０である。

図９に示す通り、格子欠陥を導入しない場合に比べて、格子欠陥を導入した場合に、電流遮断能力が向上する。また、図１０に示す通り、終端領域だけでなく抜き取り領域にも格子欠陥を導入すると、オン電圧が上がってしまう。また、ＩＧＢＴのオフ時にエミッタ・コレクタ間電圧が高いほどＰ型層１１から空乏層がコレクタ側に延びる。この際に、抜き取り領域に格子欠陥があると、図１１に示す通り、リーク電流が発生しやすくなる。そして、３９８Ｋより高温化すると、リーク電流密度が急激に増加し、熱暴走によるデバイス破壊を誘発する。

本実施の形態では、終端領域のみに格子欠陥を導入し、抜き取り領域に格子欠陥を導入しない。従って、ターンオフ動作時の電流遮断能力を向上させつつ、オン電圧（オン抵抗）を下げることができ、かつオフ時のリーク電流を低減することもできる。

なお、Ｐ型層１１とＮ⁻型ドリフト層１の接合部はエミッタ側に近い。従って、粒子線をエミッタ側から照射することで、その接合部に近い終端領域の格子欠陥の密度を高くすることができるため、更に高い効果を得ることができる。

実施の形態２．
図１２は、本発明の実施の形態２に係る半導体装置を示す断面図である。トランジスタ領域と抜き取り領域において、Ｎ⁻型ドリフト層１の下にＮ型バッファ層１６が設けられ、その下にＰ型コレクタ層１７が設けられている。終端領域において、Ｎ⁻型ドリフト層１の下にＮ型バッファ層１９が設けられている。Ｐ型コレクタ層１７とＮ型バッファ層１９にコレクタ電極１８が直接に接続されている。即ち、終端領域のＮ型バッファ層１９はコレクタ電極１８に直接接触（短絡）している。

続いて、実施の形態２の効果について比較例と比較して説明する。比較例では、終端領域にもＰ型コレクタ層１７を設けており、Ｎ型バッファ層１９はコレクタ電極１８に直接接触していない。

図１３は、比較例と実施の形態２の装置のＬ負荷ターンオフ特性をシミュレーションした際の評価回路を示す図である。電源電圧Ｖ_ｃｃは３４００Ｖ、インダクタンスＬ_ｓは２．４７μＨ、抵抗Ｒ_Ｇは１０６６Ω、温度は１５０℃である。ＩＧＢＴの耐圧は６５００Ｖである。コレクタ電流密度Ｊ_Ｃを５６Ａ／ｃｍ^２から、その１．５倍、２．０倍と上げていき、デバイスが破壊するまで評価を行った。

図１４は、図１３の回路を用いてシミュレーションした実施の形態２と比較例のＩＧＢＴのターンオフ波形を示す図である。この図から分かるように、実施の形態２の電流遮断能力は比較例の２．５倍になる。

実施の形態２では、終端領域においてＰ型コレクタ層１７を省略してＮ型バッファ層１９をコレクタ電極１８に直接接触させる。これにより、ＩＧＢＴのターンオフ動作時に終端領域のコレクタ構造におけるキャリア発生が少なくなるため、Ｐ型層１１からコレクタ側への空乏化が促進され、電界強度が低下する。この結果、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。

また、図１０の横軸の「格子欠陥を導入した領域の幅」を「Ｐ型コレクタ層が存在しない領域の幅」に置き換えると、実施の形態２でも同様の結果となる。従って、実施の形態２では、オン電圧（オン抵抗）を下げることができる。

実施の形態３．
図１５は、本発明の実施の形態３に係る半導体装置を示す断面図である。トランジスタ領域と抜き取り領域において、Ｎ⁻型ドリフト層１の下にＮ型バッファ層１６が設けられている。終端領域において、Ｎ⁻型ドリフト層１の下にＮ^＋型バッファ層２０が設けられている。Ｎ型バッファ層１６とＮ^＋型バッファ層２０の下にＰ型コレクタ層１７が設けられている。Ｐ型コレクタ層１７にコレクタ電極１８が接続されている。Ｎ^＋型バッファ層２０の不純物濃度は、Ｎ型バッファ層１６の不純物濃度よりも高い。

実施の形態３では、不純物濃度の高いＮ^＋型バッファ層２０を終端領域に設けている。これにより、ＩＧＢＴのターンオフ動作時に終端領域においてＰ型コレクタ層１７からのホール注入が抑制されるため、Ｐ型層１１からコレクタ側への空乏化が促進され、電界強度が低下する。この結果、ＩＧＢＴのターンオフ動作時の電流遮断能力を向上させることができる。

また、図１０の横軸の「格子欠陥を導入した領域の幅」を「第２のＮ型バッファ層が存在する領域の幅」に置き換えると、実施の形態３でも同様の結果となる。従って、実施の形態３では、オン電圧（オン抵抗）を下げることができる。

なお、実施の形態１〜３では４５００Ｖの高耐圧の半導体装置について説明したが、耐圧に関わらず上記の効果を得ることができる。また、実施の形態１〜３ではトランジスタ領域のＩＧＢＴがトレンチゲート構造の場合について説明したが、平面ゲート構造の場合でも上記の効果を得ることができる。また、終端領域にＰ型層１４からなるガードリングを形成した場合について説明したが、耐圧を保持する他の構造でも上記の効果を得ることができる。

また、実施の形態１〜３に係る半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでも、本実施の形態に記載の効果を得ることができる。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。

１Ｎ⁻型ドリフト層
７ゲート電極
９エミッタ電極
１１Ｐ型層
１２絶縁膜
１３ダミーゲート電極
１６Ｎ型バッファ層（第１のＮ型バッファ層）
１７Ｐ型コレクタ層
１８コレクタ電極
１９Ｎ型バッファ層（第２のＮ型バッファ層）
２０Ｎ^＋型バッファ層（第２のＮ型バッファ層）

Claims

ゲート電極とエミッタ電極を持つ絶縁ゲート型バイポーラトランジスタが設けられたトランジスタ領域と、
前記トランジスタ領域の周囲に配置された終端領域と、
前記トランジスタ領域と前記終端領域の間に配置され、余剰のキャリアを抜き取る抜き取り領域とを備え、
前記抜き取り領域において、Ｎ型ドリフト層上にＰ型層が設けられ、
前記Ｐ型層は前記エミッタ電極に接続され、
前記Ｐ型層上に絶縁膜を介してダミーゲート電極が設けられ、
前記ダミーゲート電極は前記ゲート電極に接続され、
前記終端領域におけるキャリアのライフタイムは、前記トランジスタ領域及び前記抜き取り領域におけるキャリアのライフタイムよりも短いことを特徴とする半導体装置。
前記終端領域における格子欠陥の密度は、前記トランジスタ領域及び前記抜き取り領域における格子欠陥の密度よりも高いことを特徴とする請求項１に記載の半導体装置。
前記終端領域に選択的に粒子線が照射されていることを特徴とする請求項２に記載の半導体装置。
ゲート電極とエミッタ電極を持つ絶縁ゲート型バイポーラトランジスタが設けられたトランジスタ領域と、
前記トランジスタ領域の周囲に配置された終端領域と、
前記トランジスタ領域と前記終端領域の間に配置され、余剰のキャリアを抜き取る抜き取り領域とを備え、
前記抜き取り領域において、Ｎ型ドリフト層上にＰ型層が設けられ、
前記Ｐ型層は前記エミッタ電極に接続され、
前記Ｐ型層上に絶縁膜を介してダミーゲート電極が設けられ、
前記ダミーゲート電極は前記ゲート電極に接続され、
前記トランジスタ領域と前記抜き取り領域において、前記Ｎ型ドリフト層の下に第１のＮ型バッファ層が設けられ、
前記第１のＮ型バッファ層の下にＰ型コレクタ層が設けられ、
前記終端領域において、前記Ｎ型ドリフト層の下に第２のＮ型バッファ層が設けられ、
前記Ｐ型コレクタ層と前記第２のＮ型バッファ層にコレクタ電極が直接に接続されていることを特徴とする半導体装置。
ゲート電極とエミッタ電極を持つ絶縁ゲート型バイポーラトランジスタが設けられたトランジスタ領域と、
前記トランジスタ領域の周囲に配置された終端領域と、
前記トランジスタ領域と前記終端領域の間に配置され、余剰のキャリアを抜き取る抜き取り領域とを備え、
前記抜き取り領域において、Ｎ型ドリフト層上にＰ型層が設けられ、
前記Ｐ型層は前記エミッタ電極に接続され、
前記Ｐ型層上に絶縁膜を介してダミーゲート電極が設けられ、
前記ダミーゲート電極は前記ゲート電極に接続され、
前記トランジスタ領域と前記抜き取り領域において、前記Ｎ型ドリフト層の下に第１のＮ型バッファ層が設けられ、
前記終端領域において、前記Ｎ型ドリフト層の下に第２のＮ型バッファ層が設けられ、
前記第１及び第２のＮ型バッファ層の下にＰ型コレクタ層が設けられ、
前記Ｐ型コレクタ層にコレクタ電極が接続され、
前記第２のＮ型バッファ層の不純物濃度は、前記第１のＮ型バッファ層の不純物濃度よりも高いことを特徴とする半導体装置。
前記ダミーゲート電極よりも前記終端領域側において前記絶縁膜に開口が設けられ、
前記Ｐ型層は前記開口を介して前記エミッタ電極に接続されていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。