JP4200626B2 - 絶縁ゲート型パワー素子の製造方法 - Google Patents
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- 238000005530 etching Methods 0.000 description 115
- 239000007795 chemical reaction product Substances 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 239000000758 substrate Substances 0.000 description 22
- 239000007789 gas Substances 0.000 description 19
- 230000005684 electric field Effects 0.000 description 15
- 238000000034 method Methods 0.000 description 15
- 239000010410 layer Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 238000007790 scraping Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
- H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の属する技術分野】
本発明は、半導体基板上に形成されたトレンチを備えた絶縁ゲート型パワー素子を製造する場合に好適する絶縁ゲート型パワー素子の製造方法に関する。
【0002】
【従来の技術】
MOS型パワー素子やIGBT型パワー素子等の絶縁ゲート型パワー素子においては、近年、小形化及び低抵抗化するために、トレンチ側壁にゲートを形成するトレンチゲート型構造が用いられている。このトレンチゲート型構造の場合、シリコン基板上にドライエッチング(異方性エッチング)によりトレンチ(深溝)を形成し、このトレンチにゲートを形成している。
【0003】
しかし、上記トレンチゲート型構造の素子の場合、トレンチの底部のコーナー部が角張っているため、この部分に電界集中が起こり易くなり、これに起因して、平面型(プレーな型)構造の素子に比べて、ゲート耐圧が低いという問題点があった。この問題点を解消するために、従来構成においては、トレンチを形成した後、トレンチに対して等方性エッチングを実行することにより、トレンチの底部のコーナー部を丸めるようにしている。
【0004】
ここで、トレンチの底部のコーナー部を丸めるエッチングを実行する製造工程の一例を、図9に示す。この図9の製造工程では、まず、図9(a)に示すように、シリコン基板101の上に、トレンチ形成用の開口部102aが形成されたトレンチマスク102を形成する。続いて、図9(b)に示すように、シリコン基板101上に異方性エッチングを行うことにより、トレンチ103を形成する。この異方性エッチングにより、トレンチ103の内面には反応生成物104の層が形成される。
【0005】
次に、図9(c)に示すように、トレンチ103の内面から反応生成物104を除去する工程を実行する。続いて、図9(d)に示すように、等方性エッチングを実行することにより、トレンチ103の底部のコーナー部103aを丸める工程を実行する。
【0006】
【発明が解決しようとする課題】
しかし、上記した製造方法の場合、トレンチ103のコーナー部103aを丸めるための等方性エッチングを十分に実行すると、過剰なシリコン削れが発生するため、トレンチの形状やデバイス設計に対して悪影響を与えるという欠点があった。例えば、図9(d)に示すように、トレンチ103の開口部103bの幅寸法が広がってしまい、トレンチの微細化、即ち、トレンチの幅及び間隔の微細化を実現できないという不具合があった。
【0007】
そこで、本発明の目的は、トレンチの底部のコーナー部を十分に丸めることができ、しかも、過剰なシリコン削れの発生を防止することができ、トレンチを微細化することができる絶縁ゲート型パワー素子の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
請求項1の発明によれば、異方性エッチングを行うことにより半導体基板上にトレンチを形成した後、前記異方性エッチングにより前記トレンチの側壁の内面に形成された反応生成物を除去しない状態で、等方性エッチングを行うことにより前記トレンチの底部のコーナー部を丸めるようにした。この方法の場合、異方性エッチングにより半導体基板上にトレンチを形成すると、トレンチの側壁の内面には厚い反応生成物が形成され、トレンチの底部の内面には薄い反応生成物が形成される。従って、上記反応生成物を除去しない状態で、等方性エッチングを行うと、トレンチの底部のコーナー部を十分に丸めることができる。そして、トレンチの側壁は、反応生成物がエッチングマスクとなるから、過剰なシリコン削れの発生を防止することができる。このため、トレンチの微細化を実現することができる。
【0009】
請求項2の発明によれば、第2の工程の等方性エッチングを、第1の工程の異方性エッチングを実行したエッチング装置において連続的に実行するようにしたので、半導体装置を製造するのに要する時間を短縮することができる。
【0010】
また、第2の工程の等方性エッチングを、請求項3の発明のように、フッ素を含むガスを使用するドライエッチングで実現したり、請求項4の発明のように、イオンによる垂直方向のエッチング成分を抑えると共に、ラジカルによる横方向のエッチング成分を増やすエッチング条件を備えたドライエッチングで実現したり、請求項5の発明のように、ウエットエッチングで実現したりする方法が好ましい。
【0011】
請求項6の発明によれば、第1の工程の異方性エッチングを、前記トレンチの側壁が順テーパ形状となるようなエッチング条件で実行するようにしたので、トレンチの底部を丸めるに際して、底部の広がりが大きくなることを極力防止することができる。
【0012】
この場合、請求項7の発明のように、第2の工程の実行後において前記トレンチの底部の最大幅寸法が前記トレンチの上部の幅寸法よりも小さくようなエッチング条件で、第1の工程の異方性エッチングを実行するようにすると、底部の広がりが大きくなることを確実に防止できる。
【0013】
請求項8の発明によれば、第2の工程の後、前記トレンチの側壁の内面の反応生成物を除去する工程と、この反応生成物を除去する工程の後、等方性エッチングを行う工程とを備えたので、反応生成物を除去できると共に、トレンチの上部のコーナー部も丸めることができる。
【0014】
請求項9の発明によれば、第2の工程の後、前記トレンチの側壁の内面の反応生成物を除去する工程と、この反応生成物を除去する工程の後、ダメージ回復用のアニールを行う工程とを備えたので、反応生成物を除去できると共に、ダメージを回復できる。
【0015】
請求項10の発明によれば、第2の工程の後、前記トレンチの側壁の内面の反応生成物を除去する工程と、この反応生成物を除去する工程の後、犠牲酸化を行う工程とを備えたので、反応生成物を除去できると共に、ダメージ層を除去することができる。
【0016】
請求項11の発明によれば、底部のコーナー部が丸められたトレンチにゲート電極を形成するように構成したので、ゲート耐圧が高く且つトレンチが微細化された絶縁ゲート型パワー素子を得ることができる。
【0017】
請求項12の発明によれば、トレンチの底部のコーナー部の曲率半径を、0.3〜0.5μmに設定したので、トレンチの底部のコーナー部の電界集中を緩和することができ、ゲート耐圧を高くすることができる。
【0018】
請求項13の発明によれば、トレンチの底部を、トレンチの上部から中央部を経由して底部方向へ引いた仮想線よりも外側に広がるように構成したので、トレンチの底部のコーナー部を十分に丸めることができ、しかも、過剰なシリコン削れの発生を確実に防止することができる。
【0019】
【発明の実施の形態】
以下、本発明をnチャネルタイプのトレンチゲート型IGBT素子に適用した第1の実施例について、図1ないし図6を参照しながら説明する。まず、図2は、本実施例のトレンチゲート型IGBT素子の縦断面構造を概略的に示す図である。この図2に示すように、コレクタとなるp+型単結晶シリコン基板1上には、n+型シリコンエピタキシャル層2とn型シリコンエピタキシャル層3とP型ベース拡散層4とが形成されている。上記p+型単結晶シリコン基板1が、本発明の半導体基板を構成している。
【0020】
そして、p+型単結晶シリコン基板1の表面には、トレンチ5が後述する方法により形成されている。このトレンチ5は、下端部がn型シリコンエピタキシャル層3内に突出するように形成されている。また、トレンチ5の底部のコーナー部5aは丸められている。この場合、トレンチ5の図2中上下方向の長さ寸法aは例えば4〜6μm程度に設定され、トレンチ5の図2中左右方向の長さ寸法bは例えば0.8〜1.6μm程度に設定されている。
【0021】
上記トレンチ5には、ゲート酸化膜6を介してゲート電極7が形成されている。上記ゲート酸化膜6は、例えばシリコン酸化膜により形成されており、その膜厚は例えば100nmに設定されている。尚、ゲート酸化膜6の膜厚は、例えば50〜150nm程度の範囲に属する適当な膜厚に設定することが好ましい。また、ゲート酸化膜6を、ONO膜(シリコン酸化膜、窒化膜及びシリコン酸化膜からなる3層の膜)で構成しても良い。このONO膜を使用した場合には、その膜厚を例えば60nm程度に薄く設定することが好ましい。
【0022】
上記ゲート電極7は、例えばn型多結晶シリコンで構成されている。このゲート電極7の下端部のコーナー部7aは、丸められている。更に、上記P型ベース拡散層4におけるトレンチ5の上端部に対応する部分には、n型エミッタ拡散層8が形成されている。そして、ゲート電極7の上には、層間絶縁物9を介してエミッタ電極10が形成されている。更にまた、上記した構成のIGBT素子のp+型単結晶シリコン基板1の裏面(図2中下面)には、裏面電極としてコレクタ電極11が形成されている。
【0023】
次に、上記した構成のトレンチゲート型IGBT素子を製造する製造方法について、図1及び図3を参照して説明する。ここで、本実施例のトレンチゲート型IGBT素子の製造方法のうちのトレンチを形成する部分に相当する製造方法以外は、周知のトレンチゲート型IGBT素子の製造方法とほぼ同じであるから、説明を省略する。ここでは、トレンチを形成する部分に相当する製造方法だけを説明する。
【0024】
この場合、まず、図1(a)に示すように、前記シリコン基板1の上にトレンチマスク12を形成する。このトレンチマスク12には、トレンチ形成用の開口部12aが形成されている。本実施例の場合、上記トレンチマスク12として例えば酸化膜を用いた。具体的には、熱酸化により厚さ例えば40nmの酸化膜を形成した後、プラズマCVD法にて酸化膜を例えば0.35μm形成し、更に、アニールを行った。そして、パターン形成(即ち、開口部12aの形成)は、通常のホトリソグラフィとドライエッチングによって実行し、その後、パターン形成のために塗布したレジストは除去した。尚、上記シリコン基板1の上には、周知の製造方法によって、前記したシリコン層2、3、4等が予め形成されており、これらシリコン層2、3、4等は、図1には図示しない。
【0025】
続いて、図1(b)に示すように、シリコン基板1上に異方性エッチングを行うことにより、トレンチ5を形成する。この工程が、本発明の第1の工程である。尚、上記異方性エッチングを、トレンチエッチングと呼んでも良い。また、この異方性エッチングは、ドライエッチングであり、例えば、図3に示すようなRIE(Reactive Ion Etching )装置13を使用して実行されるように構成されている。
【0026】
上記RIE装置13は、周知の装置であり、エッチング槽14と、このエッチング槽14内に設けられた対向する上部電極15及び下部電極16と、これら電極15、16間に高周波電力を印加する高周波電源17と、エッチング槽14の外部の両端部に設けられたマグネットコイル18、19とを備えて構成されている。この構成の場合、下部電極16上にシリコン基板1(ウエハ)を載置すると共に、エッチング槽14内に所定のガスを封入し、更に、エッチング槽14に対して所定の磁場をかけた状態で、電極15、16間に高周波電力を印加して異方性エッチング(即ち、反応性イオンエッチング)を実行するように構成されている。
【0027】
ここで、本実施例の第1の工程(STEP1)において実行した異方性エッチングの条件を下記の表1に示す。
【0028】
【表1】
【0029】
この表1には、本実施例で実際に実行した異方性エッチングの3つの実施例1、2、3の各エッチング条件を示している。これら3つの実施例1、2、3のいずれによっても、良好なトレンチ形状のトレンチ5を形成することができた。この場合、実施例1、2、3の順で、トレンチ5の側壁の垂直度が高くなった(即ち、トレンチ5の側壁の角度が垂直(90度)に近くなった)。尚、上記表1において、He、O2という記載は、HeとO2の混合ガスであることを示しており、本実施例では、HeとO2の混合比が7:3(即ち、He:O2=7:3)のガスを使用した。
【0030】
また、図1(b)に示すように、上記異方性エッチングにより、トレンチ5の側壁の内面(並びにトレンチマスク12の表面)には、反応生成物20が形成された。この反応生成物20は、等方性エッチングに対して保護膜となり、該反応生成物20で覆われている部分は、エッチングされない。ここで、トレンチ5の底部では、上記反応生成物20の付着量が少なくなり、薄くなっている。従って、上記反応生成物20が付着した状態で、等方性エッチングを実行すると、トレンチ5の底部だけがエッチングされ、トレンチ5の側壁はエッチングされない。これにより、トレンチ5の底部だけをエッチングして丸めることができる。本発明は、この点に着目してなされたものである。
【0031】
そこで、本実施例においては、上記STEP1を実行した後、図1(c)に示すように、上記異方性エッチングによりトレンチ5の側壁の内面に形成された反応生成物20を除去しない状態で、等方性エッチングを行うことによりトレンチ5の底部のコーナー部5aを丸めるように加工した。この工程が、本発明の第2の工程(STEP2)である。本実施例の場合、上記等方性エッチングとして、例えばドライエッチングを使用した。ここで、本実施例の第2の工程(STEP2)において実行した等方性エッチングの条件を下記の表2及び表3に示す。
【0032】
【表2】
【0033】
【表3】
【0034】
上記表2及び表3は、本実施例で実際に実行した等方性エッチングの2つの実施例4及び5の各エッチング条件である。これら2つの実施例4、5のいずれによっても、トレンチ5の底部のコーナー部5aを良好な丸め形状に丸め加工することができた。
【0035】
ここで、実施例4(表2参照)の等方性エッチングは、上記STEP1のRIE装置13を使用して、上記STEP1の異方性エッチングと連続して実行した。この場合、実施例4の等方性エッチングは、RIE装置13を使用しているため、完全な等方性ではなく、エッチングの深さ方向と横方向の比は、2.3:1程度であった。
【0036】
また、本実施例において、STEP1(実施例1、2、3のいずれか)からSTEP2(実施例4)へ移行する場合には、一度パワー(プラズマ)をオフし、エッチング槽14内のガスを排気口14aを通して排気してから、STEP2用のガスをエッチング槽14内へ給気口14bを通して注入してガスを入れ替え、そして、エッチング槽14内のガスが安定してから、パワー(プラズマ)をオンしてエッチングを実行するようにしている。尚、STEP1(実施例1、2、3のいずれか)とSTEP2(実施例4)を、それぞれ別のRIE装置13により実行するように構成しても良い。
【0037】
一方、STEP2の実施例5(表3参照)の等方性エッチングは、図4に示す周知のCDE(Chemical Dry Etching)装置21を使用して実行した。このCDE装置21では、エッチングに主にラジカルを使用するため、エッチングの等方性は実施例4よりも良くなる。ここで、上記CDE装置21について、図4を参照して簡単に説明する。
【0038】
図4に示すように、CDE装置21は、エッチング反応室22と、このエッチング反応室22にガス通路23を介して連通するプラズマ発生室24とから構成されている。プラズマ発生室24には、エッチングガスを導入するガス導入口25が形成されており、エッチングガスとしてCF4及びO2がガス導入口25から供給されるように構成されている。プラズマ発生室24の内部には、導波管26を介してマイクロ波が照射されるようになっている。そして、マイクロ波がプラズマ発生室24内に照射されると、内部のエッチングガスがプラズマ状態となって励起されて活性化され、この活性化されたエッチングガスがガス通路23を介してエッチング反応室22に導かれるようになっている。
【0039】
次に、エッチング反応室22内には、上部にガス整流プレート27が配設され、下部中央に基板載置部28が配設されている。基板載置部28の支持ピン28aによりシリコン基板1(ウエハ)を支持するように構成されている。シリコン基板1の下方には、加熱用のランプ29が設けられている。また、上記基板載置部28の下部におけるランプ29の側部には、排気系に連通する排気口30が設けられている。尚、図4において、○印は励起前のエッチングガスを示し、△印は活性化したエッチングガスを示し、□印はエッチングによる反応性生物を示している。
【0040】
また、本実施例の場合、STEP1で実施例1を選択した場合、STEP2の2つの実施例4、5のいずれを実行しても良い。同様にして、STEP1で実施例2または3を選択した場合も、STEP2の2つの実施例4、5のいずれを実行しても良い。そして、上記いずれの組み合わせで実行した場合も、トレンチ5の底部のコーナー部5aに良好な丸め形状を形成することができた。
【0041】
尚、本実施例では、STEP2の等方性エッチングとして、実施例4、5のようなドライエッチングを用いたが、これに限られるものではなく、例えば、HF/HNO3の混合液を使用するウエットエッチングを用いるように構成しても良い。このウエットエッチングによっても、トレンチ5の底部のコーナー部5aを十分に丸めることができる。
【0042】
さて、上記STEP2を実行した後は、図1(d)に示すように、反応生成物20を除去する工程を実行した。本実施例の場合、STEP1の異方性エッチングの処理中に生成される反応生成物20は、酸化膜(SiO2)系であるため、希HF液によって除去した。
【0043】
そして、上記したように反応生成物20を除去した後は、図1(e)に示すように、等方性エッチングを行った。この等方性エッチングは、前記CDE装置21を使用して、STEP2の実施例5と同じエッチング条件で実行した。上記等方性エッチングにより、トレンチ5の底部のコーナー部5aの丸めを追加できると共に、トレンチ5の上部のコーナー部も丸めることができた。尚、この図1 (e)に示す等方性エッチングが、従来構成(図9(d)参照)の等方性エッチングに相当している。
【0044】
更に、本実施例では、上記等方性エッチングの実行後、ダメージ除去のために、アニール工程を実行した。この場合、例えば窒素雰囲気中で、1000℃でアニールを行った。この後、本実施例においては、通常の方法(周知方法)で犠牲酸化を行った後、ゲート酸化膜6を厚さ100nm形成した。そして、この後、ポリシリコン(polySi)をトレンチ5内に埋込み、ゲート電極7を形成するようにした。
【0045】
さて、このような製造方法を用いた本実施例によれば、図1(e)に示すステップの等方性エッチングのエッチング量が少なくても、トレンチ5の底部のコーナー部5aを十分に丸めることができる。従って、トレンチ5の底部のコーナー部5aの曲率半径を大きくすることができる。以下、上記した本実施例の効果について、図5及び図6を参照しながら、また、本実施例と従来構成とを比較しながら説明する。
【0046】
図1に示すように、本実施例では、STEP1の異方性エッチングと、STEP2の等方性エッチングと、図1(e)の工程の等方性エッチングとを実行する。これに対して、図9に示すように、従来構成では、図9(b)の工程の異方性エッチングと、図9(d)の工程の等方性エッチングとだけを実行する。この相違により、最後の工程の等方性エッチングのエッチング量を、本実施例と従来構成とで同じエッチング量に設定しても、本実施例のトレンチ5の底部のコーナー部5aの曲率半径r1を、従来構成のコーナー部の曲率半径r2よりも大きくすることができる。
【0047】
これは、本実施例の場合、異方性エッチング(STEP1)を行うことによりトレンチ5を形成した後、反応生成物20を除去しない状態で等方性エッチング(STEP2)を行ったためである。ここで、反応生成物20を除去しない状態で実行する等方性エッチング(STEP2)を、底部等方性エッチングと呼ぶことにする。
【0048】
つまり、本実施例によれば、底部等方性エッチングのエッチング量と、等方性エッチングのエッチング量とによって、トレンチ5の底部のコーナー部5aの曲率半径r1を自由且つ容易に制御することが可能となる。従って、等方性エッチングのエッチング量を少なく設定しても、トレンチ5の底部のコーナー部5aを十分に丸めることができ、そして、過剰なシリコン削れの発生を防止することができる。この結果、過剰なシリコンエッチングによるトレンチ幅の広がりを防止でき、トレンチ5の微細化を実現することができる。
【0049】
ここで、図5に、トレンチ5の底部のコーナー部5aの曲率半径rと、電界集中の程度を表す電界強度比Er/Epとの関係を示す。電界強度比Er/Epのうちの、Erはトレンチ5の底部のコーナー部5aの電界強度であり、Epはトレンチ5の側壁部の平坦部の電界強度である。従って、電界強度比Er/Epが1に近付くほど、即ち、小さくなるほど、電界集中が発生していないことを示している。上記図5から、コーナー部5aの曲率半径rが小さいほど、電界集中が強まることがわかると共に、上記曲率半径rが0.3〜0.5μm程度であれば、電界集中が発生しない良好なレベルであることがわかる。尚、図5のグラフは、ゲート酸化膜6の膜厚Toxが0.1μm(100nm)である場合のデータである。
【0050】
また、図6は、トレンチ5の底部のコーナー部5aの曲率半径rと、等方性エッチングのエッチング量との関係を示す図である。この図6において、曲線P1は本実施例を示し、曲線P2は従来構成を示している。上記曲線P1の本実施例では、STEP1を実施例1の条件で375秒間実行した後、同一のエッチング槽を用いて、STEP2を実施例4の条件で20秒間実行した。この場合、STEP1のエッチング量は5μmとなり、STEP2のエッチング量は、深さ方向で0.45μm、水平方向で0.2μmとなった。上記図6から、等方性エッチングのエッチング量を、本実施例と従来構成とで同じに設定した場合、本実施例のトレンチ5の底部のコーナー部5aの曲率半径rの方が、従来構成の曲率半径rよりもかなり大きくなることが明確に分かる。
【0051】
この場合、本実施例では、等方性エッチングを全く行わない場合、及び、等方性エッチングのエッチング量が0.10μmの場合のどちらであっても、トレンチ5の底部のコーナー部5aの曲率半径rが0.3〜0.5μm程度の範囲となり、十分大きい曲率半径が得られることがわかる。そして、この程度の曲率半径rを有するコーナー部5aであれば、電界集中の発生をほぼ防止することができる。尚、等方性エッチングのエッチング量を0.2μm以上に増やすと、トレンチ5の上部の幅が増大し、微細化に対して不利となる。
【0052】
図7は本発明の第2の実施例を示すものである。尚、第1の実施例と同一部分には、同一符号を付している。この第2の実施例では、図7に示すように、トレンチ5の側壁の角度を垂直(即ち、90度)よりも小さくして、トレンチ5の側壁の形状が順テーパーとなるように、ステップS1の異方性エッチング条件を制御した。
【0053】
このように、トレンチ5の側壁を上記順テーパー形状とすると、トレンチ5の底部の広がり寸法d1を小さくすることができる。
【0054】
ここで、トレンチ5の側壁の角度が垂直(即ち、90度)に近い構成の例を、図8に示す。この図8の場合、トレンチ5の底部の広がり寸法d2がかなり大きくなってしまう。そして、このようにトレンチ5の底部の広がりが大きいと、微細化してトレンチ間を狭くしたときに、トレンチの底部の広がった部分で電流経路が狭くなって、オン電圧が高くなり、素子が熱破壊し易くなるという不具合があった。
【0055】
これに対して、図7に示す第2の実施例の場合、トレンチ5の底部の広がりが小さいので、電流経路の狭まりを防止することができ、特性の悪化を防止することが可能となる。この場合、図1(e)に示す等方性エッチングを実行した後の状態において、トレンチ5の底部の広がり寸法d1が、トレンチ5の上部の開口部の幅寸法と同じかそれよりも小さくなるように構成することが好ましい。そして、このように構成すると、即ち、STEP1の異方性エッチング時の順テーパー形状の角度を、上記寸法関係が得られるように制御すると、トレンチ5を微細化する点で有利となる。
【0056】
尚、上記各実施例では、本発明を、nチャネルタイプのトレンチゲート型IGBT素子に適用したが、これに限られるものではなく、pチャネルタイプのトレンチゲート型IGBT素子に適用しても良いし、また、トレンチゲート構造を有する他の半導体素子(例えばMOSFET等)に適用しても良い。更に、本発明を、素子分離用のトレンチ(STI(Shallow Trench Isoration))を備えた半導体素子に適用しても良い。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す製造工程を示す図
【図2】トレンチゲート型IGBT素子の断面模式図
【図3】RIE装置の概略断面図
【図4】CDE装置の概略断面図
【図5】トレンチの底部のコーナー部の曲率半径rと、電界集中の程度を表す電界強度比Er/Epとの関係を示す図
【図6】トレンチの底部のコーナー部の曲率半径rと、等方性エッチングのエッチング量との関係を示す図
【図7】本発明の第2の実施例を示すものであり、トレンチの側壁の形状を順テーパーに構成したトレンチを示す断面図
【図8】トレンチの側壁の角度が垂直に近い構成のトレンチを示す断面図
【図9】従来構成を示す図1相当図
【符号の説明】
1はp+型単結晶シリコン基板(半導体基板)、2はn+型シリコンエピタキシャル層、3はn型シリコンエピタキシャル層、5はトレンチ、5aはコーナー部、6はゲート酸化膜、7はゲート電極、10はエミッタ電極、11はコレクタ電極、12はトレンチマスク、12aは開口部、13はRIE装置、20は反応生成物、21はCDE装置を示す。
Claims (10)
- 異方性エッチングを行うことにより半導体基板上にトレンチを形成する第1の工程と、
この第1の工程の後、前記異方性エッチングにより前記トレンチの側壁の内面に形成された反応生成物を除去しない状態で、等方性エッチングを行うことにより前記トレンチの底部のコーナー部を丸める第2の工程とを備えたことを特徴とする絶縁ゲート型パワー素子の製造方法。 - 前記第2の工程の等方性エッチングを、前記第1の工程の異方性エッチングを実行したエッチング装置において連続的に実行するようにしたことを特徴とする請求項1記載の絶縁ゲート型パワー素子の製造方法。
- 前記第2の工程の等方性エッチングは、フッ素を含むガスを使用するドライエッチングで実現されていることを特徴とする請求項1記載の絶縁ゲート型パワー素子の製造方法。
- 前記第2の工程の等方性エッチングは、イオンによる垂直方向のエッチング成分を抑えると共に、ラジカルによる横方向のエッチング成分を増やすエッチング条件を備えたドライエッチングで実現されていることを特徴とする請求項3記載の絶縁ゲート型パワー素子の製造方法。
- 前記第2の工程の等方性エッチングは、ウエットエッチングで実現されていることを特徴とする請求項1記載の絶縁ゲート型パワー素子の製造方法。
- 前記第1の工程の異方性エッチングは、前記トレンチの側壁が順テーパ形状となるようなエッチング条件で実行されることを特徴とする請求項1記載の絶縁ゲート型パワー素子の製造方法。
- 前記第2の工程の実行後において前記トレンチの底部の最大幅寸法が前記トレンチの上部の幅寸法よりも小さくようなエッチング条件で、前記第1の工程の異方性エッチングを実行することを特徴とする請求項6記載の絶縁ゲート型パワー素子の製造方法。
- 前記第2の工程の後、前記トレンチの側壁の内面の反応生成物を除去する工程と、
この反応生成物を除去する工程の後、等方性エッチングを行う工程とを備えたことを特徴とする請求項1記載の絶縁ゲート型パワー素子の製造方法。 - 前記第2の工程の後、前記トレンチの側壁の内面の反応生成物を除去する工程と、
この反応生成物を除去する工程の後、ダメージ除去用のアニールを行う工程とを備えたことを特徴とする請求項1記載の絶縁ゲート型パワー素子の製造方法。 - 前記第2の工程の後、前記トレンチの側壁の内面の反応生成物を除去する工程と、
この反応生成物を除去する工程の後、犠牲酸化を行う工程とを備えたことを特徴とする請求項1記載の絶縁ゲート型パワー素子の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000051318A JP4200626B2 (ja) | 2000-02-28 | 2000-02-28 | 絶縁ゲート型パワー素子の製造方法 |
US09/790,888 US6521538B2 (en) | 2000-02-28 | 2001-02-23 | Method of forming a trench with a rounded bottom in a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000051318A JP4200626B2 (ja) | 2000-02-28 | 2000-02-28 | 絶縁ゲート型パワー素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001244325A JP2001244325A (ja) | 2001-09-07 |
JP4200626B2 true JP4200626B2 (ja) | 2008-12-24 |
Family
ID=18572980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000051318A Expired - Fee Related JP4200626B2 (ja) | 2000-02-28 | 2000-02-28 | 絶縁ゲート型パワー素子の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6521538B2 (ja) |
JP (1) | JP4200626B2 (ja) |
Families Citing this family (130)
Publication number | Priority date | Publication date | Assignee | Title |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121017 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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