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KR100835278B1 - 리세스-핀 트랜지스터를 갖는 반도체 소자 및 그 제조방법 - Google Patents

리세스-핀 트랜지스터를 갖는 반도체 소자 및 그 제조방법 Download PDF

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KR100835278B1
KR100835278B1 KR1020060058818A KR20060058818A KR100835278B1 KR 100835278 B1 KR100835278 B1 KR 100835278B1 KR 1020060058818 A KR1020060058818 A KR 1020060058818A KR 20060058818 A KR20060058818 A KR 20060058818A KR 100835278 B1 KR100835278 B1 KR 100835278B1
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Abstract

리세스-핀 트랜지스터를 갖는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 반도체기판에 배치되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 상을 가로지르며 상기 소자분리막 상으로 연장된 상부 게이트 전극이 제공된다. 상기 상부 게이트 전극으로부터 상기 활성영역 내로 연장된 제1 활성게이트 전극과 상기 제1 활성게이트 전극 하부에 위치하고 상기 제1 활성게이트 전극보다 큰 폭을 갖는 제2 활성게이트 전극을 구비하는 하부 활성게이트 전극이 제공된다. 상기 제1 상부 게이트 전극으로부터 상기 소자분리막 내로 연장되고, 상기 하부 활성게이트 전극 하부의 활성영역 측벽을 덮도록 상기 활성게이트 전극보다 낮은 레벨의 바닥면을 갖는 하부 필드 게이트 전극이 제공된다.

Description

리세스-핀 트랜지스터를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having a recess-fin field effect transistor and methods of fabrication the same}
도 1은 본 발명의 실시예들에 따른 반도체소자의 평면도이다.
도 2a 내지 도 6c, 및 도 7은 본 발명의 일 실시예에 따른 반도체소자의 단면도들이다.
도 8a 내지 도 11c는 본 발명의 다른 실시예에 따른 반도체소자의 단면도들이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체소자의 단면도이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 리세스-핀 트랜지스터를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자는 전계 효과 트랜지스터(field effect transistor)와 같은 개별 소자(discrete device)를 스위칭 소자로써 널리 채택하고 있다. 상기 트랜지스터는 소스 및 드레인 사이의 채널에 형성되는 온 전류(on current)가 소자의 동작 속도 를 결정한다. 통상적으로, 기판의 소자 형성 영역, 즉 활성영역에 게이트 전극 및 소스/드레인을 형성함으로써 평면형 트랜지스터(planar-type transistor)가 형성될 수 있다. 통상의 평면형 트랜지스터는 소스/드레인 사이에 평면 채널을 갖는다. 이와 같은 평면형 트랜지스터의 온 전류는 활성 영역의 폭에 비례하고, 소스와 드레인 사이의 거리, 즉 게이트 길이에 반비례한다. 따라서, 온 전류를 증가시켜 소자의 동작 속도를 높이기 위해서 게이트 길이는 감소시키고, 활성영역의 폭은 증가시켜야 한다. 그러나, 평면형 트랜지스터에서 상기 활성영역의 폭을 증가시키는 것은 최근 소자의 고집적화 경향에 역행하는 것이다. 또한, 평면형 트랜지스터에서 소스와 드레인 사이의 간격이 짧아짐에 따른 단채널 효과(short channel effect)가 발생할 수 있다. 따라서, 차세대에 사용될 짧은 채널 길이를 갖는 트랜지스터를 구현하기 위해서는 단채널 효과(short channel effect)의 발생을 효율적으로 억제하여야 한다. 그러나, 반도체 표면에 평행하게 채널이 형성되는 종래의 평면형 트랜지스터는 평탄형 채널 소자이기 때문에 구조적으로 소자크기의 축소화에서 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기 어렵다.
상기 단 채널 효과를 극복하면서 상기 트랜지스터를 축소하는 방안으로 리세스 채널(recess channel)을 갖는 트랜지스터가 제안된 바 있다. 상기 리세스 채널 트랜지스터는 함몰된 채널영역 및 절연된 게이트전극을 구비한다. 상기 절연된 게이트전극은 상기 함몰된 채널영역 상에 배치된다. 이에 따라, 상기 리세스 채널 트랜지스터는 평면형 트랜지스터 보다 상대적으로 큰 유효채널 길이(effective channel length)를 확보할 수 있다. 즉, 상기 리세스 채널 트랜지스터는 단 채널 효과(short channel effect)에 의한 문제들을 개선할 수 있는 구조를 제공해준다. 그런데, 리세스 채널 트랜지스터는 문턱전압의 상승과 같은 바디 효과(body effect) 측면과 동작 속도 측면에 있어서, 평면형 트랜지스터보다 상대적으로 불리한 구조를 갖는다.
따라서, 최근 소자의 고집적화 경향에 부응하면서, 단채널 효과를 억제하고 동작 속도를 향상시킬 수 있는 반도체소자가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 리세스-핀 전계효과 트랜지스터를 갖는 단채널 효과를 억제하고 동작속도를 향상시킬 수 있는 트랜지스터를 갖는 반도체소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 단채널 효과를 억제하고 동작속도를 향상시킬 수 있는 트랜지스터를 갖는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 단채널 효과를 억제하고 동작속도를 향상시킬 수 있는 트랜지스터를 갖는 반도체소자를 제공한다. 이 소자는 반도체기판에 배치되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 상을 가로지르며 상기 소자분리막 상으로 연장된 상부 게이트 전극이 제공된다. 상기 상부 게이트 전극으로부터 상기 활성영역 내로 연장된 제1 활성게이트 전극과 상기 제1 활성게이트 전극 하부에 위치하고 상기 제1 활성게이트 전극보다 큰 폭을 갖는 제2 활성 게이트 전극을 구비하는 하부 활성게이트 전극이 제공된다. 상기 제1 상부 게이트 전극으로부터 상기 소자분리막 내로 연장되고, 상기 하부 활성게이트 전극 하부의 활성영역 측벽을 덮도록 상기 활성게이트 전극보다 낮은 레벨의 바닥면을 갖는 하부 필드 게이트 전극이 제공된다.
본 발명의 몇몇 실시예에서, 상기 하부 필드 게이트 전극은 제1 필드 게이트 전극과 상기 제1 필드 게이트 전극 하부에 위치하고 상기 제1 필드 게이트 전극보다 큰 폭을 갖는 제2 필드 게이트 전극을 포함하되, 상기 제2 필드 게이트 전극의 상부면은 상기 제2 활성 게이트 전극의 바닥면 보다 높은 레벨에 위치할 수 있다.
상기 제2 필드 게이트 전극은 상기 제1 활성 게이트 전극보다 큰 폭을 가질 수 있다.
상기 제2 필드 게이트 전극은 상기 제2 활성 게이트 전극보다 큰 폭을 가질 수 있다.
다른 실시예에서, 상기 하부 필드 게이트 전극은 상기 하부 활성 게이트 전극 양 옆에 위치하는 활성영역의 측벽들 중 적어도 하나를 덮도록 제공될 수 있다.
또 다른 실시예에서, 상기 제1 상부 게이트 전극 양 옆의 활성영역 내에 제공된 제1 불순물 영역 및 제2 불순물 영역을 더 포함하되, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 비대칭 구조일 수 있다.
상기 제1 불순물 영역은 상기 제2 불순물 영역보다 얕은 접합 구조(shallow junction structure)일 수 있다.
상기 제1 불순물 영역은 상기 제2 불순물 영역보다 낮은 불순물 농도를 가질 수 있다.
상기 제2 불순물 영역 하부에 제공된 고농도 채널 불순물 영역을 더 포함하되, 상기 고농도 채널 불순물 영역은 상기 제1 및 제2 불순물 영역들과 다른 도전형을 가지며, 상기 제1 불순물 영역 하부의 채널 영역 보다 높은 불순물 농도를 가질 수 있다.
상기 제1 불순물 영역에 전기적으로 접속된 정보 저장 요소를 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 단채널 효과를 억제하고 동작속도를 향상시킬 수 있는 트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역을 가로지르는 활성 트렌치와 상기 활성 트렌치로부터 상기 소자분리막으로 연장된 필드 트렌치로 이루어진 게이트 트렌치를 형성하되, 상기 활성 트렌치는 상부 활성 트렌치와 상기 상부 활성 트렌치의 하부에 형성되고 상기 상부 활성 트렌치보다 큰 폭을 갖는 하부 활성 트렌치로 이루어지고, 상기 필드 트렌치는 상기 하부 활성 트렌치보다 낮은 레벨의 바닥면을 갖는다. 상기 게이트 트렌치를 채우며 상기 활성 트렌치 하부에 위치하는 활성영역의 측벽을 덮는 게이트 전극을 형성한다.
본 발명의 몇몇 실시예에서, 상기 게이트 트렌치를 형성하는 것은 상기 소자분리막을 갖는 기판 상에 상기 활성 영역을 가로지르며 상기 소자분리막 상으로 연장된 개구부를 갖는 희생 마스크를 형성하고, 상기 희생마스크를 식각마스크로 이용하여 상기 소자분리막 및 상기 활성영역을 식각하여 필드 트렌치 및 상부 활성 트렌치를 형성하고, 상기 필드 트렌치 및 상기 상부 활성 트렌치의 측벽들을 덮는 측벽 스페이서를 형성하고, 상기 소자분리막, 상기 희생 마스크 및 상기 측벽 스페이서를 식각마스크로 이용하여 상기 활성영역을 등방성 식각하여 상기 상부 활성 트렌치보다 큰 폭을 갖는 하부 활성 트렌치를 형성하되, 상기 하부 활성 트렌치는 상기 필드 트렌치의 바닥면보다 높은 레벨의 바닥면을 갖도록 형성되고, 상기 측벽 스페이서 및 상기 희생 마스크를 제거하는 것을 포함할 수 있다. 여기서, 상기 개구부는 포켓 형상일 수 있다.
다른 실시예에서, 상기 필드 트렌치는 상부 필드 트렌치와 상기 상부 필드 트렌치 하부에 위치하는 하부 필드 트렌치로 형성되되, 상기 하부 필드 트렌치는 상기 상부 필드 트렌치보다 큰 폭을 갖도록 형성될 수 있다.
여기서, 상기 게이트 트렌치를 형성하는 것은 상기 활성영역을 가로지르며 상기 소자분리막으로 연장된 개구부를 갖는 희생 마스크를 형성하고, 상기 희생 마스크를 식각마스크로 이용하여 상기 활성 영역 및 상기 소자분리막을 식각하여 상부 활성 트렌치 및 상부 필드 트렌치를 형성하고, 상기 상부 활성 트렌치 및 상부 필드 트렌치의 측벽들을 덮는 측벽 스페이서를 형성하고, 상기 희생 마스크 및 상기 측벽 스페이서를 식각마스크로 하여 상기 활성 영역 및 상기 소자분리막을 등방성 식각하여 하부 활성 트렌치 및 하부 필드 트렌치를 형성하되, 상기 하부 활성 트렌치는 상기 하부 필드 트렌치의 상부면과 바닥면 사이에 위치하는 바닥면을 갖도록 형성되고, 상기 측벽 스페이서 및 상기 희생 마스크를 제거하는 것을 포함할 수 있다.
상기 하부 필드 트렌치는 상기 하부 활성 트렌치보다 큰 폭을 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 필드 트렌치는 상기 활성 트렌치의 양 옆에 위치하는 활성영역의 측벽들 중 적어도 하나의 측벽을 노출시키도록 형성될 수 있다.
또 다른 실시예에서, 상기 게이트 전극은 상기 활성 영역의 상부면보다 높은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 게이트 전극 양옆의 활성 영역에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것을 더 포함하되, 상기 제1 불순물 영역 및 제2 불순물 영역은 비대칭 구조로 형성될 수 있다.
상기 제1 불순물 영역은 상기 제2 불순물 영역보다 얕은 접합을 갖도록 형성될 수 있다.
상기 제1 불순물 영역은 상기 제2 불순물 영역보다 낮은 불순물 농도를 갖도록 형성될 수 있다.
상기 제2 불순물 영역 하부의 채널 영역에 상기 제1 및 제2 불순물 영역들과다른 도전형의 고농도 채널 불순물 영역을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 게이트 전극 양 옆에 위치하는 활성영역들 중 하나에 전기적으로 접속된 정보 저장 요소를 형성하는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자의 평면도이고, 도 2a 내지 도 6c, 및 도 7은 본 발명의 일 실시예에 따른 반도체소자의 단면도들이고, 도 8a 내지 도 11c는 본 발명의 다른 실시예에 따른 반도체소자의 단면도들이고, 도 12는 본 발명의 또 다른 실시예에 따른 반도체소자의 단면도이다. 본 발명의 일 실시예에 따른 단면도들에 있어서, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7은 도 1의 I-I′선을 따라 나타낸 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b 및 도 6b는 도 1의 II-II′선을 따라 나타낸 단면도들이고, 도 2c, 도 3c, 도 4c, 도 5c 및 도 6c는 도 1의 III-III′선을 따라 나타낸 단면도들이다. 본 발명의 다른 실시예에 따른 단면도들에 있어서, 도 8a, 도 9a, 도 10a 및 도 11a는 도 1의 I-I′선을 따라 나타낸 단면도들이고, 도 8b, 도 9b, 도 10b 및 도 11b는 도 1의 II-II′선을 따라 나타낸 단면도들이고, 도 8c, 도 9c, 도 10c 및 도 11c는 도 1의 III-III′선을 따라 나타낸 단면도들이다. 본 발명의 또 다른 실시예에 따른 단면도에 있어서, 도 12는 도 1의 I-I′선을 따라 나타낸 단면도이다.
우선, 도 1, 도 6a, 도 6b 및 도 6c를 참조하여 본 발명의 일 실시예에 따른 반도체소자를 설명하기로 한다.
도 1, 도 6a 및 도 6b를 참조하면, 활성 영역(A) 및 필드 영역(F)을 갖는 반도체기판(100)에 소자분리막(109)이 제공된다. 상기 소자분리막(109)은 상기 필드 영역(F)의 반도체기판 내에 제공되어 복수개의 활성영역(A)을 한정할 수 있다. 여기서, 상기 소자분리막(109)은 얕은 트렌치 소자분리막(shallow trench isolation)일 수 있다. 상기 활성영역(A)은 장축 및 단축을 갖도록 제공되고, 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다.
상기 소자분리막(109)과 상기 반도체기판(100) 사이에 절연성 라이너(106)가 제공될 수 있다. 상기 절연성 라이너(106)는 실리콘 질화막과 같은 절연막으로 이루어질 수 있다. 상기 절연성 라이너(106)와 상기 반도체기판(100) 사이에 버퍼 산화막(103)이 제공될 수 있다. 상기 버퍼 산화막(103)은 실리콘 산화막과 같은 절연막으로 이루어질 수 있다.
상기 활성영역(A) 상을 가로지르며 상기 소자분리막(109) 상으로 연장된 상부 게이트 전극(upper gate electrode; UG)이 제공될 수 있다. 본 발명에서, 상기 활성영역(A) 상에 위치하는 상부 게이트 전극(UG)은 상부 활성 게이트 전극(157a)으로 정의하고, 상기 소자분리막(109) 상에 위치하는 상부 게이트 전극(UG)은 상부 필드 게이트 전극(157b)으로 정의한다.
상기 상부 활성 게이트 전극(157a)으로부터 상기 활성 영역(A)의 기판 내로 연장된 제1 활성 게이트 전극(154)과 상기 제1 활성 게이트 전극(154) 하부에 위치하고 상기 제1 활성 게이트 전극(154)보다 큰 폭을 갖는 제2 활성 게이트 전 극(151)을 구비하는 하부 활성 게이트 전극(155a)이 제공된다. 여기서, 상기 제2 활성 게이트 전극(151)은 도 6a에 도시된 바와 같이 둥근 형상일 수 있다. 따라서, 상기 제2 활성 게이트 전극(151)과 상기 활성영역(A) 사이에서의 전계집중현상을 억제할 수 있다. 또한, 상기 제2 활성 게이트 전극(151)은 상기 제1 활성 게이트 전극(154)보다 큰 폭을 가지므로, 증가된 유효 채널 길이(effective channel length)를 가질 수 있다.
상기 상부 필드 게이트 전극(157b)으로부터 상기 소자분리막(109) 내로 연장된 하부 필드 게이트 전극(155b)이 제공된다. 상기 하부 필드 게이트 전극(155b)은 상기 제2 활성 게이트 전극(151) 하부에 위치하는 활성영역의 측벽을 덮도록 상기 제2 활성 게이트 전극(151) 보다 낮은 레벨의 바닥면을 갖는다. 따라서, 상기 제2 활성 게이트 전극(151) 하부에 위치하는 활성 영역은 핀 구조(fin structure)를 일 수 있다.
상기 하부 활성 게이트 전극(155a)과 상기 하부 필드 게이트 전극(155b)은 하부 게이트 전극(lower gate electrode; LG)을 구성할 수 있다. 상기 상부 활성 게이트 전극(157a) 및 상기 상부 필드 게이트 전극(157b) 상에 금속막(160)이 제공될 수 있다. 상기 금속막(160)은 코발트막(Co layer), 텅스텐막(W layer), 타이타늄막(Ti layer), 니켈막(Ni layer), 또는 금속 실리사이드막을 포함할 수 있다. 상기 상부 게이트 전극(UG), 상기 하부 게이트 전극(LG) 및 상기 금속막(160)은 게이트 전극(161)을 구성할 수 있다. 상기 상부 활성 게이트 전극(157a), 상기 하부 활성 게이트 전극(155a), 상기 상부 필드 게이트 전극(157b) 및 상기 하부 필드 게이 트 전극(155b)은 폴리 실리콘막과 같은 도전막을 포함할 수 있다.
한편, 상기 장축 방향을 따라 배열된 활성영역(A) 사이에 위치하는 게이트 전극은 상부 필드 게이트 전극(157b)으로 이루어질 수 있다.
상기 게이트 전극(161)과 상기 반도체기판(100) 사이에 게이트 유전막(148)이 개재될 수 있다. 상기 게이트 유전막(148)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)을 포함할 수 있다.
상기 게이트 전극(161)의 양 옆에 위치하는 활성영역에 제1 및 제2 불순물 영역들(167s, 167d)이 제공될 수 있다. 상기 제1 불순물 영역(167s)과 상기 제2 불순물 영역(167d)은 비대칭 구조를 갖도록 제공될 수 있다. 예를 들어, 상기 제1 불순물 영역(167s)은 상기 제2 불순물 영역(167d)보다 얕은 접합(shallow junction)을 갖도록 제공될 수 있다. 또한, 상기 제1 불순물 영역(167s)은 상기 제2 불순물 영역(167d)보다 낮은 불순물 농도를 갖도록 제공될 수 있다.
더 나아가, 상기 제2 불순물 영역(167d) 하부에 고농도 채널 불순물 영역(168)이 제공될 수 있다. 상기 고농도 채널 불순물 영역(168)은 상기 제1 및 제2 불순물 영역들(167s, 167d)과 다른 도전형을 가지며, 상기 제1 불순물 영역(167s) 하부의 채널 영역보다 높은 불순물 농도를 가질 수 있다.
설명한 바와 같이, 상기 하부 활성 게이트 전극(155a)이 상기 활성 영역(A)내에 제공되므로, 증가된 유효 채널 길이(effective channel length)를 갖는 트랜지스터를 제공할 수 있다. 또한, 상기 하부 활성 게이트 전극(155a) 하부에 위치하는 활성영역의 측벽을 덮는 상기 하부 필드 게이트 전극(155b)이 제공되므로, 증가 된 채널 폭을 갖는 트랜지스터를 제공할 수 있다. 따라서, 유효 채널 길이를 증가시킴과 아울러 유효 채널 폭(effective channel width)을 증가시킬 수 있는 리세스-핀 전계 효과 트랜지스터를 제공할 수 있다.
한편, 도 7에 도시된 바와 같이 상기 제1 불순물 영역(167s)에 전기적으로 접속된 정보 저장 요소(data storage element; 187)가 제공될 수 있다. 상기 정보 저장 요소(187)는 하부 전극, 정보 저장 매체 및 상부 전극으로 이루어질 수 있다. 여기서, 상기 정보 저장 매체는 커패시터 유전막 또는 저항성 물질막일 수 있다.
상기 정보 저장 요소(187)와 상기 제1 불순물 영역(167s) 사이에 베리드 콘택 플러그(184)가 개재될 수 있다. 상기 베리드 콘택 플러그(184)와 상기 제1 불순물 영역(167s) 사이에 제1 랜딩 패드(169s)가 제공될 수 있다.
상기 제2 불순물 영역(167d)에 전기적으로 접속된 도전성 라인(178)이 제공될 수 있다. 상기 도전성 라인(178)과 상기 제2 불순물 영역(167d) 사이에는 다이렉트 콘택 플러그(175)가 제공될 수 있다. 상기 다이렉트 콘택 플러그(175)와 상기 제2 불순물 영역(167d) 사이에 제2 랜딩 패드(169d)가 제공될 수 있다.
상기 정보 저장 요소(187)가 커패시터 유전막을 포함하는 경우에, 본 발명에 따른 반도체소자는 디램과 같은 메모리 소자에 이용될 수 있다. 본 발명에 따른 반도체소자가 디램과 같은 메모리 소자에 이용되는 경우에, 메모리 소자의 전기적 특성을 향상시킬 수 있다. 구체적으로, 증가된 유효 채널 길이를 가지므로 단채널 효과(short channel effect)를 억제할 수 있고, 증가된 유효 채널 폭을 가지므로 전류 구동 능력을 향상시킬 수 있다. 또한, 트랜지스터가 핀 구조를 갖도록 제공되므 로, 리세스 채널을 가짐에도 불구하고 바디 효과(body effect)에 의해 문턱 전압이 변동되는 문제를 최소화할 수 있다. 또한, 상기 게이트 전극(161)은 금속막(160)을 포함하므로, 신호 전송 속도에 이득이 있다. 따라서, 단채널 효과를 억제할 수 있으면서 동작속도를 향상시킬 수 있는 트랜지스터를 제공할 수 있다. 더 나아가, 상기 게이트 전극(161)이 금속막(160)을 포함하므로, 반도체 소자의 전체 동작 속도를 향상시킬 수 있다.
더 나아가, 상기 제1 불순물 영역(167s) 및 상기 제2 불순물 영역(167d)이 비대칭 구조를 가지므로 메모리 소자의 특성을 향상시킬 수 있다. 예를 들어, 상기 제1 불순물 영역(167s)이 상기 제2 불순물 영역(167d)에 비하여 얕은 접합 구조(shallow junction structure)임과 아울러 불순물 농도가 낮기 때문에 상기 제1 불순물 영역(167s)의 접합(junction)에서 발생할 수 있는 누설 전류(leakage current)를 최소화할 수 있다. 따라서, 메모리 소자의 리프레쉬 특성을 향상시킬 수 있다.
또한, 상기 제2 불순물 영역(167d) 하부에 상기 고농도 채널 불순물 영역(168)이 제공되고, 상기 제1 불순물 영역(167s) 하부의 채널 영역의 불순물 농도는 상기 고농도 채널 불순물 영역(168)의 불순물 농도 보다 낮기 때문에, 상기 제1 불순물 영역(167s)의 접합(junction)에서 발생할 수 있는 누설 전류를 최소화할 수 있다. 따라서, 메모리 소자의 전기적 특성을 향상시킬 수 있다.
다음으로, 도 1, 도 11a, 도 11b 및 도 11c를 참조하여 본 발명의 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 1, 도 11a, 도 11b 및 도 11c를 참조하면, 활성 영역(A) 및 필드 영역(F)을 갖는 반도체기판(100)에 소자분리막(109)이 제공된다. 상기 소자분리막(109)은 상기 필드 영역(F)의 반도체기판 내에 제공되어 복수개의 활성영역(A)을 한정할 수 있다. 상기 소자분리막(109)과 상기 반도체기판(100) 사이에 절연성 라이너(106)가 제공될 수 있다. 상기 절연성 라이너(106)와 상기 반도체기판(100) 사이에 버퍼 산화막(103)이 제공될 수 있다.
상기 활성영역(A) 상을 가로지르며 상기 소자분리막(109) 상으로 연장된 상부 게이트 전극(upper gate electrode; UG)이 제공될 수 있다. 여기서, 상기 활성영역(A) 상에 위치하는 상부 게이트 전극(UG)은 상부 활성 게이트 전극(257a)으로 정의하고, 상기 소자분리막(109) 상에 위치하는 상부 게이트 전극(UG)은 상부 필드 게이트 전극(257b)으로 정의한다.
상기 상부 활성 게이트 전극(257a)으로부터 상기 활성 영역(A)의 기판 내로 연장된 제1 활성 게이트 전극(254a)과, 상기 제1 활성 게이트 전극(254a) 하부에 위치하고 상기 제1 활성 게이트 전극(254a)보다 큰 폭을 갖는 제2 활성 게이트 전극(251a)으로 이루어진 하부 활성 게이트 전극(255a)이 제공된다. 여기서, 상기 제2 활성 게이트 전극(251a)은 도 11a에 도시된 바와 같이 둥근 형상일 수 있다. 따라서, 상기 제2 활성 게이트 전극(251a)과 상기 활성영역(A) 사이에서의 전계집중현상을 억제할 수 있다. 상기 제2 활성 게이트 전극(251a)은 상기 제1 활성 게이트 전극(254a)보다 큰 폭을 가지므로, 증가된 유효 채널 길이(effective channel length)를 가질 수 있다.
상기 상부 필드 게이트 전극(257b)으로부터 상기 소자분리막(109) 내로 연장된 제1 필드 게이트 전극(245b)과, 상기 제1 필드 게이트 전극(254b) 하부에 위치하고 상기 제1 필드 게이트 전극(254b) 보다 큰 폭을 갖는 제2 필드 게이트 전극(251b)으로 이루어진 하부 필드 게이트 전극(255b)이 제공될 수 있다.
상기 제2 필드 게이트 전극(251b)은 상기 제2 활성 게이트 전극(251a)보다 낮은 레벨의 바닥면을 갖도록 제공될 수 있다. 여기서, 상기 제2 필드 게이트 전극(251b)은 상기 제2 활성 게이트 전극(251a) 하부에 위치하는 활성영역의 측벽을 덮도록 제공될 수 있다. 상기 제2 필드 게이트 전극(251b)의 상부면은 상기 제2 활성 게이트 전극(251a)의 바닥면 보다 높은 레벨에 위치할 수 있다.
한편, 도 11a 및 도 11b에서, 상기 제1 필드 게이트 전극(254b)이 상기 제1 활성 게이트 전극(254a)보다 낮은 레벨의 하부면을 갖는 것으로 도시되어 있지만, 이에 한정되지 않는다. 예를 들어, 상기 제1 필드 게이트 전극(254b)과 상기 제1 활성 게이트 전극(254a)은 서로 동일 레벨의 하부면을 가질 수도 있다. 이와는 달리, 상기 제1 필드 게이트 전극(254b)이 상기 제1 활성 게이트 전극(254a)보다 높은 레벨의 하부면을 가질 수도 있다. 상기 제1 필드 게이트 전극(254b)과 제1 활성 게이트 전극(254a)의 하부면들의 레벨위치는 추후에 설명할 불순물 영역들과의 관계를 고려하여 적절하게 설계될 수 있다.
상기 제2 필드 게이트 전극(251b)은 상기 제1 활성 게이트 전극(254a)보다 큰 폭을 갖도록 제공될 수 있다. 더 나아가, 상기 제2 필드 게이트 전극(251b)은 상기 제2 활성 게이트 전극(251a) 하부에 위치하는 활성영역의 측벽을 덮음과 아울 러 상기 제2 활성 게이트 전극(251a) 양옆에 위치하는 활성영역의 측벽들을 덮도록 제공될 수 있다. 즉, 상기 제2 필드 게이트 전극(251b)은 상기 제2 활성 게이트 전극(254)보다 큰 폭을 갖도록 제공될 수 있다. 상기 활성 영역(A)과 상기 게이트 전극(261) 사이에 개재된 게이트 유전막(248)이 제공될 수 있다. 상기 게이트 유전막(248)은 실리콘 산화막 또는 고유전막일 수 있다.
상기 게이트 전극(261)의 양 옆에 위치하는 활성영역 내에 제1 및 제2 불순물 영역들(267s, 267d)이 제공될 수 있다. 상기 제1 불순물 영역(267s)과 상기 제2 불순물 영역(267d)은 비대칭 구조를 갖도록 제공될 수 있다. 예를 들어, 상기 제1 불순물 영역(267s)은 상기 제2 불순물 영역(267d)보다 얕은 접합(shallow junction)을 갖도록 제공될 수 있다. 또한, 상기 제1 불순물 영역(267s)은 상기 제2 불순물 영역(267d)보다 낮은 불순물 농도를 갖도록 제공될 수 있다. 본 발명에서, 상기 제1 및 제2 불순물 영역들(267s, 267d)은 소스 및 드레인 영역들로 정의할 수 있다.
더 나아가, 상기 제2 불순물 영역(267d) 하부에 고농도 채널 불순물 영역(268)이 제공될 수 있다. 상기 고농도 채널 불순물 영역(268)은 상기 제1 및 제2 불순물 영역들(267s, 267d)과 다른 도전형을 가지며, 상기 제1 불순물 영역(267s) 하부의 채널 영역보다 높은 불순물 농도를 가질 수 있다.
상술한 바와 같이, 상기 하부 활성 게이트 전극(255a)이 상기 활성 영역(A)내에 제공되므로, 증가된 유효 채널 길이(effective channel length)를 갖는 트랜지스터를 제공할 수 있다. 또한, 상기 하부 활성 게이트 전극(255a) 하부에 위치하 는 활성영역의 측벽을 덮는 상기 하부 필드 게이트 전극(255b)이 제공되므로, 증가된 채널 폭을 갖는 트랜지스터를 제공할 수 있다. 따라서, 유효 채널 길이를 증가시킴과 아울러 유효 채널 폭(effective channel width)을 증가시킬 수 있는 리세스-핀 전계 효과 트랜지스터를 제공할 수 있다.
상기 하부 필드 게이트 전극(255b)이 상기 제1 필드 게이트 전극(245b) 및 상기 제1 필드 게이트 전극(251b)보다 큰 폭을 갖는 상기 제2 필드 게이트 전극(251b)으로 이루어지므로, 상기 제1 및 제2 불순물 영역들(267s, 267d)과 상기 하부 필드 게이트 전극(255b)이 서로 중첩되는 것을 방지할 수 있다. 따라서, 상기 제1 및 제2 불순물 영역들(267s, 267d)의 활성영역 측벽들과 상기 하부 필드 게이트 전극(255b)이 서로 중첩하지 않으므로, 상기 제1 및 제2 불순물 영역들(267s, 267d)과 상기 하부 필드 게이트 전극(255b) 사이에서 전계가 발생하는 것을 억제할 수 있다. 그 결과, 트랜지스터의 문턱 전압이 변동되는 것을 최소화할 수 있다. 이에 따라, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
한편, 도면에 도시되지는 않았지만, 상기 제1 불순물 영역(267s)에 전기적으로 접속된 정보 저장 요소가 제공될 수 있다. 상기 정보 저장 요소는 도 7을 참조하여 설명한 것과 실질적으로 동일하다. 여기서, 상기 제1 불순물 영역(267s)과 상기 하부 필드 게이트 전극(255b) 사이에서 전계가 발생하는 것을 억제할 수 있으므로, 상기 제1 불순물 영역(267s)에서 발생할 수 있는 누설전류를 최소화할 수 있다. 따라서, 디램과 같은 메모리 소자의 리프레쉬 특성을 향상시킬 수 있다.
다음으로, 도 12를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 12를 참조하면, 도 1, 도 6a, 도 6b 및 도 6c를 참조하여 상술한 바 있는 리세스-핀 전계효과 트랜지스터들과 유사한 구조를 갖는다. 구체적으로 설명하면, 반도체기판(100)의 활성영역에 리세스 채널을 갖는 게이트 전극(361)이 제공된다. 여기서, 상기 활성영역은 소자분리막에 의해 둘러싸일 수 있다. 상기 게이트 전극(361)은 상기 활성영역 내에 제공된 하부 활성 게이트 전극(355a), 상기 활성영역의 상부면으로부터 돌출된 상부 게이트 전극(357), 및 상기 상부 게이트 전극(357) 상에 제공된 금속막(360)을 포함할 수 있다. 상기 상부 게이트 전극(357)은 상기 소자분리막 상으로 연장될 수 있다. 상기 하부 활성 게이트 전극(355a)은 제1 활성 게이트 전극(354)과 상기 제1 활성 게이트 전극(354) 하부에 위치하고 상기 제1 활성 게이트 전극(354) 보다 큰 폭을 갖는 제2 활성 게이트 전극(351)을 포함할 수 있다.
상기 소자분리막 상에 위치하는 상기 상부 게이트 전극(357)으로부터 상기 소자분리막 내로 연장된 하부 필드 게이트 전극(355b)이 제공될 수 있다. 상기 하부 필드 게이트 전극(355b)은 상기 하부 활성 게이트 전극(355a) 하부에 위치하는 활성영역의 측벽을 덮음과 아울러 상기 하부 활성 게이트 전극(355a)의 양 옆에 위치하는 활성영역의 측벽들 중 선택된 하나의 측벽을 덮도록 제공될 수 있다.
상기 게이트 전극(361) 양 옆의 활성 영역 내에 제1 및 제2 불순물 영역들(367s, 367d)이 제공될 수 있다. 상기 제1 및 제2 불순물 영역들(367s, 367d)은 도 1, 도 6a, 도 6b, 및 도 6c를 참조하여 설명한 상기 제1 및 제2 불순물 영역 들(167s, 167d)과 같은 비대칭 구조일 수 있다. 더 나아가, 도면에 도시되지 않았지만, 상기 제2 불순물 영역(367d) 하부에 고농도 채널 불순물 영역이 제공될 수 있다. 또한, 상기 제1 불순물 영역(367s)에 전기적으로 접속된 정보 저장 요소가 제공될 수 있다.
도면에 도시되지는 않았지만, 상기 제1 불순물 영역(367s)에 전기적으로 접속된 정보 저장 요소가 제공될 수 있다. 상기 정보 저장 요소는 도 7을 참조하여 설명한 것과 실질적으로 동일하다.
상기 제1 불순물 영역(367s)에 커패시터 유전막을 포함하는 정보 저장 요소가 전기적으로 접속되어 있는 경우에, 상기 하부 필드 게이트 전극(355b)이 상기 제1 불순물 영역(367s)과 중첩하지 않으므로 인하여, 상기 제1 불순물 영역(367s)에서 발생될 수 있는 누설 전류를 최소화할 수 있으므로, 디램과 같은 메모리 소자의 리프레쉬 특성을 향상시킬 수 있다. 더 나아가, 상기 하부 활성 게이트 전극(355a)의 양 옆에 위치하는 활성영역의 측벽들 중 선택된 하나의 측벽을 모두 덮으므로, 핀 효과를 향상시킬 수 있다.
다음으로, 도 1, 및 도 2a 내지 도 6c를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 반도체기판(100)을 준비한다. 상기 반도체기판(100)의 소정영역들은 활성 영역(A) 및 필드 영역(F)으로 정의될 수 있다. 상기 필드 영역(F)의 기판 내에 활성 영역(A)을 한정하는 소자분리막(109)을 형성한다. 상기 활성 영역(A)은 장축 및 단축을 가지며, 장축 방향 및 단축 방향을 따라 2차원적으로 배열되도록 정의될 수 있다.
상기 소자분리막(109)은 트렌치 소자분리 기술(trench isolation technique)을 이용하여 형성할 수 있다. 구체적으로, 상기 소자분리막(109)을 형성하는 것은 상기 필드 영역(F)의 기판 내에 트렌치를 형성하고, 상기 트렌치를 채우는 절연막을 형성하는 것을 포함할 수 있다. 한편, 상기 필드 영역(F)의 기판 내에 트렌치를 형성한 후에, 상기 트렌치의 내벽에 버퍼 산화막(103) 및 절연성 라이너(106)를 차례로 형성할 수 있다.
상기 소자분리막(109)을 갖는 기판 상에 상기 활성영역(A)을 가로지르며 상기 소자분리막(109) 상으로 연장된 개구부(130a)를 갖는 희생 마스크(130)를 형성할 수 있다. 상기 희생 마스크(130)는 차례로 적층된 패드 절연막(121), 하부 희생 마스크(124) 및 상부 희생 마스크(127)로 형성될 수 있다. 여기서, 상기 패드 절연막(121)은 실리콘 산화막으로 형성될 수 있고, 상기 하부 희생 마스크(124)는 실리콘질화막 또는 실리콘산질화막(SiON layer)과 절연막으로 형성될 수 있고, 상기 상부 희생 마스크(127)는 비정질 탄소 막(amorphous carbon layer)과 같은 절연막으로 형성될 수 있다.
한편, 상기 희생 마스크(130)의 상기 개구부(130a)는 포켓 구조(pocket structure)일 수 있다. 즉, 상기 개구부(130a)에 의해 노출되는 소자분리막은 상기 활성영역(A)과 인접하는 영역이고, 상기 장축 방향을 따라 배열된 상기 활성영역(A) 사이에 위치하는 소자분리막은 상기 희생 마스크(130)에 의해 덮일 수 있다.
도 1, 도 3a, 도 3b 및 도 3c를 참조하면, 상기 희생 마스크(130)를 식각마스크로 이용하여 상기 개구부(130a)에 의해 노출된 상기 활성영역(A) 및 상기 소자분리막(109)을 식각하여 상부 활성 트렌치(133) 및 필드 트렌치(136)를 형성할 수 있다. 여기서, 상기 필드 트렌치(136)는 상기 상부 활성 트렌치(133)보다 낮은 레벨의 바닥면을 갖도록 형성될 수 있다. 상기 상부 활성 트렌치(133) 및 상기 필드 트렌치(136)는 상기 활성 영역(A) 및 상기 소자분리막(109)에 대하여 높은 식각율을 갖는 이방성 식각공정을 이용하여 형성할 수 있다. 또한, 상기 상부 활성 트렌치(133) 및 상기 필드 트렌치(136)는 상기 활성 영역(A) 및 상기 소자분리막(109) 중 어느 하나에 대하여 높은 식각율을 갖는 제1 이방성 식각 공정을 이용하는 1차 식각을 수행한 후, 나머지에 대하여 높은 식각율을 갖는 제2 이방성 식각 공정을 이용하는 2차 식각을 수행하여 형성할 수 있다.
한편, 상기 개구부(130a)에 의해 노출된 상기 소자분리막(109)을 식각하여 상기 필드 트렌치(136)을 형성한 후에, 상기 필드 트렌치(136)에 의해 노출된 절연성 라이너 및 버퍼 절연막을 제거할 수 있다.
한편, 상기 상부 활성 트렌치(133) 및 상기 필드 트렌치(136)를 형성하는 동안에, 상기 상부 희생 마스크(127)가 제거될 수 있다.
도 1, 도 4a, 도 4b 및 도 4c를 참조하면, 상기 상부 활성 트렌치(133) 및 상기 필드 트렌치(136)의 측벽들 상에 측벽 스페이서(139)를 형성할 수 있다. 여기서, 상기 측벽 스페이서(139)는 상기 노출된 활성영역(A)의 측벽을 덮도록 형성될 수 있다. 상기 측벽 스페이서(139)는 실리콘 산화막 또는 실리콘 질화막과 같은 절 연막으로 형성할 수 있다.
상기 측벽 스페이서(139), 상기 희생 마스크(130) 및 상기 소자분리막(109)을 식각마스크로 하여 상기 활성영역(A)을 식각할 수 있다. 여기서, 상기 측벽 스페이서(139), 상기 희생 마스크(130) 및 상기 소자분리막(109)을 식각마스크로 하여 상기 활성영역(A)을 식각하는 것은 등방성 식각 공정을 포함할 수 있다. 그 결과, 상기 상부 활성 트렌치(133) 하부에 상기 상부 활성 트렌치(133)보다 큰 폭을 갖는 하부 활성 트렌치(142)가 형성될 수 있다. 여기서, 상기 하부 활성 트렌치(136)는 원 형상으로 형성될 수 있다.
도 1, 도 5a, 도 5b, 및 도 5c를 참조하면, 상기 희생 마스크(130) 및 상기 측벽 스페이서(139)를 제거한다. 따라서, 상기 활성영역(A) 내의 상기 상부 활성 트렌치(133) 및 상기 하부 활성 트렌치(142)가 노출됨과 아울러, 상기 하부 활성 트렌치(142) 하부에 위치하는 활성영역의 측벽이 노출될 수 있다. 즉, 상기 하부 활성 트렌치(142) 하부에 위치하는 활성영역의 측벽은 상기 필드 트렌치(136)에 의해 노출될 수 있다. 여기서, 상기 상부 활성 트렌치(133) 및 상기 하부 활성 트렌치(142)는 활성 트렌치(145)를 구성할 수 있다. 상기 활성 트렌치(145) 및 상기 필드 트렌치(136)는 게이트 트렌치를 구성할 수 있다.
도 1, 도 6a, 도 6b 및 도 6c를 참조하면, 상기 활성 트렌치(145) 및 상기 필드 트렌치(136)를 갖는 기판 상에 도전막 및 하드 마스크(163)를 형성하고, 상기 하드 마스크를 식각마스크로 이용하여 상기 도전막을 식각할 수 있다. 그 결과, 상기 활성 트렌치(145) 및 상기 필드 트렌치(136)를 채우며 상기 활성 트렌치(145) 하부에 위치하는 활성영역의 측벽을 덮는 게이트 전극(161)이 형성될 수 있다. 여기서, 상기 게이트 전극(161)은 상기 활성영역(A)의 상부면보다 높은 돌출부를 갖도록 형성될 수 있다.
상기 활성영역(A)을 가로지르는 게이트 전극(161)은 상기 활성 영역(A) 상을 가로지르는 상부 활성 게이트 전극(157a) 및 상기 활성 트렌치(145)를 채우는 하부 활성 게이트 전극(155a)을 포함할 수 있다. 여기서, 상기 하부 활성 게이트 전극(155a)은 제1 활성 게이트 전극(154) 및 상기 제1 활성 게이트 전극(154) 하부에 위치하며 상기 제1 활성 게이트 전극(154)보다 큰 폭을 갖는 제2 활성 게이트 전극(151)으로 이루어질 수 있다.
상기 활성영역(A)으로부터 상기 소자분리막(109)으로 연장된 게이트 전극(161)은 상기 소자분리막(109) 상의 상부 필드 게이트 전극(157b) 및 상기 소자분리막(109) 내에 위치하고 상기 하부 활성 게이트 전극(155a) 하부에 위치하는 활성영역의 측벽을 덮는 하부 필드 게이트 전극(155b)을 포함할 수 있다.
한편, 상기 장축 방향을 따라 배열된 활성영역(A) 사이에 위치하는 게이트 전극은 상부 필드 게이트 전극(157b)으로 이루어질 수 있다.
한편, 상기 게이트 전극(161)은 상기 상부 활성 게이트 전극(157a) 및 상기 상부 필드 게이트 전극(157b) 상에 형성된 금속막(160)을 포함할 수 있다. 상기 금속막(160)은 텅스텐막, 니켈막, 코발트막, 타이타늄막 또는 금속 실리사이드막을 포함할 수 있다.
한편, 상기 게이트 전극(161)을 형성하기 전에, 상기 활성 트렌치(145) 및 상기 필드 트렌치(136)를 갖는 기판 상에 게이트 절연막(148)을 형성할 수 있다. 상기 게이트 절연막(148)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 게이트 절연막(148)은 열 산화(thermal oxidaion), 화학기상증착(CVD), 또는 원자층 증착(ALD)과 같은 반도체공정을 이용하여 형성할 수 있다.
상기 게이트 전극(161)의 측벽을 덮는 게이트 스페이서(166)를 형성할 수 있다. 상기 게이트 스페이서(166)는 실리콘 질화막과 같은 절연막을 포함할 수 있다.
상기 게이트 전극(161) 양 옆의 활성영역 내에 제1 불순물 영역(167s) 및 제2 불순물 영역(167d)을 형성할 수 있다. 상기 제1 불순물 영역(167s) 및 상기 제2 불순물 영역(167d)은 비대칭 구조를 갖도록 형성될 수 있다. 예를 들어, 상기 제1 불순물 영역(167s)은 상기 제2 불순물 영역(167d)보다 얕은 접합(shallow junction)을 갖도록 형성될 수 있다. 또한, 상기 제1 불순물 영역(167s)은 상기 제2 불순물 영역(167d) 보다 높은 불순물 농도를 갖도록 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(167s, 167d)은 제1 도전형을 갖도록 형성될 수 있다.
상기 제2 불순물 영역(167d) 하부의 채널 영역 내에 고농도 채널 불순물 영역(168)을 형성할 수 있다. 여기서, 상기 고농도 채널 불순물 영역(168)은 상기 제1 불순물 영역(167s) 하부의 채널 영역의 불순물 농도보다 고농도의 불순물 농도를 갖도록 형성될 수 있다.
한편, 상기 제1 및 제2 불순물 영역들(167s, 167d) 및 상기 고농도 채널 불순물 영역(168)은 상기 희생 마스크(130)를 형성하기 전에 형성할 수 있다. 예를 들어, 상기 활성영역(A)의 소정영역들에 불순물 이온들을 주입하여 상기 제1 및 제2 불순물 영역들(167s, 167d) 및 상기 고농도 채널 불순물 영역(168)을 미리 형성한 후, 상기 희생 마스크(130)를 형성하는 공정을 진행할 수 있다.
따라서, 상기 제1 및 제2 불순물 영역들(167s, 167d)과 상기 게이트 전극(161)을 포함하는 트랜지스터들을 형성할 수 있다. 즉, 리세스 채널 구조(recess channel structure)와 핀 구조(fin structure)를 갖는 리세스-핀 전계효과 트랜지스터들을 형성할 수 있다.
한편, 도 7에 도시된 바와 같이, 상기 트랜지스터들을 갖는 기판 상에 상기 제1 불순물 영역(167s)과 전기적으로 접속하는 정보 저장 요소(187)를 형성할 수 있다. 구체적으로, 상기 트랜지스터들을 갖는 기판 상에 통상의 자기 정렬 콘택 공정(self-align contact process)을 진행하여 상기 제1 불순물 영역(167s) 및 상기 제2 불순물 영역(167d)에 각각 접촉하는 제1 랜딩 패드(169s) 및 제2 랜딩 패드(169d)를 형성할 수 있다. 상기 제1 및 제2 랜딩 패드들(169s, 169d)을 갖는 기판 상에 하부 층간절연막(172)을 형성할 수 있다. 상기 하부 층간절연막(172)을 관통하며 상기 제2 랜딩 패드(169d)에 접촉하는 다이렉트 콘택 플러그(175)를 형성할 수 있다. 상기 하부 층간절연막(172) 상에 상기 다이렉트 콘택 플러그(175)를 덮는 도전성 라인(178)을 형성할 수 있다. 상기 도전성 라인(178)은 상기 게이트 라인(161)에 교차하는 방향성을 갖도록 형성될 수 있다. 상기 도전성 라인(178)을 갖는 기판 상에 상부 층간절연막(181)을 형성할 수 있다. 상기 상부 층간절연막(181) 및 상기 하부 층간절연막(172)은 층간절연막(182)을 구성할 수 있다. 상기 층간절 연막(182)을 관통하며 상기 제1 랜딩 패드(169s)와 접촉하는 베리드 콘택 플러그(184)를 형성할 수 있다.
상기 층간절연막(182) 상에 상기 베리드 콘택 플러그(184)를 덮는 정보 저장 요소(187)를 형성할 수 있다. 상기 정보 저장 요소(187)는 커패시터 유전막을 포함할 수 있다. 따라서, 디램과 같은 메모리 소자에 이용될 수 있다.
한편, 상기 정보 저장 요소(187)는 비휘발성 정보 저장 매체를 포함할 수 있다. 여기서, 상기 비휘발성 정보 저장 매체는 상변이 물질막과 같은 저항성 물질막을 포함할 수 있다.
다음으로, 도 1 및 도 8a 내지 도 11c를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1, 도 8a, 도 8b 및 도 8c를 참조하면, 활성 영역(A) 및 필드 영역(F)을 갖는 기판(100)을 준비한다. 도 2a, 도 2b 및 도 2c를 참조하여 설명한 바와 같이, 상기 기판(100)에 버퍼 산화막(103), 절연성 라이너(106), 소자분리막(109) 및 희생 마스크(130)를 형성할 수 있다.
상기 희생 마스크(130)를 식각마스크로 하여 상기 활성영역(A) 및 상기 소자분리막(109)을 식각 하여 상부 활성 트렌치(233) 및 상부 필드 트렌치(236)를 형성할 수 있다. 이 경우에, 상기 상부 활성 트렌치(233)는 제1 깊이(Da1)의 바닥면을 갖고, 상기 상부 필드 트렌치(236)는 상기 제1 깊이(Da1)보다 깊은 제2 깊이(Da2)의 바닥면을 갖도록 형성될 수 있다. 좀더 구체적으로, 상기 상부 활성 트렌치(233) 및 상기 상부 필드 트렌치(236)는 상기 활성 영역(A) 및 상기 소자분리 막(109)에 대하여 높은 식각율을 갖는 이방성 식각공정을 이용하여 형성할 수 있다. 또한, 상기 상부 활성 트렌치(233) 및 상기 상부 필드 트렌치(236)는 상기 활성 영역(A) 및 상기 소자분리막(109) 중 어느 하나에 대하여 높은 식각율을 갖는 제1 이방성 식각 공정을 이용하는 1차 식각을 수행한 후, 나머지에 대하여 높은 식각율을 갖는 제2 이방성 식각 공정을 이용하는 2차 식각을 수행하여 형성할 수 있다.
한편, 도 8c에 도시된 바와 같이 상기 상부 활성 트렌치(233)를 형성함으로 인하여 노출되는 버퍼 산화막(103)을 제거할 수 있다. 상기 상부 활성 트렌치(233)를 형성함으로 인하여 노출되는 버퍼 산화막(103)은 상기 상부 활성 트렌치(233) 및 상기 상부 필드 트렌치(236)를 형성하는 동안에 제거될 수도 있다.
도 1, 도 9a, 도 9b 및 도 9c를 참조하면, 상기 상부 활성 트렌치(233) 및 상기 상부 필드 트렌치(236)의 측벽들을 덮는 측벽 스페이서(239)를 형성할 수 있다. 상기 측벽 스페이서(239)는 상기 활성영역(A) 및 상기 소자분리막(239)에 대해 식각선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 활성 영역(A)이 실리콘 기판으로 이루어지고, 상기 소자분리막(239)이 실리콘 산화막으로 이루어진 경우에, 상기 측벽 스페이서(239)는 실리콘 질화막 또는 실리콘산질화막(SiON)으로 형성될 수 있다.
상기 희생 마스크(130) 및 상기 측벽 스페이서(239)를 식각마스크로 하여 상기 활성영역(A) 및 상기 소자분리막(109)을 식각하여 상기 상부 활성 트렌치(233) 보다 큰 폭을 갖는 하부 활성 트렌치(242) 및 상기 상부 필드 트렌치(236)보다 큰 폭을 갖는 하부 필드 트렌치(245)를 형성할 수 있다. 상기 하부 필드 트렌치(245)는 상기 하부 활성 트렌치(242)보다 낮은 레벨의 바닥면을 갖도록 형성될 수 있다. 즉, 상기 하부 활성 트렌치(242)는 제3 깊이(Db1)의 바닥면을 갖도록 형성되고, 상기 하부 필드 트렌치(245)는 상기 제3 깊이(Db1)보다 깊은 제4 깊이(Db2)의 바닥면을 갖도록 형성될 수 있다. 좀 더 구체적으로, 상기 하부 활성 트렌치(242) 및 상기 하부 필드 트렌치(245)는 상기 활성 영역(A) 및 상기 소자분리막(109)에 대하여 높은 식각율을 갖는 등방성 식각공정을 이용하여 형성할 수 있다. 또한, 상기 하부 활성 트렌치(242) 및 상기 하부 필드 트렌치(245)는 상기 활성 영역(A) 및 상기 소자분리막(109) 중 어느 하나에 대하여 높은 식각율을 갖는 제1 등방성 식각 공정을 이용하는 1차 식각을 수행한 후, 나머지에 대하여 높은 식각율을 갖는 제2 등방성 식각 공정을 이용하는 2차 식각을 수행하여 형성할 수 있다.
도 1, 도 10a, 도 10b 및 도 10c를 참조하면, 상기 희생 마스크(130) 및 상기 측벽 스페이서(239)를 제거할 수 있다. 더 나아가, 상기 하부 필드 트렌치(245)에 의해 노출되는 상기 절연성 라이너(106) 및 상기 버퍼 산화막(103)을 제거할 수 있다. 그 결과, 상기 하부 활성 트렌치(242) 하부에 위치하는 활성영역의 측벽이 노출될 수 있다. 따라서, 상기 하부 활성 트렌치(242) 하부에 위치하는 활성영역은 핀 구조(fin structure)를 형성할 수 있다.
상기 상부 활성 트렌치(233) 및 상기 하부 활성 트렌치(242)는 활성 트렌치(243)를 구성하고, 상기 상부 필드 트렌치(236) 및 상기 하부 필드 트렌치(245) 는 필드 트렌치(246)를 구성할 수 있다.
도 1, 도 11a, 도 11b 및 도 11c를 참조하면, 상기 활성 트렌치(243) 및 상기 필드 트렌치(246)를 갖는 기판 상에 도전막 및 하드 마스크(263)를 형성하고, 상기 하드 마스크(263)를 식각마스크로 이용하여 상기 도전막을 식각할 수 있다. 그 결과, 상기 활성 트렌치(243) 및 상기 필드 트렌치(246)를 채우며 상기 활성 트렌치(243) 하부에 위치하는 활성영역의 측벽을 덮는 게이트 전극(261)이 형성될 수 있다. 여기서, 상기 게이트 전극(261)은 상기 활성영역(A)의 상부면보다 높은 돌출부를 갖도록 형성될 수 있다.
상기 활성영역(A)을 가로지르는 게이트 전극(261)은 상기 활성 영역(A) 상을 가로지르는 상부 활성 게이트 전극(257a) 및 상기 활성 트렌치(243)를 채우는 하부 활성 게이트 전극(255a)을 포함할 수 있다. 여기서, 상기 하부 활성 게이트 전극(255a)은 제1 활성 게이트 전극(254a) 및 상기 제1 활성 게이트 전극(254a) 하부에 위치하며 상기 제1 활성 게이트 전극(254a)보다 큰 폭을 갖는 제2 활성 게이트 전극(251a)으로 이루어질 수 있다.
상기 활성영역(A)으로부터 상기 소자분리막(109)으로 연장된 게이트 전극(261)은 상기 소자분리막(109) 상의 상부 필드 게이트 전극(257b)과 상기 소자분리막(109) 내에 위치하고 상기 하부 활성 게이트 전극(255a) 하부에 위치하는 활성영역의 측벽을 덮는 하부 필드 게이트 전극(255b)으로 이루어질 수 있다. 여기서, 상기 하부 필드 게이트 전극(255b)은 제1 필드 게이트 전극(254b)과, 상기 제1 필드 게이트 전극(254b) 하부에 위치하며 상기 제1 필드 게이트 전극(254b)보다 큰 폭을 갖는 제2 필드 게이트 전극(251b)으로 이루어질 수 있다. 상기 제2 필드 게이트 전극(251b)은 상기 제2 활성 게이트 전극(251a) 보다 낮은 레벨의 바닥면을 가지며, 상기 제2 활성 게이트 전극(251a) 하부에 위치하는 활성영역의 측벽을 덮을 수 있다.
한편, 상기 장축 방향을 따라 배열된 활성영역(A) 사이에 위치하는 게이트 전극은 상부 필드 게이트 전극(257b)으로 이루어질 수 있다.
한편, 상기 게이트 전극(261)은 상기 상부 활성 게이트 전극(257a) 및 상기 상부 필드 게이트 전극(257b) 상에 형성된 금속막(260)을 포함할 수 있다. 상기 금속막(260)은 코발트막, 니켈막, 텅스텐막, 타이타늄막, 또는 금속실리사이드막을 포함할 수 있다.
한편, 상기 게이트 전극(261)을 형성하기 전에, 상기 활성 트렌치(243) 및 상기 필드 트렌치(246)를 갖는 기판 상에 게이트 절연막(248)을 형성할 수 있다. 상기 게이트 절연막(248)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 게이트 절연막(248)은 열산화(thermal oxidation), 화학기상증착(CVD), 또는 원자층 증착(ALD)과 같은 반도체 공정을 이용하여 형성할 수 있다.
상기 게이트 전극(261)의 측벽을 덮는 게이트 스페이서(266)를 형성할 수 있다. 상기 게이트 스페이서(266)는 실리콘 질화막과 같은 절연막을 포함할 수 있다.
상기 게이트 전극(261) 양 옆의 활성영역 내에 제1 불순물 영역(267s) 및 제2 불순물 영역(267d)을 형성할 수 있다. 상기 제1 불순물 영역(267s) 및 상기 제2 불순물 영역(267d)은 비대칭 구조를 갖도록 형성될 수 있다. 예를 들어, 상기 제1 불순물 영역(267s)은 상기 제2 불순물 영역(267d)보다 얕은 접합(shallow junction)을 갖도록 형성될 수 있다. 상기 제1 불순물 영역(267s)은 상기 제2 불순물 영역(267d)보다 낮은 불순물 농도를 갖도록 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(267s, 267d)은 제1 도전형을 갖도록 형성될 수 있다.
상기 제2 불순물 영역(267d) 하부의 채널 영역 내에 고농도 채널 불순물 영역(268)을 형성할 수 있다. 여기서, 상기 고농도 채널 불순물 영역(268)은 상기 제1 불순물 영역(267s) 하부에 위치하는 채널 영역의 불순물 농도보다 높은 불순물 농도를 갖도록 형성될 수 있다.
한편, 상기 제1 및 제2 불순물 영역들(267s, 267d) 및 상기 고농도 채널 불순물 영역(268)은 상기 희생 마스크(130)를 형성하기 전에 형성할 수 있다. 예를 들어, 상기 활성영역(A)의 소정영역들에 불순물 이온들을 주입하여 상기 제1 및 제2 불순물 영역들(267s, 267d) 및 상기 고농도 채널 불순물 영역(268)을 미리 형성한 후, 상기 희생 마스크(230)를 형성하기 위한 공정을 진행할 수 있다.
더 나아가, 도 7을 참조하여 설명한 바와 같은 방법을 이용하여 상기 제1 불순물 영역(267s)에 전기적으로 접속하는 정보 저장 요소를 형성할 수 있다.
다음으로, 도 12를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 12를 참조하면, 반도체기판(100)의 활성영역 내에 위치하는 하부 활성 게이트(355a)를 포함하는 게이트 전극(361)을 형성한다. 더 나아가, 상기 게이트 전 극(361)은 상기 하부 활성 게이트 전극(355a) 하부에 위치하는 활성영역의 측벽 뿐만 아니라 상기 하부 활성 게이트 전극(355a)의 양 옆에 위치하는 활성영역의 측벽을 덮는 하부 필드 게이트 전극(355b)을 포함하도록 형성될 수 있다. 상기 게이트 전극(361)은 활성영역 상으로부터 돌출된 상부 게이트 전극(357)을 포함할 수 있다. 여기서, 상기 하부 활성 게이트 전극(355a)은 제1 활성 게이트 전극(354) 및 상기 제1 활성 게이트 전극(354) 하부에 위치하고 상기 제1 활성 게이트 전극(354)보다 큰 폭을 갖는 제2 활성 게이트 전극(351)으로 이루어질 수 있다. 또한, 상기 게이트 전극(361)은 상기 상부 게이트 전극(357) 상에 형성된 금속막(360)을 포함할 수 있다.
이와 같은 게이트 전극(361)을 형성하는 방법은 도 2a 내지 도 7을 참조하여 설명한 게이트 전극(161)을 형성하는 방법과 많은 부분이 유사하다. 다만, 차이점은 활성영역을 식각하기 위한 마스크와 소자분리막을 식각하기 위한 마스크를 별도로 형성하여 공정을 진행하는 것이다. 구체적으로, 도 2a, 도 2b 및 도 2c에서 설명한 바와 같은 희생 마스크(130)를 형성하여 활성영역을 식각하는 제1 마스크로 사용한다. 그 결과, 도 5a에 도시된 바와 같은 활성 트렌치(145)가 형성될 수 있다. 또한, 소자분리막을 식각하기 위한 제2 마스크를 형성한다. 여기서, 제2 마스크는 소자분리막의 소정 영역을 노출시키는 개구부를 갖도록 형성될 수 있다. 상기 제2 마스크를 식각마스크로 이용하여 상기 소자분리막을 식각하여 도 5a에 도시된 바와 같은 활성 트렌치(145)의 하부에 위치하는 활성영역의 측벽을 노출시킴과 아울러 상기 활성 트렌치(145)의 양 옆에 위치하는 활성영역의 측벽들 중 선택된 하 나의 측벽을 노출시키는 필드 트렌치를 형성할 수 있다. 이어서, 상기 활성 트렌치 하부에 위치하는 활성영역의 측벽을 덮음과 아울러 상기 활성 트렌치 양 옆의 활성 영역 측벽들 중 선택된 하나의 측벽을 덮는 게이트 전극(361)을 형성할 수 있다.
한편, 상기 게이트 전극(361)을 형성하기 전에, 게이트 유전막(348)을 형성할 수 있다. 상기 게이트 전극(361) 상에 하드 마스크(363)을 형성할 수 있다. 또한, 상기 게이트 전극(361)의 양 측벽을 덮는 게이트 스페이서(366)를 형성할 수 있다.
상기 게이트 전극(361) 양 옆의 활성 영역에 제1 및 제2 불순물 영역들(367s, 367d)을 형성할 수 있다. 상기 제1 및 제2 불순물 영역들(367s, 367d)은 비대칭 구조를 갖도록 형성될 수 있다. 예를 들어, 상기 제1 불순물 영역(367s)은 상기 제2 불순물 영역(367d)보다 얕은 접합(shallow junction)을 갖도록 형성될 수 있다. 상기 제1 불순물 영역(367s)은 상기 제2 불순물 영역(367d)보다 낮은 불순물 농도를 갖도록 형성될 수 있다. 한편, 도면에 도시되지는 않았지만, 상기 제2 불순물 영역(367d) 하부의 채널 영역 내에 고농도 채널 불순물 영역을 형성할 수 있다. 여기서, 상기 고농도 채널 불순물 영역(268)은 상기 제1 불순물 영역(267s) 하부에 위치하는 채널 영역의 불순물 농도보다 높은 불순물 농도를 갖도록 형성될 수 있다.
상술한 바와 같이 본 발명에 따르면, 리세스 채널을 가지면서도 바디 효과를 최소화할 수 있는 리세스-핀 전계효과 트랜지스터를 제공한다. 이러한 리세스-핀 전계효과 트랜지스터는 단 채널 효과를 억제할 수 있다. 또한, 상기 리세스-핀 전계 효과 트랜지스터는 증가된 채널 폭을 가지므로 전류 구동 능력을 증가시킬 수 있다. 즉, 소자의 동작속도를 향상시킬 수 있다. 또한, 상기 리세스-핀 전계 효과 트랜지스터는 바디 효과(body effect)에 의해 발생할 수 있는 트랜지스터의 성능 저하를 억제할 수 있다.
한편, 상기 리세스-핀 전계효과 트랜지스터의 게이트 전극은 금속막을 포함할 수 있다. 따라서, 리세스-핀 전계효과 트랜지스터를 구비하는 반도체소자의 신호 전송 속도를 향상시킬 수 있다.
더 나아가, 비대칭 구조의 소스 영역 및 드레인 영역을 가지므로 인하여 메모리 소자의 전기적 특성을 향상시킬 수 있다. 즉, 소스 영역의 불순물 농도가 드레인 영역의 불순물 농도보다 낮고, 소스 영역 하부의 채널 영역의 불순물 농도가 드레인 영역 하부의 채널 영역의 불순물 농도보다 낮기 때문에, 디램과 같은 메모리 소자의 리프레쉬 특성을 향상시킬 수 있다.

Claims (23)

  1. 반도체기판에 배치되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 상을 가로지르며 상기 소자분리막 상으로 연장된 상부 게이트 전극;
    상기 상부 게이트 전극으로부터 상기 활성영역 내로 연장된 제1 활성게이트 전극과 상기 제1 활성게이트 전극 하부에 위치하고 상기 제1 활성게이트 전극보다 큰 폭을 갖는 제2 활성게이트 전극을 구비하는 하부 활성게이트 전극; 및
    상기 상부 게이트 전극으로부터 상기 소자분리막 내로 연장되고, 상기 하부 활성게이트 전극 하부의 활성영역 측벽을 덮도록 상기 하부 활성게이트 전극보다 낮은 레벨의 바닥면을 갖는 하부 필드 게이트 전극을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 하부 필드 게이트 전극은 제1 필드 게이트 전극과 상기 제1 필드 게이트 전극 하부에 위치하고 상기 제1 필드 게이트 전극보다 큰 폭을 갖는 제2 필드 게이트 전극을 포함하되, 상기 제2 필드 게이트 전극의 상부면은 상기 제2 활성 게이트 전극의 바닥면 보다 높은 레벨에 위치하는 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 제2 필드 게이트 전극은 상기 제1 활성 게이트 전극보다 큰 폭을 갖는 것을 특징으로 하는 반도체소자.
  4. 제 2 항에 있어서,
    상기 제2 필드 게이트 전극은 상기 제2 활성 게이트 전극보다 큰 폭을 갖는 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 하부 필드 게이트 전극은 상기 하부 활성 게이트 전극 양 옆에 위치하는 활성영역의 측벽들 중 적어도 하나를 덮도록 제공되는 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 상부 게이트 전극 양 옆의 활성영역 내에 제공된 제1 불순물 영역 및 제2 불순물 영역을 더 포함하되, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 비대칭 구조인 것을 특징으로 하는 반도체소자.
  7. 제 6 항에 있어서,
    상기 제1 불순물 영역은 상기 제2 불순물 영역보다 얕은 접합 구조(shallow junction structure)인 것을 특징으로 하는 반도체소자.
  8. 제 6 항에 있어서,
    상기 제1 불순물 영역은 상기 제2 불순물 영역보다 낮은 불순물 농도를 갖는 것을 특징으로 하는 반도체소자.
  9. 제 6 항에 있어서,
    상기 제2 불순물 영역 하부에 제공된 고농도 채널 불순물 영역을 더 포함하되, 상기 고농도 채널 불순물 영역은 상기 제1 및 제2 불순물 영역들과 다른 도전형을 가지며, 상기 제1 불순물 영역 하부의 채널 영역 보다 높은 불순물 농도를 갖는 것을 특징으로 하는 반도체소자.
  10. 제 6 항에 있어서,
    상기 제1 불순물 영역에 전기적으로 접속된 정보 저장 요소를 더 포함하는 반도체소자.
  11. 반도체기판에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역을 가로지르는 활성 트렌치와 상기 활성 트렌치로부터 상기 소자분리막으로 연장된 필드 트렌치로 이루어진 게이트 트렌치를 형성하되, 상기 활성 트렌치는 상부 활성 트렌치와 상기 상부 활성 트렌치의 하부에 형성되고 상기 상부 활성 트렌치보다 큰 폭을 갖는 하부 활성 트렌치로 이루어지고, 상기 필드 트렌치는 상기 하부 활성 트렌치보다 낮은 레벨의 바닥면을 갖고,
    상기 게이트 트렌치를 채우며 상기 활성 트렌치 하부에 위치하는 활성영역의 측벽을 덮는 게이트 전극을 형성하는 것을 포함하는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 게이트 트렌치를 형성하는 것은
    상기 소자분리막을 갖는 기판 상에 상기 활성 영역을 가로지르며 상기 소자분리막 상으로 연장된 개구부를 갖는 희생 마스크를 형성하고,
    상기 희생마스크를 식각마스크로 이용하여 상기 소자분리막 및 상기 활성영역을 식각하여 필드 트렌치 및 상부 활성 트렌치를 형성하고,
    상기 필드 트렌치 및 상기 상부 활성 트렌치의 측벽들을 덮는 측벽 스페이서를 형성하고,
    상기 소자분리막, 상기 희생 마스크 및 상기 측벽 스페이서를 식각마스크로 이용하여 상기 활성영역을 등방성 식각하여 상기 상부 활성 트렌치보다 큰 폭을 갖는 하부 활성 트렌치를 형성하되, 상기 하부 활성 트렌치는 상기 필드 트렌치의 바닥면보다 높은 레벨의 바닥면을 갖도록 형성되고,
    상기 측벽 스페이서 및 상기 희생 마스크를 제거하는 것을 포함하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 개구부는 포켓 형상인 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 필드 트렌치는 상부 필드 트렌치와 상기 상부 필드 트렌치 하부에 위치하는 하부 필드 트렌치로 형성되되, 상기 하부 필드 트렌치는 상기 상부 필드 트렌치보다 큰 폭을 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 트렌치를 형성하는 것은
    상기 활성영역을 가로지르며 상기 소자분리막으로 연장된 개구부를 갖는 희생 마스크를 형성하고,
    상기 희생 마스크를 식각마스크로 이용하여 상기 활성 영역 및 상기 소자분리막을 식각하여 상부 활성 트렌치 및 상부 필드 트렌치를 형성하고,
    상기 상부 활성 트렌치 및 상부 필드 트렌치의 측벽들을 덮는 측벽 스페이서를 형성하고,
    상기 희생 마스크 및 상기 측벽 스페이서를 식각마스크로 하여 상기 활성 영역 및 상기 소자분리막을 등방성 식각하여 하부 활성 트렌치 및 하부 필드 트렌치를 형성하되, 상기 하부 활성 트렌치는 상기 하부 필드 트렌치의 상부면과 바닥면 사이에 위치하는 바닥면을 갖도록 형성되고,
    상기 측벽 스페이서 및 상기 희생 마스크를 제거하는 것을 포함하는 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 하부 필드 트렌치는 상기 하부 활성 트렌치보다 큰 폭을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 필드 트렌치는 상기 활성 트렌치의 양 옆에 위치하는 활성영역의 측벽들 중 적어도 하나의 측벽을 노출시키도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 11 항에 있어서,
    상기 게이트 전극은 상기 활성 영역의 상부면보다 높은 레벨에 위치하는 상부면을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 11 항에 있어서,
    상기 게이트 전극 양옆의 활성 영역에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것을 더 포함하되, 상기 제1 불순물 영역 및 제2 불순물 영역은 비대칭 구조로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 불순물 영역은 상기 제2 불순물 영역보다 얕은 접합을 갖도록 형성되는 것을 특징으로 반도체소자의 제조방법.
  21. 제 19 항에 있어서,
    상기 제1 불순물 영역은 상기 제2 불순물 영역보다 낮은 불순물 농도를 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 제2 불순물 영역 하부의 채널 영역에 상기 제1 및 제2 불순물 영역들과다른 도전형의 고농도 채널 불순물 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  23. 제 11 항에 있어서,
    상기 게이트 전극 양 옆에 위치하는 활성영역들 중 하나에 전기적으로 접속된 정보 저장 요소를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
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