KR100744068B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 소정의 하부구조가 형성된 실리콘 기판 상에 소자분리막을 형성하여 활성영역을 정의하는 단계, 상기 활성영역을 소정 깊이까지 식각하여 바닥부 CD가 상부 CD보다 크고, 바닥부가 평평한 구조의 리세스를 형성하는 단계, 및 상기 리세스에 게이트 산화막과 금속막을 증착한 후 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법을 제공함으로써, 소자의 리프레시 특성을 개선할 수 있다.
리세스, 게이트, 바닥부, 활성영역, 리프레시
Description
도 1은 게이트 라인과 리세스 부분의 미스얼라인(misalign)을 나타낸 주사전자현미경(Scanning Electron Microscope: SEM) 사진.
도 2는 SAC(자기-정렬 접촉: Self-Aligned Contact) 페일(fail)의 발생을 나타낸 SEM 사진.
도 3은 디자인 룰에 따른 바닥부의 평평함을 나타낸 SEM 사진.
도 4는 바닥부가 평평한 구조의 예를 나타낸 도면.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도.
도 6은 게이트 식각 후의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10: 실리콘 기판 11: 소자분리막
12: 활성영역 13: 산화막
14: 하드마스크층 15: 바닥부반사방지코팅(BARC)막
16: 포토레지스트 패턴 17: 리세스
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
최근, 반도체 소자가 점점 고집적화되어 디자인 룰(design rule)이 작아짐에 따라, 고농도의 도핑으로 인해 소자의 전계(electric field)가 증가되고, 접합 누설 전류가 증가하여 소자의 리프레시(refresh) 특성을 저하시키는 등의 치명적인 결과를 가져왔다.
이에 따라, 게이트 라인 하부의 활성영역을 리세스(recess)시켜 활성영역 내부로 게이트 라인을 형성시켜서 채널 길이를 증가시키고 소자의 전계를 완화시킴으로써, 리프레시를 개선시키는, 이른바, 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor: RCAT, 이하 RCAT라 칭함)가 개발되었다.
그러나, RCAT는 게이트 라인과 리세스 부분과의 오버랩(overlap)이 정확히 이루어져야 하며, 만약 게이트 라인과 리세스 부분의 미스얼라인(misalign)이 발생하거나, 리세스 부분의 FICD가 게이트 CD보다 크면, 게이트 식각시에 활성영역의 어택(attack)이 발생할 수 있다(도 1 참조). 또한, 리세스 CD 증가는 리세스 식각시 발생하는 소자분리막(FOX)의 손실 영역을 확장시킴으로써, 게이트 폴리실리콘 (Poly-silicon), 텅스텐 실리사이드(WSix)의 접합부(seam)를 악화시키게 된다. 이로 인해, 도 2에 도시된 바와 같은 SAC(자기-정렬 접촉: Self-Aligned Contact) 페일(fail)의 가능성이 높아지게 된다. 이것은, 소자 특성 저하 및 수율 저하와 같은 치명적인 결과를 가져오게 된다. 따라서, 미스얼라인에 의한 활성영역 어택 및 리세스 CD 증가에 의한 SAC 페일 관점에서는, 리세스 CD를 작게 하는 것이 유리하다. 그러나, 채널 길이 확보 관점에서는, 리세스 CD를 크게 하는 것이 유리하기 때문에 디자인 룰이 작아질수록 점점 종래의 U자형 리세스 게이트는 한계를 가질 수 밖에 없다.
또한, 게이트 CD가 점점 작아짐에 따라, 리세스 부분의 CD도 작아져야 하므로, 도 3에 도시된 바와 같이, 기존의 U자형 리세스 프로파일은 바닥부(bottom)의 평평함(flatness)을 확보하기가 어렵다. 바닥부의 평평함이 적을 경우, SN 접합의 공핍 면적이 증가되어, 접합 누설 전류가 증가되고, 리프레시 특성이 저하되는 결과를 초래하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자의 리프레시 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 소정의 하부구조가 형성된 실리콘 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 활성영역을 소정 깊이까지 식각하는 단계; 상기 식각된 활성영역에 대해 등방성식각을 진행하여 바닥부 선폭(CD)이 상부 선폭(CD)보다 크고, 바닥부가 평평한 구조의 리세스를 형성하는 단계; 및 상기 리세스에 게이트 산화막과 금속막을 증착한 후 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법을 제공한다.
본 발명에 따르면, 바닥부 CD가 상부 CD보다 크고, 바닥부가 평평한 리세스 구조를 형성할 수 있으므로, 디자인 룰이 50nm정도까지 감소하여도 반도체 소자 제조 공정에 적용할 수 있고, 게이트 라인과 리세스 부분 사이의 미스얼라인에 의한 어택이 적으며, 유효 채널 길이 확보가 용이하며, 리프레시 특성을 개선할 수 있을 뿐만 아니라 SAC 페일을 줄임으로써 수율을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 게이트 라인과 리세스 부분의 미스얼라인에 의한 어택 방지, 리세스 CD 증가에 의한 SAC 페일 방지 및 SN 접합 공핍 영역 감소를 통하여 리프레시를 증가시키기 위해 리세스의 바닥부 CD(B)가 상부 CD(A)보다 크고(B≥A), 바닥부가 평평한 구조를 채택하였다. 도 4에 본 발명에 따른 리세스 구조의 구체적인 예가 도시되어 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 단면도이다. 도 5a 내지 도 5f를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 제조 방법에 대하여 설명하기로 한다.
먼저, 도 5a에 도시된 바와 같이, 소정의 하부구조가 형성된 실리콘 기판(10)에 얕은 트렌치 분리(Shallow Trench Isolation: STI) 공정으로 소자분리막(FOX)(11)을 형성하여 활성영역(12)을 정의한다.
그 다음, 도 5b에 도시된 바와 같이, 활성영역(12)이 정의된 결과물 상에 이온주입 스크린 산화막(13)을 형성하고, 후속하여 형성될 리세스의 바닥부에 해당하는 깊이(도 6의 'C' 부분)까지 이온주입을 진행한다. 이 때, 본 발명의 구조적 특성상 리세스 구조를 형성하기 전에 이온주입을 진행하는 것이 유리하지만, 리세스 구조를 형성한 후에 이온주입을 진행하는 것도 무방하며, 이 경우, 이온주입 스크린 산화막(13) 대신에 패드산화막을 사용한다.
그 다음, 도 5c에 도시된 바와 같이, 이온주입을 진행한 결과물 상에 하드마스크층(14)과 바닥부반사방지코팅(Bottom Anti-Reflective Coating: BARC, 이하 BARC라 칭함)막(15)을 순차적으로 형성하고, 그 위에 포토레지스트 패턴(16)을 형성한다. 여기서, 하드마스크층(14)으로는 폴리실리콘(Poly-silicon), 질화막(Nitride), 규소질산화막(SiON) 중 어느 하나를 사용하고, BARC막(15)으로는 유기(organic) 계열을 사용한다.
그 다음, 도 5d에 도시된 바와 같이, 포토레지스트 패턴(16)을 식각 배리어(barrier)로 하여 BARC막(15)과 하드마스크층(14)을 패터닝한다. 이때, BARC막(15)의 식각을 단독으로 진행하고, 후속으로 하드마스크층(14)의 식각을 순차적으로 진 행하여 패터닝한다. 또한, BARC막(15)의 식각은 CF4/CHF3/O2/SF6/NF3 가스를 혼합하여 진행하고, 하드마스크층(14)의 식각은 80 내지 90도 정도의 수직 식각(vertical etch)으로 진행하여, 하드마스크층(14)의 두께를 리세스 깊이보다 작게 함으로써, 후속의 리세스 형성후 완전히 제거한다. 또한, 활성영역(12) 상부 및 하드마스크층(14) 하부의 산화막(13)을 약 50 내지 200Å 정도로 남기거나, 활성영역(12)을 50 내지 200Å 정도 제거한다.
그 다음, 도 5e에 도시된 바와 같이, 포토레지스트 패턴(16)과 BARC막(15)을 제거한다.
그 다음, 도 5f에 도시된 바와 같이, 패터닝된 하드마스크층(14)을 식각 배리어로 하여 산화막(13)과 활성영역(12)을 소정 깊이까지 식각하여 바닥부 CD가 상부 CD보다 크고, 바닥부가 평평한 리세스(17)를 형성한다. 이 때, 리세스(17)를 형성함과 동시에 하드마스크층(14)을 제거한다.
여기서, 바닥부 선폭(Critical Dimension; CD)이 상부 선폭(CD)보다 크고, 바닥부가 평평한 리세스(17)를 형성하기 위해, 다음과 같은 식각 단계를 진행한다. 먼저, CF4 또는 CHF3을 단독 또는 혼합하여 산화막(13)을 식각한 후, Cl2/HBr/O2/SF6/N2 가스를 이용하여 실리콘 기판(10)의 활성영역(12)을 소정 깊이까지 식각하고, 마지막으로, 등방성(isotropic) 식각을 이용하여 식각을 실시하되, 압력을 10 내지 100mT로 유지하고, 상부 전력을 400 내지 1500W로 높게 유지하면서, 바닥부 전력을 0 내지 5W로 낮게 유지하여, 상부 CD는 작고, 바닥부 CD는 크고, 바닥부가 평평한 구조의 리세스(17)를 형성한다. 이 식각 단계들은 ICP(Inductively Coupled Plasma: 유도 결합 플라스마) 타입의 식각기(etcher)에서 진행하되, 동일 챔버에서 인시투(in situ)로 진행한다. 이때, Cl2/HBr의 비율을 1: 0.5 내지 3 정도로 유지하고, 리세스 깊이를 500 내지 2000Å으로 제어한다. 또한, 등방성 식각은 CF4/O2/He/Ar을 이용하여 10Å/sec 이하의 식각율로 식각한다. 여기서, 등방성 식각을 실시하면, 리세스(17) 식각시에 생성된 폴리머가 리세스 상부에서는 덜 제거되고, 리세스 바닥부에서는 상대적으로 폴리머가 적어서 빠르게 식각되어 바닥부 CD를 키울 수 있으며, 리세스(17) 측벽에 발생하는 실리콘 잔류물(또는 혼(horn))을 제거할 수 있다.
다음으로, 리세스(17) 형성후에 등방성의 화학적 건식 식각(Chemical Dry Etching: CDE)을 이용하여 표면의 데미지(damage)층을 제거하고, 상부 코너 및 바닥부 코너에 라운딩(rounding)을 실시한다. 여기서, 화학적 건식 식각은 다운스트림(down stream) 방식으로 식각하되, 플라스마 방식으로 마이크로파 또는 ICP 타입으로 하여 식각하고, CF4/O2, NF3/O2/He를 단독 또는 혼합하여 150Å/min 이하의 식각율로 식각한다.
다음으로, 화학적 건식 식각 처리 후, 습식 세정 공정에 의해 산화막(13)을 제거하고, 게이트 산화막(도시되지 않음) 형성시, 등각 산화(conformal oxidation)를 이용하여 상부 코너 라운딩(top corner rounding)을 실시한다(도 6의 'D' 부분).
그 다음, 리세스(17)에 금속을 증착한 후 패터닝하여 게이트 전극을 형성한 다. 도 6은 게이트 전극을 형성한 후의 SEM 사진이다.
본 실시예에 의하면, 디자인 룰이 50nm정도까지 감소하여도 반도체 소자 제조 공정에 적용할 수 있고, 게이트 라인과 리세스 부분 사이의 미스얼라인에 의한 어택이 적으며, 유효 채널 길이 확보가 용이하며, 리프레시 특성을 개선할 수 있을 뿐만 아니라 SAC 페일을 줄임으로써 수율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 디자인 룰이 50nm정도까지 감소하여도 반도체 소자 제조 공정에 적용할 수 있고, 게이트 라인과 리세스 부분 사이의 미스얼라인에 의한 어택이 적으며, 유효 채널 길이 확보가 용이하며, 리프레시 특성을 개선할 수 있을 뿐만 아니라 SAC 페일을 줄임으로써 수율을 향상시킬 수 있다.
Claims (23)
- 소정의 하부구조가 형성된 실리콘 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;상기 활성영역을 소정 깊이까지 식각하는 단계;상기 식각된 활성영역에 대해 등방성식각을 진행하여 바닥부 선폭(CD)이 상부 선폭(CD)보다 크고, 바닥부가 평평한 구조의 리세스를 형성하는 단계; 및상기 리세스에 게이트 산화막과 금속막을 증착한 후 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 활성영역을 소정 깊이까지 식각하는 단계는,Cl2/HBr/O2/SF6/N2 가스를 이용하여 식각하는 반도체 소자의 트랜지스터 제조 방법.
- 제2항에 있어서,상기 활성영역을 소정 깊이까지 식각하는 단계와 등방성식각은,ICP(Inductively Coupled Plasma: 유도 결합 플라스마) 타입의 식각기(etcher)에서 진행하되, 동일 챔버에서 인시투(in situ)로 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제2항에 있어서,상기 Cl2/HBr의 비율을 1: 0.5 내지 3 정도로 유지하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제2항에 있어서,상기 등방성 식각은 압력을 10 내지 100mT로 유지하고, 상부 전력을 400 내지 1500W로 높게 유지하고, 바닥부 전력을 0 내지 5W로 낮게 유지하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제2항에 있어서,상기 리세스 깊이는 500 내지 2000Å인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제2항에 있어서,상기 등방성 식각은, 리세스 식각시에 생성된 폴리머가 리세스 상부에서는 덜 제거되고, 리세스 바닥부에서는 상대적으로 폴리머가 적어서 빠르게 식각되어 바닥부 CD를 키우는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제2항에 있어서,상기 등방성 식각은 CF4/O2/He/Ar을 이용하여 10Å/sec 이하의 식각율로 식각하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제2항에 있어서,상기 등방성 식각시, 리세스 측벽에 발생하는 실리콘 잔류물(또는 혼(horn))이 제거되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제2항에 있어서,상기 리세스 형성후에 등방성의 화학적 건식 식각(Chemical Dry Etching: CDE)을 이용하여 표면의 데미지(damage)층을 제거하고, 상부 코너 및 바닥부 코너에 라운딩(rounding)을 실시하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제10항에 있어서,상기 화학적 건식 식각은 다운스트림(down stream) 방식으로 식각하되, 플라스마 방식으로 마이크로파 또는 ICP 타입으로 하여 식각하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제10항에 있어서,상기 화학적 건식 식각은 CF4/O2, NF3/O2/He를 단독 또는 혼합하여 150Å/min 이하의 식각율로 식각하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제10항에 있어서,상기 화학적 건식 식각 처리후, 등각 산화(conformal oxidation)를 이용하여 상부 코너 라운딩(top corner rounding)을 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 활성영역을 소정 깊이까지 식각하여 리세스를 형성하기 전에,상기 활성영역이 정의된 실리콘 기판 상에 이온주입 스크린 산화막을 형성하여 이온주입하는 단계;상기 이온주입 스크린 산화막 상에 하드마스크층과 바닥부반사방지코팅(BARC)막을 순차적으로 형성하고, 그 위에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 배리어(barrier)로 하여 상기 BARC막과 상기 하드마스크층을 패터닝하는 단계;상기 포토레지스트 패턴과 상기 BARC막을 제거하는 단계; 및상기 패터닝된 하드마스크층을 식각 배리어로 하여 상기 이온주입 스크린 산화막을 식각하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 활성영역을 소정 깊이까지 식각하여 리세스를 형성한 후에, 이온주입을 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제14항에 있어서,상기 BARC막의 식각을 단독으로 진행하고, 후속으로 하드마스크층의 식각을 순차적으로 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제14항에 있어서,상기 BARC막의 식각은 CF4/CHF3/O2/SF6/NF3 가스를 혼합하여 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제14항에 있어서,상기 하드마스크층의 식각은 80 내지 90도 정도의 수직 식각(vertical etch)인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제14항에 있어서,상기 하드마스크층의 두께를 리세스 깊이보다 작게 하여 리세스 형성 후 완전히 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제14항에 있어서,상기 활성영역 상부 및 상기 하드마스크층 하부의 상기 이온주입 스크린 산화막을 약 50 내지 200Å 정도로 남기거나, 상기 활성영역을 50 내지 200Å 정도 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제14항에 있어서,상기 하드마스크층으로 폴리실리콘(Poly-silicon), 질화막(Nitride), 규소질산화막(SiON) 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제14항에 있어서,상기 BARC막은 유기(organic) 계열인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제14항에 있어서,상기 이온주입 스크린 산화막의 식각은, CF4 또는 CHF3을 단독 또는 혼합하여 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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| US7560359B2 (en) * | 2004-11-26 | 2009-07-14 | Samsung Electronics Co., Ltd. | Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures |
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| JP5143382B2 (ja) * | 2006-07-27 | 2013-02-13 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| KR100869359B1 (ko) * | 2006-09-28 | 2008-11-19 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 제조 방법 |
| JP2008108923A (ja) * | 2006-10-26 | 2008-05-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7858476B2 (en) | 2006-10-30 | 2010-12-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
| KR100849188B1 (ko) * | 2007-01-31 | 2008-07-30 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
| KR100954116B1 (ko) * | 2006-11-06 | 2010-04-23 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스패턴 형성방법 |
| KR100780598B1 (ko) * | 2006-12-05 | 2007-11-30 | 주식회사 하이닉스반도체 | 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
| KR100827538B1 (ko) * | 2006-12-28 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| TWI425578B (zh) * | 2007-09-28 | 2014-02-01 | Hynix Semiconductor Inc | 製造半導體元件之凹陷閘極之方法 |
| WO2009067241A1 (en) * | 2007-11-21 | 2009-05-28 | Molecular Imprints, Inc. | Porous template and imprinting stack for nano-imprint lithography |
| US20100072671A1 (en) * | 2008-09-25 | 2010-03-25 | Molecular Imprints, Inc. | Nano-imprint lithography template fabrication and treatment |
| US8470188B2 (en) * | 2008-10-02 | 2013-06-25 | Molecular Imprints, Inc. | Nano-imprint lithography templates |
| US20100104852A1 (en) * | 2008-10-23 | 2010-04-29 | Molecular Imprints, Inc. | Fabrication of High-Throughput Nano-Imprint Lithography Templates |
| WO2011094317A2 (en) * | 2010-01-26 | 2011-08-04 | Molecular Imprints, Inc. | Micro-conformal templates for nanoimprint lithography |
| US20110189329A1 (en) * | 2010-01-29 | 2011-08-04 | Molecular Imprints, Inc. | Ultra-Compliant Nanoimprint Lithography Template |
| RU2485621C1 (ru) * | 2011-12-12 | 2013-06-20 | Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Исток" (ФГУП НПП "Исток") | Способ изготовления мощного транзистора свч |
| US10617354B2 (en) | 2014-04-29 | 2020-04-14 | MAD Apparel, Inc. | Biometric electrode system and method of manufacture |
| CN105826176B (zh) * | 2015-01-06 | 2018-10-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US10229850B1 (en) * | 2018-01-02 | 2019-03-12 | Globalfoundries Inc. | Cut-first approach with self-alignment during line patterning |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05251471A (ja) * | 1991-11-11 | 1993-09-28 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| KR19980052470A (ko) * | 1996-12-24 | 1998-09-25 | 문정환 | 트랜지스터의 구조 및 제조 방법 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246108A (ja) * | 1989-03-18 | 1990-10-01 | Toshiba Corp | レジストパターンの形成方法 |
| JPH0738095A (ja) * | 1993-07-23 | 1995-02-07 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP3353532B2 (ja) * | 1995-04-13 | 2002-12-03 | ソニー株式会社 | トレンチエッチング方法 |
| US5824580A (en) * | 1996-07-30 | 1998-10-20 | International Business Machines Corporation | Method of manufacturing an insulated gate field effect transistor |
| JP3252780B2 (ja) * | 1998-01-16 | 2002-02-04 | 日本電気株式会社 | シリコン層のエッチング方法 |
| KR100282452B1 (ko) * | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| KR100297738B1 (ko) * | 1999-10-07 | 2001-11-02 | 윤종용 | 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체소자의 제조방법 |
| JP4200626B2 (ja) * | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
| TW556323B (en) | 2001-07-27 | 2003-10-01 | Vanguard Int Semiconduct Corp | Recess type gate and its formation method of flash memory |
| KR100532446B1 (ko) * | 2003-07-10 | 2005-11-30 | 삼성전자주식회사 | 반도체 소자의 금속배선층 형성방법 |
| JP3651802B2 (ja) | 2002-09-12 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3891087B2 (ja) * | 2002-09-27 | 2007-03-07 | ヤマハ株式会社 | ポリシリコンエッチング方法 |
| JP2004127957A (ja) * | 2002-09-30 | 2004-04-22 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP2004172186A (ja) * | 2002-11-18 | 2004-06-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| CN1531056A (zh) * | 2003-03-13 | 2004-09-22 | 矽统科技股份有限公司 | 浅沟隔离的制造方法 |
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| US7183600B2 (en) * | 2003-06-03 | 2007-02-27 | Samsung Electronics Co., Ltd. | Semiconductor device with trench gate type transistor and method of manufacturing the same |
| US6930030B2 (en) | 2003-06-03 | 2005-08-16 | International Business Machines Corporation | Method of forming an electronic device on a recess in the surface of a thin film of silicon etched to a precise thickness |
| DE10361695B3 (de) | 2003-12-30 | 2005-02-03 | Infineon Technologies Ag | Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs |
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Patent Citations (2)
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|---|---|---|---|---|
| JPH05251471A (ja) * | 1991-11-11 | 1993-09-28 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| KR19980052470A (ko) * | 1996-12-24 | 1998-09-25 | 문정환 | 트랜지스터의 구조 및 제조 방법 |
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