JP2671312B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2671312B2 JP2671312B2 JP62216172A JP21617287A JP2671312B2 JP 2671312 B2 JP2671312 B2 JP 2671312B2 JP 62216172 A JP62216172 A JP 62216172A JP 21617287 A JP21617287 A JP 21617287A JP 2671312 B2 JP2671312 B2 JP 2671312B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- capacitor
- oxidation
- semiconductor device
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、トレンチキャパシタを形成してなる半導体
装置の製造方法に関するものであり、特にトレンチ形状
の改善方法に関するものである。 〔発明の概要〕 本発明は、トレンチキャパシタを有する半導体装置を
製造するに際し、半導体基板にトレンチを形成した後、
湿式酸化を行い湿式酸化膜を形成することにより、トレ
ンチ形状を短時間の熱処理で改善可能となし、トレンチ
キャパシタの耐圧に優れ信頼性の高い半導体装置の製造
方法を提供しようとするものである。 さらに本発明は、湿式酸化による湿式酸化膜の形成
と、不活性ガス雰囲気中でのアニール処理を併用するこ
とにより、トレンチ形状を改善するとともにトレンチ内
壁表面の不純物濃度を調整可能とするものである。 〔従来の技術〕 従来、DRAM（ダイナミックRAM）の容量を形成するキ
ャパシタは、基板上に所定の容量が得られるような面積
を有する層間絶縁膜（キャパシタ絶縁膜）とこれを挟ん
で電極膜とが積層形成された、いわゆる積層型構造をし
たものであった。しかしながら、上記積層型構造キャパ
シタは、その構造上基板上に占める面積の占有率が高
く、半導体装置の小型化を進める上で好ましいものでは
なかった。そこで、基板にトレンチを形成しこのトレン
チ内でキャパシタを形成することにより、キャパシタの
基板上の占有面積を小さくし、より大きな容量を有する
キャパシタ形成可能とする技術が提案されている。 上記トレンチ中にキャパシタを形成する，いわゆるト
レンチキャパシタの技術においては、耐圧性に優れたキ
ャパシタ絶縁膜の形成が重要なテーマとなってい。すな
わち、トレンチ中に絶縁膜を形成する場合、トレンチ入
口の開口縁の形状の関係から、絶縁膜が薄膜化を起こし
たり、電界印加時に該コーナー部で電界集中が起こる等
の理由によりキャパシタ耐圧の低下を招くことになって
いた。一般に、ドライエッチング等の手法によりトレン
チの形成を行った場合、トレンチ入口の開口縁は、鋭角
なエッジ部を有した形状として形成され、この鋭角なエ
ッジ部に起因して上述のような問題が生じていた。 上記トレンチの開口縁の形状を上述のような問題点を
起こさないように所定の曲率を有するように改善する方
法としては、反応性イオンエッチング（RIE）法と酸化
法とが挙げられるが、プロセスの制御性の観点から酸化
法が適当であるとされている。 そして従来は、トレンチ孔のコーナー部の形状を所定
の曲率を有するように改善するには、例えば1000℃以上
の高温で且つ10Å/min以下の低酸化速度を満足するよう
な条件で酸化を行うことが好ましく、酸化によって形成
される酸化膜に発生する応力を充分緩和することができ
るとされてきた。 〔発明が解決しようとする問題点〕 しかしながら、均一な酸化を行うための高温，低酸化
速度による酸化法は、シリコン基板上に形成された他の
部分へ悪影響を及ぼす虞があり、半導体装置製造プロセ
ス中に加わる温度をなるべく少なくし、その処理時間も
短くするという要望に逆行するものであり、実用性に欠
ける等の問題がある。 すなわち、トレンチ形状の改善を行う酸化法が高温で
ある場合には、拡散層の再分布を招き、さらに低い酸化
速度で酸化を行うことにより酸化時間が非常に長時間と
なる等、実用性の面から好ましくない。また、上述のよ
うに高温、低酸化速度でトレンチの形状改善を行った場
合は、トレンチ内壁面に導入された不純物に対する拡散
時間が長くなることになり、高濃度のN+層を制御性良く
形成することも非常に難しい。 そこで、本発明は上述の問題点を解決するために提案
されたものであって、トレンチ形状を短時間の熱処理で
改善するとともにN+層の再分布を最小に抑え、トレンチ
キャパシタの耐圧を改善することが可能な半導体装置の
製造方法を提供することを目的とする。 さらに本発明は、N+層の表面濃度を調製可能とするこ
とを目的とし、信頼性の高い半導体装置の製造方法を提
供とすることを目的とする。 〔問題点を解決するための手段〕 本発明は、上述の目的を達成するために、トレンチキ
ャパシタを有する半導体装置の製造方法において、半導
体装置にトレンチを形成する工程と、少なくともトレン
チ内壁表面に１×1021個cm-3以下の不純物を導入する工
程と、湿式酸化を行い湿式酸化膜を形成する工程と、上
記湿式酸化膜を除去する工程と、トレンチ内に酸化膜を
形成する工程とからなり、トレンチ内の不純物濃度を0.
8〜２×1019cm-3にすることを特徴とするものである。 さらに、本発明の第２の発明は、トレンチキャパシタ
を有する半導体装置の製造方法において、半導体基板に
トレンチを形成する工程と、少なくともトレンチ内壁表
面に１×1021個cm-3以下の不純物を導入する工程と、湿
式酸化を行い湿式酸化膜を形成する工程と、不活性ガス
雰囲気中でアニール処理する工程と、上記湿式酸化膜を
除去する工程と、トレンチ内に酸化膜を形成する工程と
からなり、トレンチ内の不純物濃度を0.8〜２×1019個c
m-3にすることを特徴とするものである。 ここで、湿式酸化を行う際の熱処理温度は900℃〜100
0℃であり、酸化速度は10Å/min〜100Å/minである。 また、トレンチ内壁表面に導入する不純物としては砒
素，リン，アンチモン等が挙げられ、導入方法する方法
としては、例えば砒素のガラスの薄膜を形成した後加熱
して拡散させる固相拡散法等が適用される。また、トレ
ンチ内壁表面の不純物濃度としては、0.8×1019〜２×1
019個cm-3の範囲内とすることが好ましく、したがって
湿式酸化に先立って予め導入する不純物濃度としては１
×1021個cm-3以下であることが好ましい。この不純物濃
度はデバイスの要求から設定されるもので、トレンチ内
壁表面の不純物濃度が0.8×1019個cm-3以下では、空乏
層ができてしまい容量が低下し、キャパシタとしての機
能を発揮することができなくなってしまう。また、トレ
ンチ内壁表面の不純物濃度が２×1019個cm-3以上では、
キャパシタの耐圧性が著しく低下してしまうとともにキ
ャパシタ絶縁膜の膜厚の制御が非常に難しくなってしま
う。 トレンチ内壁面の不純物濃度を上述の範囲に設定する
には、予め導入される不純物濃度を最終的な不純物濃度
を考慮して所定の値としておき、湿式酸化時に目標とす
る不純物濃度になるようにしてもよいし、あるいは湿式
酸化の後に不活性ガス雰囲気中でのアニール処理を行っ
て不純物濃度の微調整を行うようになし、予め導入する
不純物濃度に自由度を持たせるようにしてもよい。この
アニール処理を行う際の実用上熱処理濃度は900℃〜100
0℃である。熱処理温度が900℃以下の場合にはN+層の拡
散があまり良好に起こらない。また、前記アニール処理
は、湿式酸化の後に直ちに行ってもよいし、湿式酸化膜
除去後やキャパシタ絶縁膜形成後等製造工程の最終段階
で行うようにしてもよい。 〔作用〕 本発明においては、トレンチ形成の後に、湿式酸化法
を施しているので、トレンチの開口縁のエッジ部が取り
除かれ、曲率を有するように開口縁の形状が改善され
る。したがって、この上にキャパシタ絶縁膜を形成した
際に、前記エッヂ部による薄膜化が起こることはなく、
また前記エッジ部への電界集中が起こることもないの
で、キャパシタ耐圧が確保される。さらに、湿式酸化は
高酸化速度であるため、熱処理時間を短くすることがで
きN+層の再分布を最小に抑えることができる。 トレンチキャパシタの耐圧は、N+層の表面温度に依存
することから、湿式酸化を行った後、必要に応じてアニ
ール処理することにより、N+層の表面濃度の微調整をす
ることができ、トレンチキャパシタの容量，耐圧等を改
善することができる。 〔実施例〕 以下、本発明を適用した半導体装置の製造方法につい
て図面を参考にして説明する。 実施例１ 先ず、第１図に示すように、所定の厚さを有したSi基
板（１）を用意し、これにキャパシタを形成するトレン
チ孔（２）となる微細孔をエッチング法を用いて形成し
た。このトレンチ孔（２）は、所定のキャパシタが得ら
れるような容量を有する微細孔として形成され、トレン
チ孔（２）の入口付近のコーナー部（３）及びトレンチ
孔底部（４）は共に鋭角な角度を有して形成されてい
る。 そして、第２図に示すように、上述のようにして形成
されたトレンチ孔内壁表面（５）に対して１×1021個cm
-3以下の高濃度不純物を固相拡散法により導入し、N+層
（６）を形成した。本発明では上記不純物の導入方法と
しては砒素ガラスを用いた固相拡散法を用いた。。 次に、第３図に示すように、酸素＋水素雰囲気中で湿
式酸化を行い、膜厚500ÅのSiO2膜（７）を形成した。
上記湿式酸化の温度条件は、900℃〜1000℃である。上
記湿式酸化工程によって、N+層（６）の表面濃度を0.8
×1019〜２×1019個cm-3と所定の値となるように調整し
た。 上述のように湿式酸化法により犠牲酸化を行った後、
第４図に示すように、該酸化膜を除去した。 そして、第５図に示すように、トレンチ孔内壁表面
（５）に対してキャパシタ酸化膜（８）を形成し、さら
にポリシリコン（10）をトレンチ孔（２）内に充填して
トレンチキャパシタを有した半導体装置を製造した。 実施例２ 実施例１と同様にして、先ず第１図に示すように、所
定の厚さを有したSi基板（１）を用意し、これにキャパ
シタを形成するトレンチ孔（２）となる微細孔をエッチ
ング法を用いて形成した。このトレンチ孔（２）の入口
付近のコーナー部（３）及びトレンチ孔底部（４）は共
に鋭角な角度を有して形成されている。 そして、第２図に示すように、上述のようにして形成
されたトレンチ孔内壁表面（５）に対して１×1021個cm
-3以下の高濃度不純物を砒素ガラスを用いた固相拡散法
により導入し、N+層（６）を形成した。 次に、第３図に示すように、酸素＋水素雰囲気中、90
0℃〜1000℃の温度条件で湿式酸化を行い、膜厚500Åの
SiO2膜（７）を形成した。 上述のように湿式酸化法により犠牲酸化を行った後、
トレンチ孔内壁表面（５）に対して不活性ガス雰囲気中
でアニール処理を行った。上記アニール処理で使用した
不活性ガスは窒素ガスであり、アニール処理温度900℃
〜1000℃、アニール処理時間は25分間である。上記アニ
ール処理を施すことによって、N+層（６）の表面濃度を
0.8×1019〜２×1019個cm-3と所定の値となるように微
調整することができた。 上述のようにアニール処理を行った後、第４図に示す
ように、上記酸化膜を除去した。 そして、第５図に示すように、トレンチ孔内壁表面
（５）に対して絶縁用酸化膜（８）を形成し、さらにポ
リシリコン（10）をトレンチ孔（２）内に充填してトレ
ンチキャパシタを有した半導体装置を製造した。 このようにしてトレンチキャパシタを有する半導体装
置を製造することによって、トレンチ孔のコーナー部の
形状を曲率を有するように改善することができ、N+層の
再分布を最小に抑えることができる。 さらに、湿式酸化後にアニール処理を施すことによ
り、N+層の表面温度の微調整が良好に行える。 比較例１ 実施例１と同様の製造方法により、基板にトレンチ孔
とN+層を形成した。そして、酸素雰囲気中において900
℃〜1000℃の温度条件で乾式酸化のみを行い、500ÅのS
iO2膜を形成した。このようにして酸化処理を施したト
レンチ孔にキャパシタを形成する絶縁膜を形成し、その
後ポリシリコンをトレンチ孔内に充填してトレンチキャ
パシタを有する半導体装置を製造した。 比較例２ 実施例１と同様の製造方法により、基板にトレンチ孔
とN+層を形成した。そして、このトレンチ孔中の何等酸
化処理や熱処理を施さずキャパシタを形成する絶縁膜を
形成し、その後ポリシリコンをトレンチ孔内に充填して
トレンチキャパシタを有する半導体装置を製造した。 以上のようにして形成した各半導体装置を用いてN+層
の表面濃度と破壊電圧との関係を調べた。その結果を第
６図に示す。なお、図中△印が実施例１に、▲印が実施
例２に、○印が比較例１に、●印が比較例２にそれぞれ
対応している。第６図から明らかなように、従来のトレ
ンチキャパシタ形成方法である乾式酸化法によって作製
した比較例１のトレンチキャパシタが示す破壊電圧及び
N+層の濃度と本発明方法を使用して作製した実施例１及
び実施例２のトレンチキャパシタが示す破壊電圧及びN+
層濃度とを比較した場合、破壊電圧及びN+層濃度ともに
略同等の値を示している。これは、乾式酸化法によって
得られたトレンチキャパシタの形状と湿式酸化法によっ
て得られたトレンチキャパシタの形状とが略同等の形状
であったこと，すなわち湿式酸化法によって得られたト
レンチキャパシタの形状が乾式酸化法によって得られた
トレンチキャパシタの形状と略等しく改善されたことを
示すものである。 したがって、湿式酸化法は乾式酸化法と比較して酸化
を行う際の熱処理時間が1/2〜1/10と非常に短時間で行
えるにもかかわらず、上述のように乾式酸化法と略同等
の効果が得られることから乾式酸化法よりも湿式酸化法
の方が優れた処理方法であるといえる。 さらに、実施例１と実施例２で比較されるように湿式
酸化を行った後にアニール処理を施することによってN+
層の濃度を微調整することができる。 一方、酸化処理を一切行っていない比較例２は、トレ
ンチキャパシタの形状の改善が全く行われていないため
破壊電圧が低くN+層濃度も高い値を示している。 〔発明の効果〕 以上の説明から明らかなように、本発明では湿式酸化
法を採用してるので、トレンチ形状改善のための熱処理
が短時間で行え、また乾式酸化法と同等以上にトレンチ
の形状を改善することができる。したがって、N+層の再
分布を最小に抑えることができ、また基板上の他の部分
への悪影響を抑えることができる。 さらに、本発明の第２の発明では、工程中にトレンチ
キャパシタのN+層の表面濃度の調製のためのアニール処
理工程を加入しているので、容易にN+層の表面濃度を調
製することができ、トレンチキャパシタの容量や耐圧を
改善することができる。
装置の製造方法に関するものであり、特にトレンチ形状
の改善方法に関するものである。 〔発明の概要〕 本発明は、トレンチキャパシタを有する半導体装置を
製造するに際し、半導体基板にトレンチを形成した後、
湿式酸化を行い湿式酸化膜を形成することにより、トレ
ンチ形状を短時間の熱処理で改善可能となし、トレンチ
キャパシタの耐圧に優れ信頼性の高い半導体装置の製造
方法を提供しようとするものである。 さらに本発明は、湿式酸化による湿式酸化膜の形成
と、不活性ガス雰囲気中でのアニール処理を併用するこ
とにより、トレンチ形状を改善するとともにトレンチ内
壁表面の不純物濃度を調整可能とするものである。 〔従来の技術〕 従来、DRAM（ダイナミックRAM）の容量を形成するキ
ャパシタは、基板上に所定の容量が得られるような面積
を有する層間絶縁膜（キャパシタ絶縁膜）とこれを挟ん
で電極膜とが積層形成された、いわゆる積層型構造をし
たものであった。しかしながら、上記積層型構造キャパ
シタは、その構造上基板上に占める面積の占有率が高
く、半導体装置の小型化を進める上で好ましいものでは
なかった。そこで、基板にトレンチを形成しこのトレン
チ内でキャパシタを形成することにより、キャパシタの
基板上の占有面積を小さくし、より大きな容量を有する
キャパシタ形成可能とする技術が提案されている。 上記トレンチ中にキャパシタを形成する，いわゆるト
レンチキャパシタの技術においては、耐圧性に優れたキ
ャパシタ絶縁膜の形成が重要なテーマとなってい。すな
わち、トレンチ中に絶縁膜を形成する場合、トレンチ入
口の開口縁の形状の関係から、絶縁膜が薄膜化を起こし
たり、電界印加時に該コーナー部で電界集中が起こる等
の理由によりキャパシタ耐圧の低下を招くことになって
いた。一般に、ドライエッチング等の手法によりトレン
チの形成を行った場合、トレンチ入口の開口縁は、鋭角
なエッジ部を有した形状として形成され、この鋭角なエ
ッジ部に起因して上述のような問題が生じていた。 上記トレンチの開口縁の形状を上述のような問題点を
起こさないように所定の曲率を有するように改善する方
法としては、反応性イオンエッチング（RIE）法と酸化
法とが挙げられるが、プロセスの制御性の観点から酸化
法が適当であるとされている。 そして従来は、トレンチ孔のコーナー部の形状を所定
の曲率を有するように改善するには、例えば1000℃以上
の高温で且つ10Å/min以下の低酸化速度を満足するよう
な条件で酸化を行うことが好ましく、酸化によって形成
される酸化膜に発生する応力を充分緩和することができ
るとされてきた。 〔発明が解決しようとする問題点〕 しかしながら、均一な酸化を行うための高温，低酸化
速度による酸化法は、シリコン基板上に形成された他の
部分へ悪影響を及ぼす虞があり、半導体装置製造プロセ
ス中に加わる温度をなるべく少なくし、その処理時間も
短くするという要望に逆行するものであり、実用性に欠
ける等の問題がある。 すなわち、トレンチ形状の改善を行う酸化法が高温で
ある場合には、拡散層の再分布を招き、さらに低い酸化
速度で酸化を行うことにより酸化時間が非常に長時間と
なる等、実用性の面から好ましくない。また、上述のよ
うに高温、低酸化速度でトレンチの形状改善を行った場
合は、トレンチ内壁面に導入された不純物に対する拡散
時間が長くなることになり、高濃度のN+層を制御性良く
形成することも非常に難しい。 そこで、本発明は上述の問題点を解決するために提案
されたものであって、トレンチ形状を短時間の熱処理で
改善するとともにN+層の再分布を最小に抑え、トレンチ
キャパシタの耐圧を改善することが可能な半導体装置の
製造方法を提供することを目的とする。 さらに本発明は、N+層の表面濃度を調製可能とするこ
とを目的とし、信頼性の高い半導体装置の製造方法を提
供とすることを目的とする。 〔問題点を解決するための手段〕 本発明は、上述の目的を達成するために、トレンチキ
ャパシタを有する半導体装置の製造方法において、半導
体装置にトレンチを形成する工程と、少なくともトレン
チ内壁表面に１×1021個cm-3以下の不純物を導入する工
程と、湿式酸化を行い湿式酸化膜を形成する工程と、上
記湿式酸化膜を除去する工程と、トレンチ内に酸化膜を
形成する工程とからなり、トレンチ内の不純物濃度を0.
8〜２×1019cm-3にすることを特徴とするものである。 さらに、本発明の第２の発明は、トレンチキャパシタ
を有する半導体装置の製造方法において、半導体基板に
トレンチを形成する工程と、少なくともトレンチ内壁表
面に１×1021個cm-3以下の不純物を導入する工程と、湿
式酸化を行い湿式酸化膜を形成する工程と、不活性ガス
雰囲気中でアニール処理する工程と、上記湿式酸化膜を
除去する工程と、トレンチ内に酸化膜を形成する工程と
からなり、トレンチ内の不純物濃度を0.8〜２×1019個c
m-3にすることを特徴とするものである。 ここで、湿式酸化を行う際の熱処理温度は900℃〜100
0℃であり、酸化速度は10Å/min〜100Å/minである。 また、トレンチ内壁表面に導入する不純物としては砒
素，リン，アンチモン等が挙げられ、導入方法する方法
としては、例えば砒素のガラスの薄膜を形成した後加熱
して拡散させる固相拡散法等が適用される。また、トレ
ンチ内壁表面の不純物濃度としては、0.8×1019〜２×1
019個cm-3の範囲内とすることが好ましく、したがって
湿式酸化に先立って予め導入する不純物濃度としては１
×1021個cm-3以下であることが好ましい。この不純物濃
度はデバイスの要求から設定されるもので、トレンチ内
壁表面の不純物濃度が0.8×1019個cm-3以下では、空乏
層ができてしまい容量が低下し、キャパシタとしての機
能を発揮することができなくなってしまう。また、トレ
ンチ内壁表面の不純物濃度が２×1019個cm-3以上では、
キャパシタの耐圧性が著しく低下してしまうとともにキ
ャパシタ絶縁膜の膜厚の制御が非常に難しくなってしま
う。 トレンチ内壁面の不純物濃度を上述の範囲に設定する
には、予め導入される不純物濃度を最終的な不純物濃度
を考慮して所定の値としておき、湿式酸化時に目標とす
る不純物濃度になるようにしてもよいし、あるいは湿式
酸化の後に不活性ガス雰囲気中でのアニール処理を行っ
て不純物濃度の微調整を行うようになし、予め導入する
不純物濃度に自由度を持たせるようにしてもよい。この
アニール処理を行う際の実用上熱処理濃度は900℃〜100
0℃である。熱処理温度が900℃以下の場合にはN+層の拡
散があまり良好に起こらない。また、前記アニール処理
は、湿式酸化の後に直ちに行ってもよいし、湿式酸化膜
除去後やキャパシタ絶縁膜形成後等製造工程の最終段階
で行うようにしてもよい。 〔作用〕 本発明においては、トレンチ形成の後に、湿式酸化法
を施しているので、トレンチの開口縁のエッジ部が取り
除かれ、曲率を有するように開口縁の形状が改善され
る。したがって、この上にキャパシタ絶縁膜を形成した
際に、前記エッヂ部による薄膜化が起こることはなく、
また前記エッジ部への電界集中が起こることもないの
で、キャパシタ耐圧が確保される。さらに、湿式酸化は
高酸化速度であるため、熱処理時間を短くすることがで
きN+層の再分布を最小に抑えることができる。 トレンチキャパシタの耐圧は、N+層の表面温度に依存
することから、湿式酸化を行った後、必要に応じてアニ
ール処理することにより、N+層の表面濃度の微調整をす
ることができ、トレンチキャパシタの容量，耐圧等を改
善することができる。 〔実施例〕 以下、本発明を適用した半導体装置の製造方法につい
て図面を参考にして説明する。 実施例１ 先ず、第１図に示すように、所定の厚さを有したSi基
板（１）を用意し、これにキャパシタを形成するトレン
チ孔（２）となる微細孔をエッチング法を用いて形成し
た。このトレンチ孔（２）は、所定のキャパシタが得ら
れるような容量を有する微細孔として形成され、トレン
チ孔（２）の入口付近のコーナー部（３）及びトレンチ
孔底部（４）は共に鋭角な角度を有して形成されてい
る。 そして、第２図に示すように、上述のようにして形成
されたトレンチ孔内壁表面（５）に対して１×1021個cm
-3以下の高濃度不純物を固相拡散法により導入し、N+層
（６）を形成した。本発明では上記不純物の導入方法と
しては砒素ガラスを用いた固相拡散法を用いた。。 次に、第３図に示すように、酸素＋水素雰囲気中で湿
式酸化を行い、膜厚500ÅのSiO2膜（７）を形成した。
上記湿式酸化の温度条件は、900℃〜1000℃である。上
記湿式酸化工程によって、N+層（６）の表面濃度を0.8
×1019〜２×1019個cm-3と所定の値となるように調整し
た。 上述のように湿式酸化法により犠牲酸化を行った後、
第４図に示すように、該酸化膜を除去した。 そして、第５図に示すように、トレンチ孔内壁表面
（５）に対してキャパシタ酸化膜（８）を形成し、さら
にポリシリコン（10）をトレンチ孔（２）内に充填して
トレンチキャパシタを有した半導体装置を製造した。 実施例２ 実施例１と同様にして、先ず第１図に示すように、所
定の厚さを有したSi基板（１）を用意し、これにキャパ
シタを形成するトレンチ孔（２）となる微細孔をエッチ
ング法を用いて形成した。このトレンチ孔（２）の入口
付近のコーナー部（３）及びトレンチ孔底部（４）は共
に鋭角な角度を有して形成されている。 そして、第２図に示すように、上述のようにして形成
されたトレンチ孔内壁表面（５）に対して１×1021個cm
-3以下の高濃度不純物を砒素ガラスを用いた固相拡散法
により導入し、N+層（６）を形成した。 次に、第３図に示すように、酸素＋水素雰囲気中、90
0℃〜1000℃の温度条件で湿式酸化を行い、膜厚500Åの
SiO2膜（７）を形成した。 上述のように湿式酸化法により犠牲酸化を行った後、
トレンチ孔内壁表面（５）に対して不活性ガス雰囲気中
でアニール処理を行った。上記アニール処理で使用した
不活性ガスは窒素ガスであり、アニール処理温度900℃
〜1000℃、アニール処理時間は25分間である。上記アニ
ール処理を施すことによって、N+層（６）の表面濃度を
0.8×1019〜２×1019個cm-3と所定の値となるように微
調整することができた。 上述のようにアニール処理を行った後、第４図に示す
ように、上記酸化膜を除去した。 そして、第５図に示すように、トレンチ孔内壁表面
（５）に対して絶縁用酸化膜（８）を形成し、さらにポ
リシリコン（10）をトレンチ孔（２）内に充填してトレ
ンチキャパシタを有した半導体装置を製造した。 このようにしてトレンチキャパシタを有する半導体装
置を製造することによって、トレンチ孔のコーナー部の
形状を曲率を有するように改善することができ、N+層の
再分布を最小に抑えることができる。 さらに、湿式酸化後にアニール処理を施すことによ
り、N+層の表面温度の微調整が良好に行える。 比較例１ 実施例１と同様の製造方法により、基板にトレンチ孔
とN+層を形成した。そして、酸素雰囲気中において900
℃〜1000℃の温度条件で乾式酸化のみを行い、500ÅのS
iO2膜を形成した。このようにして酸化処理を施したト
レンチ孔にキャパシタを形成する絶縁膜を形成し、その
後ポリシリコンをトレンチ孔内に充填してトレンチキャ
パシタを有する半導体装置を製造した。 比較例２ 実施例１と同様の製造方法により、基板にトレンチ孔
とN+層を形成した。そして、このトレンチ孔中の何等酸
化処理や熱処理を施さずキャパシタを形成する絶縁膜を
形成し、その後ポリシリコンをトレンチ孔内に充填して
トレンチキャパシタを有する半導体装置を製造した。 以上のようにして形成した各半導体装置を用いてN+層
の表面濃度と破壊電圧との関係を調べた。その結果を第
６図に示す。なお、図中△印が実施例１に、▲印が実施
例２に、○印が比較例１に、●印が比較例２にそれぞれ
対応している。第６図から明らかなように、従来のトレ
ンチキャパシタ形成方法である乾式酸化法によって作製
した比較例１のトレンチキャパシタが示す破壊電圧及び
N+層の濃度と本発明方法を使用して作製した実施例１及
び実施例２のトレンチキャパシタが示す破壊電圧及びN+
層濃度とを比較した場合、破壊電圧及びN+層濃度ともに
略同等の値を示している。これは、乾式酸化法によって
得られたトレンチキャパシタの形状と湿式酸化法によっ
て得られたトレンチキャパシタの形状とが略同等の形状
であったこと，すなわち湿式酸化法によって得られたト
レンチキャパシタの形状が乾式酸化法によって得られた
トレンチキャパシタの形状と略等しく改善されたことを
示すものである。 したがって、湿式酸化法は乾式酸化法と比較して酸化
を行う際の熱処理時間が1/2〜1/10と非常に短時間で行
えるにもかかわらず、上述のように乾式酸化法と略同等
の効果が得られることから乾式酸化法よりも湿式酸化法
の方が優れた処理方法であるといえる。 さらに、実施例１と実施例２で比較されるように湿式
酸化を行った後にアニール処理を施することによってN+
層の濃度を微調整することができる。 一方、酸化処理を一切行っていない比較例２は、トレ
ンチキャパシタの形状の改善が全く行われていないため
破壊電圧が低くN+層濃度も高い値を示している。 〔発明の効果〕 以上の説明から明らかなように、本発明では湿式酸化
法を採用してるので、トレンチ形状改善のための熱処理
が短時間で行え、また乾式酸化法と同等以上にトレンチ
の形状を改善することができる。したがって、N+層の再
分布を最小に抑えることができ、また基板上の他の部分
への悪影響を抑えることができる。 さらに、本発明の第２の発明では、工程中にトレンチ
キャパシタのN+層の表面濃度の調製のためのアニール処
理工程を加入しているので、容易にN+層の表面濃度を調
製することができ、トレンチキャパシタの容量や耐圧を
改善することができる。
【図面の簡単な説明】
第１図乃至第５図は本発明を適用した半導体装置の製造
方法をその工程順に従って示す要部拡大断面図であり、
第１図はトレンチ孔形成工程、第２図はN+層形成工程、
第３図は湿式酸化工程、第４図は酸化膜除去工程、第５
図はキャパシタ絶縁膜形成工程をそれぞれ示すものであ
る。 第６図はN+層の表面濃度と破壊電圧との関係を示す特性
図である。 １……基板 ２……トレンチ孔 ３……コーナー部 ６……N+層 ７……SiO2膜 ８……キャパシタ絶縁膜
方法をその工程順に従って示す要部拡大断面図であり、
第１図はトレンチ孔形成工程、第２図はN+層形成工程、
第３図は湿式酸化工程、第４図は酸化膜除去工程、第５
図はキャパシタ絶縁膜形成工程をそれぞれ示すものであ
る。 第６図はN+層の表面濃度と破壊電圧との関係を示す特性
図である。 １……基板 ２……トレンチ孔 ３……コーナー部 ６……N+層 ７……SiO2膜 ８……キャパシタ絶縁膜
Claims (1)
- (57)【特許請求の範囲】 １．トレンチキャパシタを有する半導体装置の製造方法
において、 半導体基板にトレンチを形成する工程と、 少なくともトレンチ内壁表面に１×1021個cm-3以下の不
純物を導入する工程と、 湿式酸化を行い湿式酸化膜を形成する工程と、 上記湿式酸化膜を除去する工程と、 トレンチ内に酸化膜を形成する工程とからなり、 トレンチ内の不純物濃度を0.8〜２×1019個cm-3にする
ことを特徴とする半導体装置の製造方法。 ２．トレンチキャパシタを有する半導体装置の製造方法
において、 半導体基板にトレンチを形成する工程と、 少なくともトレンチ内壁表面に１×1021個cm-3以下の不
純物を導入する工程と、 湿式酸化を行い湿式酸化膜を形成する工程と、 不活性ガス雰囲気中でアニール処理する工程と、 上記湿式酸化膜を除去する工程と、 トレンチ内に酸化膜を形成する工程とからなり、 トレンチ内の不純物濃度を0.8〜２×1019個cm-3にする
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216172A JP2671312B2 (ja) | 1987-08-29 | 1987-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216172A JP2671312B2 (ja) | 1987-08-29 | 1987-08-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6459847A JPS6459847A (en) | 1989-03-07 |
| JP2671312B2 true JP2671312B2 (ja) | 1997-10-29 |
Family
ID=16684414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62216172A Expired - Fee Related JP2671312B2 (ja) | 1987-08-29 | 1987-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671312B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216538A (ja) * | 1988-02-24 | 1989-08-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3396553B2 (ja) * | 1994-02-04 | 2003-04-14 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP4198966B2 (ja) * | 2002-10-17 | 2008-12-17 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2602808B2 (ja) * | 1986-01-21 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS62185353A (ja) * | 1986-02-10 | 1987-08-13 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-08-29 JP JP62216172A patent/JP2671312B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6459847A (en) | 1989-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5442223A (en) | Semiconductor device with stress relief | |
| US6022802A (en) | Low dielectric constant intermetal dielectric (IMD) by formation of air gap between metal lines | |
| JP2761685B2 (ja) | 半導体装置の製造方法 | |
| JP2994128B2 (ja) | 半導体装置の製造方法 | |
| JP2671312B2 (ja) | 半導体装置の製造方法 | |
| JP3412449B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH0629314A (ja) | 半導体装置及びその製造方法 | |
| US5849619A (en) | Method for formation of capacitors | |
| JP2867799B2 (ja) | 半導体装置の製造方法 | |
| RU1830156C (ru) | Способ изготовлени полупроводниковых приборов | |
| JP3173114B2 (ja) | 薄膜トランジスタ | |
| JPH0824166B2 (ja) | 半導体装置の製造方法 | |
| JPH05175458A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3161523B2 (ja) | 半導体装置の製造方法 | |
| JP3264352B2 (ja) | 半導体装置の製造方法 | |
| JPH0277149A (ja) | 半導体装置およびその製造方法 | |
| JPH0311551B2 (ja) | ||
| JPS632375A (ja) | 半導体記憶装置の製造方法 | |
| JP3336772B2 (ja) | 多結晶半導体パターン上の絶縁膜の形成方法とこれを用いた半導体装置の製法 | |
| JP3006793B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3078109B2 (ja) | 半導体装置の製造方法 | |
| JPS62293637A (ja) | 半導体装置の製造方法 | |
| JP2828014B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000357665A (ja) | 半導体基板中に絶縁領域を形成する方法 | |
| JPS6018935A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |