JP3078109B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3078109B2 JP3078109B2 JP04121107A JP12110792A JP3078109B2 JP 3078109 B2 JP3078109 B2 JP 3078109B2 JP 04121107 A JP04121107 A JP 04121107A JP 12110792 A JP12110792 A JP 12110792A JP 3078109 B2 JP3078109 B2 JP 3078109B2
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- silicon
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Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭ等の半導体装
置の製造方法の内、特にスタック型メモリセルの容量蓄
積電極を単結晶シリコンまたは０．５μｍ以上の巨大グ
レインをもつ多結晶シリコンとするようにしたキャパシ
タの下部電極形成に関するものである。
置の製造方法の内、特にスタック型メモリセルの容量蓄
積電極を単結晶シリコンまたは０．５μｍ以上の巨大グ
レインをもつ多結晶シリコンとするようにしたキャパシ
タの下部電極形成に関するものである。
【０００２】
【従来の技術】従来、スタック型メモリセルの下部およ
び上部電極としては、ＰまたはＡｓを含む多結晶シリコ
ンで形成されていた。また、その多結晶シリコンの結晶
粒径は０．１〜０．３μｍ程度であった。図１は後述す
るこの発明の半導体装置の製造方法の実施例を説明する
ための工程断面図であるが、従来の半導体装置の製造方
法としてのキャパシタの下部電極の形成方法の説明に際
し、この図１を援用して説明する。
び上部電極としては、ＰまたはＡｓを含む多結晶シリコ
ンで形成されていた。また、その多結晶シリコンの結晶
粒径は０．１〜０．３μｍ程度であった。図１は後述す
るこの発明の半導体装置の製造方法の実施例を説明する
ための工程断面図であるが、従来の半導体装置の製造方
法としてのキャパシタの下部電極の形成方法の説明に際
し、この図１を援用して説明する。
【０００３】まず、図１（ａ）に示すように、シリコン
基板１上にフィールド酸化膜２を形成し、ゲート酸化膜
３、多結晶シリコンによるゲート電極４を形成した後、
イオンを注入してソース・ドレイン領域５を形成し、こ
のソース・ドレイン領域５上のコンタクト孔６の部分を
除き、全面がＣＶＤ法により得られた酸化膜７で覆われ
たシリコンウエハ上に減圧ＣＶＤ（ＬＰ−ＣＶＤ）法に
より、多結晶シリコン８を厚さ１０００Åから４０００
Å程度形成する。このときの多結晶シリコン８の形成条
件としては、ガスとしてＳｉＨ4 を使用し、このＳｉＨ
4 ガスの圧力としては、０．１〜０．４Torr、温度とし
ては、５８０から６５０℃が使用されている。この多結
晶シリコン８の結晶粒径は０．０２から０．１μｍ程度
と小さく、また多結晶シリコンの表面はミクロに見る
と、凹凸のある表面をしている。
基板１上にフィールド酸化膜２を形成し、ゲート酸化膜
３、多結晶シリコンによるゲート電極４を形成した後、
イオンを注入してソース・ドレイン領域５を形成し、こ
のソース・ドレイン領域５上のコンタクト孔６の部分を
除き、全面がＣＶＤ法により得られた酸化膜７で覆われ
たシリコンウエハ上に減圧ＣＶＤ（ＬＰ−ＣＶＤ）法に
より、多結晶シリコン８を厚さ１０００Åから４０００
Å程度形成する。このときの多結晶シリコン８の形成条
件としては、ガスとしてＳｉＨ4 を使用し、このＳｉＨ
4 ガスの圧力としては、０．１〜０．４Torr、温度とし
ては、５８０から６５０℃が使用されている。この多結
晶シリコン８の結晶粒径は０．０２から０．１μｍ程度
と小さく、また多結晶シリコンの表面はミクロに見る
と、凹凸のある表面をしている。
【０００４】次に、図１（ｂ）に示すように、前記多結
晶シリコン８に導電性をもたせるために、リンまたはＡ
ｓをイオンインプランテーション等により多結晶シリコ
ン８中へ導入する。次にリソグラフィおよびエッチング
技術により、多結晶シリコン８を部分的に残し、ＤＲＡ
Ｍ容量の蓄積電極９を形成する。
晶シリコン８に導電性をもたせるために、リンまたはＡ
ｓをイオンインプランテーション等により多結晶シリコ
ン８中へ導入する。次にリソグラフィおよびエッチング
技術により、多結晶シリコン８を部分的に残し、ＤＲＡ
Ｍ容量の蓄積電極９を形成する。
【０００５】次に、図１（ｃ）に示すように、８５０か
ら９００℃の熱処理により、多結晶シリコン８中のリン
またはＡｓを電気的に活性化させた後、ＬＰ−ＣＶＤ法
（ＳｉＨ2 Ｃｌ2 とＮＨ3 の反応により、６００℃から
８００℃、圧力０．１から０．４Torr）により、誘電体
膜となるシリコン窒化膜１０を厚さ５〜１０μｍ形成す
る。
ら９００℃の熱処理により、多結晶シリコン８中のリン
またはＡｓを電気的に活性化させた後、ＬＰ−ＣＶＤ法
（ＳｉＨ2 Ｃｌ2 とＮＨ3 の反応により、６００℃から
８００℃、圧力０．１から０．４Torr）により、誘電体
膜となるシリコン窒化膜１０を厚さ５〜１０μｍ形成す
る。
【０００６】次に、シリコン窒化膜１０の欠陥を減らす
ため、ウェット雰囲気中で、たとえば９００℃，２０分
間，シリコン窒化膜１０の表面を酸化して、酸化膜１１
を形成する。
ため、ウェット雰囲気中で、たとえば９００℃，２０分
間，シリコン窒化膜１０の表面を酸化して、酸化膜１１
を形成する。
【０００７】次に、図１（ｄ）に示すように、全面に上
部電極となる多結晶シリコン膜１２を部分的に形成し、
ＤＲＡＭの容量を形成する。
部電極となる多結晶シリコン膜１２を部分的に形成し、
ＤＲＡＭの容量を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、前記の
半導体装置の製造方法では、以下のような問題点があ
り、そのため、薄いシリコン窒化膜を誘電体として用い
ることができなかった。
半導体装置の製造方法では、以下のような問題点があ
り、そのため、薄いシリコン窒化膜を誘電体として用い
ることができなかった。
【０００９】すなわち、誘電体であるシリコン窒化膜１
０の形成時、その下地となる多結晶シリコン膜の粒径が
小さく、また、その表面は滑らかではなく、微細な凹凸
が形成されたままとなる。さらに、多結晶シリコンのそ
のときの粒径は０．１から０．４ミクロン程度であり、
微細な凹凸は０．０１から０．０２ミクロン程度であ
る。
０の形成時、その下地となる多結晶シリコン膜の粒径が
小さく、また、その表面は滑らかではなく、微細な凹凸
が形成されたままとなる。さらに、多結晶シリコンのそ
のときの粒径は０．１から０．４ミクロン程度であり、
微細な凹凸は０．０１から０．０２ミクロン程度であ
る。
【００１０】このような状態の多結晶シリコンの表面に
形成されたシリコン窒化膜は、ＴＤＤＢ（電気的信頼
性）が悪くなる。これは表面の微細な凹凸により電界集
中が起きているためと考えられる。このような多結晶シ
リコンの表面に形成されたシリコン窒化膜は、耐酸化性
が弱く（シリコン窒化膜の表面酸化時に、下地電極が酸
化されてしまう。）、薄膜化できないという欠点を持っ
ていた。
形成されたシリコン窒化膜は、ＴＤＤＢ（電気的信頼
性）が悪くなる。これは表面の微細な凹凸により電界集
中が起きているためと考えられる。このような多結晶シ
リコンの表面に形成されたシリコン窒化膜は、耐酸化性
が弱く（シリコン窒化膜の表面酸化時に、下地電極が酸
化されてしまう。）、薄膜化できないという欠点を持っ
ていた。
【００１１】これは、多結晶シリコンの微細なグレイン
が、その後のプロセス中の熱処理で成長し、シリコン窒
化膜１０にストレスを及ぼすためと考えられる。
が、その後のプロセス中の熱処理で成長し、シリコン窒
化膜１０にストレスを及ぼすためと考えられる。
【００１２】この発明は前記従来技術が持っている問題
点のうち、ＤＲＡＭ等の容量形成において、薄いシリコ
ン窒化膜が使用できないという問題点について解決した
半導体装置の製造方法を提供することを目的とする。
点のうち、ＤＲＡＭ等の容量形成において、薄いシリコ
ン窒化膜が使用できないという問題点について解決した
半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明は前記問題点を
解決するために、キャパシタの下部電極形成において、
単結晶シリコンからなる導電層が表面に露出している部
分を除いて全面が絶縁膜で覆われているウエハの表面に
多結晶シリコンを形成後、レーザアニールにより単結晶
化する工程を導入したものである。
解決するために、キャパシタの下部電極形成において、
単結晶シリコンからなる導電層が表面に露出している部
分を除いて全面が絶縁膜で覆われているウエハの表面に
多結晶シリコンを形成後、レーザアニールにより単結晶
化する工程を導入したものである。
【００１４】また、キャパシタの下部電極形成として、
一部を除いて全面が絶縁膜で覆われていたウエハ上に
０．５ミクロン以上の巨大グレインを持つ多結晶シリコ
ンを形成する工程を導入したものである。
一部を除いて全面が絶縁膜で覆われていたウエハ上に
０．５ミクロン以上の巨大グレインを持つ多結晶シリコ
ンを形成する工程を導入したものである。
【００１５】
【作用】この発明によれば、キャパシタの下部電極形成
において、以上のような工程を導入したので、多結晶シ
リコン形成後、その下地の単結晶シリコンとのコンタク
ト部を種としてレーザアニールにより多結晶シリコンを
単結晶シリコンに変えることにより、その表面が円滑に
なり、その上面に形成する誘電体膜としてのシリコン窒
化膜を薄膜化しても、窒化膜表面の酸化時に下地電極の
異常酸化が生ずることがなく、良好な電気的特性を示
し、したがって、前記問題点を除去できる。
において、以上のような工程を導入したので、多結晶シ
リコン形成後、その下地の単結晶シリコンとのコンタク
ト部を種としてレーザアニールにより多結晶シリコンを
単結晶シリコンに変えることにより、その表面が円滑に
なり、その上面に形成する誘電体膜としてのシリコン窒
化膜を薄膜化しても、窒化膜表面の酸化時に下地電極の
異常酸化が生ずることがなく、良好な電気的特性を示
し、したがって、前記問題点を除去できる。
【００１６】また、キャパシタの下部電極として、０．
５ミクロン以上の巨大グレインをもつ多結晶シリコンを
形成するから、微細な凹凸による電界集中が起きにく
く、電気的特性の悪化を抑制し、その表面に形成される
誘電体膜としてのシリコン窒化膜を薄膜化しても窒化膜
表面の酸化時に下地電極の異常酸化が生ずることなく、
良好な電気的特性を示し、したがって前記問題点を除去
できる。
５ミクロン以上の巨大グレインをもつ多結晶シリコンを
形成するから、微細な凹凸による電界集中が起きにく
く、電気的特性の悪化を抑制し、その表面に形成される
誘電体膜としてのシリコン窒化膜を薄膜化しても窒化膜
表面の酸化時に下地電極の異常酸化が生ずることなく、
良好な電気的特性を示し、したがって前記問題点を除去
できる。
【００１７】
【実施例】以下、この発明の実施例について図面に基づ
き説明する。図１（ａ）〜図１（ｄ）はその一実施例の
工程断面図であり、この図１（ａ）〜図１（ｄ）のう
ち、まず、図１（ａ）において、従来の場合と同様に、
単結晶シリコン基板１上にフィールド酸化膜２を形成
し、ゲート酸化膜３、多結晶シリコンによるゲート電極
４を形成した後、イオンを注入して、ソース・ドレイン
領域５を形成し、このソース・ドレイン領域５上に形成
したコンタクト孔６の部分を除いて、全面にＣＶＤ法に
より得られた酸化膜７で覆われた半導体ウエハ上に、ま
ず全面に多結晶シリコン８を形成する。この膜厚は０．
１から０．４ミクロン程度，形成条件としては、例えば
シランを用い、圧力は０．１から０．４Torr、温度とし
ては、５８０℃〜６５０℃を用いる。
き説明する。図１（ａ）〜図１（ｄ）はその一実施例の
工程断面図であり、この図１（ａ）〜図１（ｄ）のう
ち、まず、図１（ａ）において、従来の場合と同様に、
単結晶シリコン基板１上にフィールド酸化膜２を形成
し、ゲート酸化膜３、多結晶シリコンによるゲート電極
４を形成した後、イオンを注入して、ソース・ドレイン
領域５を形成し、このソース・ドレイン領域５上に形成
したコンタクト孔６の部分を除いて、全面にＣＶＤ法に
より得られた酸化膜７で覆われた半導体ウエハ上に、ま
ず全面に多結晶シリコン８を形成する。この膜厚は０．
１から０．４ミクロン程度，形成条件としては、例えば
シランを用い、圧力は０．１から０．４Torr、温度とし
ては、５８０℃〜６５０℃を用いる。
【００１８】次に、レーザアニールを行なう。多結晶シ
リコン８の膜は、コンタクト孔６を介して単結晶シリコ
ン基板１と部分的に接続されているため、その部分の単
結晶シリコンを種として、多結晶シリコン８の膜はその
レーザアニールにより単結晶化される。以下、上記従来
例と同様にして、図１（ｂ）〜図１（ｄ）の工程を経る
ことにより、従来例と同様に容量の形成を行う。
リコン８の膜は、コンタクト孔６を介して単結晶シリコ
ン基板１と部分的に接続されているため、その部分の単
結晶シリコンを種として、多結晶シリコン８の膜はその
レーザアニールにより単結晶化される。以下、上記従来
例と同様にして、図１（ｂ）〜図１（ｄ）の工程を経る
ことにより、従来例と同様に容量の形成を行う。
【００１９】次に、この発明の第２の実施例について説
明する。この第２の実施例では、図１（ａ）に示すウエ
ハ上において、蓄積電極となる多結晶シリコン８の膜形
成の前に、下地の絶縁膜となる酸化膜７の上にイオンビ
ームエッチング等により、グラフオエピ用のパターン
（図示せず）を形成する。これにより、酸化膜７上に多
結晶シリコンの付着のしにくさを解消する。
明する。この第２の実施例では、図１（ａ）に示すウエ
ハ上において、蓄積電極となる多結晶シリコン８の膜形
成の前に、下地の絶縁膜となる酸化膜７の上にイオンビ
ームエッチング等により、グラフオエピ用のパターン
（図示せず）を形成する。これにより、酸化膜７上に多
結晶シリコンの付着のしにくさを解消する。
【００２０】次に、同じく図１（ａ）に示すように、ま
ず全面に多結晶シリコン８の膜を形成する。この膜厚
は、０．１から０．４ミクロン程度，形成条件として
は、たとえば、シランを用い、圧力は０．１から０．４
Torr、温度としては５８０℃〜６５０℃を用いる。次
に、高温熱処理を行い、グラフオエピを行う。これによ
り、多結晶シリコン８の膜は単結晶化される。次に図１
（ｂ）〜図１（ｄ）に示すのと同様に容量の形成を行
う。
ず全面に多結晶シリコン８の膜を形成する。この膜厚
は、０．１から０．４ミクロン程度，形成条件として
は、たとえば、シランを用い、圧力は０．１から０．４
Torr、温度としては５８０℃〜６５０℃を用いる。次
に、高温熱処理を行い、グラフオエピを行う。これによ
り、多結晶シリコン８の膜は単結晶化される。次に図１
（ｂ）〜図１（ｄ）に示すのと同様に容量の形成を行
う。
【００２１】次に、この発明の第３の実施例について説
明する。この第３の実施例では、蓄積電極として、従来
の多結晶シリコンに代え、非晶質シリコンを使用する。
このときの形成方法は、多結晶シリコンの場合と同様
に、減圧ＣＶＤを用いる。反応ガスとしては、ジシラン
を用いる。反応温度は４５０℃〜５５０℃で、反応圧力
は０．１から０．４Torrとする。膜厚は０．１から０．
４ミクロン程度とする。次にその非晶質シリコンを５０
０℃〜６００℃の温度で１時間から１０時間熱処理し、
０．５ミクロン以上にグレインを巨大化する。次に、図
１（ｂ）〜図１（ｄ）に示すのと同様の容量形成を行
う。
明する。この第３の実施例では、蓄積電極として、従来
の多結晶シリコンに代え、非晶質シリコンを使用する。
このときの形成方法は、多結晶シリコンの場合と同様
に、減圧ＣＶＤを用いる。反応ガスとしては、ジシラン
を用いる。反応温度は４５０℃〜５５０℃で、反応圧力
は０．１から０．４Torrとする。膜厚は０．１から０．
４ミクロン程度とする。次にその非晶質シリコンを５０
０℃〜６００℃の温度で１時間から１０時間熱処理し、
０．５ミクロン以上にグレインを巨大化する。次に、図
１（ｂ）〜図１（ｄ）に示すのと同様の容量形成を行
う。
【００２２】この巨大グレインによる多結晶シリコンを
蓄積電極となし、その上にシリコン窒化膜１０を形成す
ると、耐酸化性の下地電極の差による変化を示すと、図
２のようになる。この図２は９００℃ウエット酸化の場
合を示しており、横軸にシリコン窒化膜１０の膜厚を取
り、縦軸にシリコン窒化膜１０の酸化後の膜厚を取って
示すものであり、実線Ａと破線Ｂがこの発明の場合であ
る。実線Ａはシリコン窒化膜１０の下地の蓄積電極が単
結晶シリコンの場合を示し、破線Ｂは０．５ミクロン以
上の巨大グレインの多結晶シリコンの場合であり、さら
に、実線Ｃは通常の工程例の場合を示している。この図
２より明らかなように、この発明では、シリコン窒化膜
１０の膜厚を薄くしても耐酸化性がすぐれていることが
わかる。
蓄積電極となし、その上にシリコン窒化膜１０を形成す
ると、耐酸化性の下地電極の差による変化を示すと、図
２のようになる。この図２は９００℃ウエット酸化の場
合を示しており、横軸にシリコン窒化膜１０の膜厚を取
り、縦軸にシリコン窒化膜１０の酸化後の膜厚を取って
示すものであり、実線Ａと破線Ｂがこの発明の場合であ
る。実線Ａはシリコン窒化膜１０の下地の蓄積電極が単
結晶シリコンの場合を示し、破線Ｂは０．５ミクロン以
上の巨大グレインの多結晶シリコンの場合であり、さら
に、実線Ｃは通常の工程例の場合を示している。この図
２より明らかなように、この発明では、シリコン窒化膜
１０の膜厚を薄くしても耐酸化性がすぐれていることが
わかる。
【００２３】次に、この発明の第４の実施例について説
明する。この第４の実施例では、上記第３の実施例にお
ける非晶質シリコンを形成する場合の反応ガスとしてシ
ランを使用する。その場合の形成条件は、温度５００℃
〜５５０℃、圧力０．１から０．４Torr、膜厚０．１か
ら０．４μｍとする。
明する。この第４の実施例では、上記第３の実施例にお
ける非晶質シリコンを形成する場合の反応ガスとしてシ
ランを使用する。その場合の形成条件は、温度５００℃
〜５５０℃、圧力０．１から０．４Torr、膜厚０．１か
ら０．４μｍとする。
【００２４】また、この発明の第５の実施例として、蓄
積電極として、リンまたはひ素を膜形成時より含む非晶
質ドープシリコンを使用する。反応ガスとしては、ジシ
ランと、リンをドープする場合はフォスフィンを用い
る。形成条件としては、温度４５０℃から５５０℃、シ
ランの反応圧力は０．１から０．４Torrとする。膜厚は
０．１から０．４ミクロン程度とする。このとき、フォ
スフィンの量は、形成された多結晶シリコン中のリンの
濃度が１Ｅ２０から１Ｅ２１個／cm3 となるように調整
する。
積電極として、リンまたはひ素を膜形成時より含む非晶
質ドープシリコンを使用する。反応ガスとしては、ジシ
ランと、リンをドープする場合はフォスフィンを用い
る。形成条件としては、温度４５０℃から５５０℃、シ
ランの反応圧力は０．１から０．４Torrとする。膜厚は
０．１から０．４ミクロン程度とする。このとき、フォ
スフィンの量は、形成された多結晶シリコン中のリンの
濃度が１Ｅ２０から１Ｅ２１個／cm3 となるように調整
する。
【００２５】次に、５００℃〜６００℃の温度で１時間
から１０時間熱処理し、グレインを巨大化させる。この
場合、第３の実施例よりさらに巨大化したグレインを持
つ膜が得られる。次に、図１（ｂ）〜図１（ｄ）に示す
のと同様の容量形成を行う。ただし、この場合は、図１
（ｂ）で述べたイオンインプランテーション等による不
純物の形成された多結晶シリコンへの導入は不必要とな
る。
から１０時間熱処理し、グレインを巨大化させる。この
場合、第３の実施例よりさらに巨大化したグレインを持
つ膜が得られる。次に、図１（ｂ）〜図１（ｄ）に示す
のと同様の容量形成を行う。ただし、この場合は、図１
（ｂ）で述べたイオンインプランテーション等による不
純物の形成された多結晶シリコンへの導入は不必要とな
る。
【００２６】次に、この発明の第６の実施例について説
明する。この第６の実施例の場合には、上記第５の実施
例における多結晶シリコンの生成時に使用する反応ガス
として、シランとフォスフィンを使用する。その場合の
形成条件は、温度５５０℃〜６００℃、圧力０．１から
０．４Torr、膜厚０．１から０．４μｍとする。またフ
ォスフィンの量は、多結晶シリコン中のリンの濃度が、
１Ｅ２０から１Ｅ２１個／cm3 となるように調整する。
明する。この第６の実施例の場合には、上記第５の実施
例における多結晶シリコンの生成時に使用する反応ガス
として、シランとフォスフィンを使用する。その場合の
形成条件は、温度５５０℃〜６００℃、圧力０．１から
０．４Torr、膜厚０．１から０．４μｍとする。またフ
ォスフィンの量は、多結晶シリコン中のリンの濃度が、
１Ｅ２０から１Ｅ２１個／cm3 となるように調整する。
【００２７】次に、５００℃〜６００℃の温度で１時間
から１０時間熱処理し、グレインを巨大化させる。次
に、図１（ｂ）〜図１（ｄ）に示すのと同様の容量形成
を行う。ただし、この場合は、図１（ｂ）に示されるイ
オンインプランテーション等による不純物の多結晶シリ
コンへの導入は不必要となる。
から１０時間熱処理し、グレインを巨大化させる。次
に、図１（ｂ）〜図１（ｄ）に示すのと同様の容量形成
を行う。ただし、この場合は、図１（ｂ）に示されるイ
オンインプランテーション等による不純物の多結晶シリ
コンへの導入は不必要となる。
【００２８】
【発明の効果】以上、詳細に説明したように、この発明
によれば、キャパシタの下部電極として、多結晶シリコ
ンをレーザアニールして単結晶シリコンとするようにし
たので、誘電体膜として用いられるシリコン窒化膜を薄
膜化しても良好な電気特性を示し、かつ薄膜化しても、
シリコン窒化膜表面酸化時に、下地電極の異常な酸化も
起らず、このため、良好な特性を持つキャパシタの下部
電極が形成できる。
によれば、キャパシタの下部電極として、多結晶シリコ
ンをレーザアニールして単結晶シリコンとするようにし
たので、誘電体膜として用いられるシリコン窒化膜を薄
膜化しても良好な電気特性を示し、かつ薄膜化しても、
シリコン窒化膜表面酸化時に、下地電極の異常な酸化も
起らず、このため、良好な特性を持つキャパシタの下部
電極が形成できる。
【００２９】また、下部電極を０．５ミクロン以上の巨
大グレインを持つ多結晶シリコンとしたので、微細な凹
凸による電界集中が起きにくくなり、誘電体膜として用
いるシリコン窒化膜を薄膜化しても良好な電気特性を有
し、シリコン窒化膜の表面の酸化時に下地電極の異常な
酸化も起こらず、良好な特性を持つキャパシタの下部電
極が得られる。
大グレインを持つ多結晶シリコンとしたので、微細な凹
凸による電界集中が起きにくくなり、誘電体膜として用
いるシリコン窒化膜を薄膜化しても良好な電気特性を有
し、シリコン窒化膜の表面の酸化時に下地電極の異常な
酸化も起こらず、良好な特性を持つキャパシタの下部電
極が得られる。
【図１】この発明の一実施例による半導体装置の製造方
法の工程断面図。
法の工程断面図。
【図２】この発明の半導体装置の製造方法により形成さ
れた多結晶シリコン上のシリコン窒化膜の耐酸化特性
図。
れた多結晶シリコン上のシリコン窒化膜の耐酸化特性
図。
１ 単結晶シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン領域 ６ コンタクト孔 ７ 酸化膜 ８ 多結晶シリコン ９ 蓄積電極 １０ シリコン窒化膜 １１ 酸化膜 １２ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 信彦 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平２−66967（ＪＰ，Ａ) 特開 昭61−226951（ＪＰ，Ａ) 特開 昭64−42161（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】 半導体基板の表面及びその近傍に導電
層を形成する工程と、 前記導電層を含む前記表面上に絶縁膜を形成する工程
と、 前記絶縁膜を選択的に除去し前記導電層を露出する工程
と、 前記露出された導電層上及び前記絶縁膜上に延在し、膜
厚が０．１から０．４ミクロンの非晶質シリコン膜を形
成する工程と、 前記工程により形成された構造を熱処理し、前記非晶質
シリコン膜を０．５ミクロン以上の粒径を有する多結晶
シリコン膜に変える工程と、前記多結晶シリコン膜 上に誘電体膜を形成する工程とを
有することを特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP04121107A JP3078109B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP04121107A JP3078109B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH05299600A JPH05299600A (ja) | 1993-11-12 |
| JP3078109B2 true JP3078109B2 (ja) | 2000-08-21 |
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| KR101434366B1 (ko) | 2012-08-24 | 2014-08-26 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치 |
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1992
- 1992-04-16 JP JP04121107A patent/JP3078109B2/ja not_active Expired - Fee Related
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| JPH05299600A (ja) | 1993-11-12 |
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