JP2635607B2

JP2635607B2 - 半導体装置の製造方法

Info

Publication number: JP2635607B2
Application number: JP62213083A
Authority: JP
Inventors: 啓治堀岡; 弘剛西野; 晴雄岡野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-08-28
Filing date: 1987-08-28
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: DE3829015C2; KR920004540B1; DE3829015A1; KR890004411A; JPS6457623A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置の製造方法に係り、例えば溝部
を有する単結晶あるいは多結晶シリコン等の基板表面に
絶縁物を設け、MOS型メモリーセルのキャパシタ等を形
成したり、単結晶のシリコン基板に溝を掘り、この溝に
素子分離領域を形成したり、あるいは多層の配線を形成
する等の方法において、前記溝あるいは配線の段差部等
に生じる角部に丸みを持たせるエッチング工程を含む半
導体装置の製造方法に関する。

（従来の技術）近年、MOSダイナミックメモリ（dRAM）等に代表され
る半導体装置は、比例縮小側に従って素子の微細化及び
高集積化が進められている。dRAMの構成要素であるMOS
キャパシタも例外ではなく、ゲート酸化膜厚t_OX及び面
積Ｓの縮小化が進んでいる。スケーリング係数をαとす
ると、ゲート酸化膜厚はt_OX/αに、面積S/α^２となる。
MOSキャパシタの容量Ｃは誘電率をεとして、Ｃ＝εS/t
_OXと表わされるため、比例縮小後の容量Ｃ′はＣ′＝C/
αとなり、1/αに小さくなると、アルファ線飛来による
ソフトエラーが小さくなる。こうしてMOSキャパシタの
容量がが起り易くなり、またビット線飛来によるソフト
エラーが起き易くなり、またビット線の容量との比が小
さくなってセンス余裕が小さくなる結果、誤動作を生じ
る原因になったりする。このため、一般にMOSキャパシ
タの面積はS/α^２ではなく、S/αの縮小に止どめること
が行われてきた。しかし、世代毎に寸法縮小が進み、信
頼性の高いdRAM等の半導体装置を得ることは限界に近付
きつつある。

MOSキャパシタの容量を大きくする手段として、誘電
率の大きい絶縁膜、例えばTa₂O₅膜等を用いることも検
討されているが、未だ実用に至っていない。また、10nm
以下の極めて薄い信頼性の高いシリコン酸化膜の適用が
検討されているが、これも極めて高純度の純粋や薬品等
を必要とし、また清浄度の高いクリーンルームを必要と
する等の理由で実用に至っていない。

そこで最近、MOSキャパシタの容量を増大する方法と
して、半導体基板の表面に溝を掘り、占有面積を増大さ
せることなく、実質的にキャパシタ面積の増大をはか
る、所謂トレンチキャパシタ技術が検討されている。と
ころが、このような溝を、反応性イオンエッチング（RI
E）等の異方性エッチングにより垂直の側片をもって形
成すると、次のような問題が生じる。即ち、このような
溝（凹部）の上部或いは底部のコーナの部分（角部）は
曲率半径が極めて小さく、熱酸化によりゲート膜を形成
したとき、この角部において平坦部より酸化膜厚が薄く
なる。この現象は次のように説明されている。シリコン
を酸化すると、形成される酸化膜の体積は元のシリコン
の約2.3倍になる。このため、酸化が進行すると、シリ
コンとシリコン酸化膜の界面が酸化膜側では圧縮応力が
働き、前述の応力の集中が起こる結果、酸化が抑制され
るものと思われる。

このように溝の底部或いは上部の角部で酸化膜厚が平
坦部より薄くなると、この部分は絶縁破壊耐圧が低くな
り、また低い電界で大きいリーク電流が流れる原因とな
る。使用電圧でのリーク電流が十分小さく保つためにゲ
ート酸化膜厚を厚くすると、平坦部では厚くなりすぎ、
溝を堀って面積を大きくすることによる容量増大の効果
が相殺されることになる。

またMOSキャパシタの容量を増大するもう一つの方法
として、多結晶シリコン等の電極を他の素子や素子分離
領域の上に積み重ねて、その表面を酸化した後、さらに
もう一方の電極を形成し、キャパシタとするスタックド
キャパシタ技術が検討されている。しかし前記多結晶シ
リコン等の電極もRIE法等の加工により、前記電極の上
部には鋭い角部が生じる。この角部を放置したまま多結
晶シリコン表面を酸化すると、単結晶シリコンのトレン
チ部と同様に前記角部で酸化膜厚が薄くなってしまい。
この部分の絶縁耐圧が低くなるという問題が生じる。

この他にも半導体装置を製造する過程で形成される溝
あるいは段差部の角部により前記溝あるいは段差部を被
覆する膜の平坦性が失われる等のその後の工程を困難と
したり、あるいは半導体装置自身の特性に影響を与える
ことがあった。

（発明が解決しようとする問題点）このように従来，トレンチキャパシタ等の溝が段差部
を製造する際に形成される溝あるいは段差部等の底部或
いは上部の角部にリーク電流が集中したり、前記角部に
おける絶縁破壊耐圧が低くなる等の問題があった。つま
り、RIE等の異方性エッチングにより半導体基板等に溝
あるいは段差部を形成した場合、溝あるいは段差部の底
部や上部における角部の曲率半径が極めて小さくなり、
この急峻な角部が各種素子を作製する上での難点となっ
ていた。

本発明は上記事情を考慮してなされたもので、その目
的とするところは、トレンチキャパシタやスタッドキャ
パシタ等の半導体素子の形成に際し、リーク電流の発生
や、絶縁耐圧低下等の問題となる溝あるいは段差の角部
に丸みをつけ、前記問題を解決して素子の信頼性を向上
せしめることにある。

〔発明の構成〕

（問題点を解決するための手段）本発明上記した問題点を解決するために、本発明は、
単結晶、多結晶等のシリコン基板あるいは薄膜、又は金
属、金属硅化物の薄膜等にエッチングにより形成された
溝部、段差部の角部にフッ素に対する酸素の存在比が過
剰となるようなエッチングガスを作用させることによ
り、前記角部を丸めて、前記工程を経て形成されるトレ
ンチキャパシタ、DRAM等の半導体素子の形成に際し、生
じる絶縁耐圧低下等の問題を抑制し、素子の信頼性を向
上せしめるものである。

（作用）本発明の骨子は、単結晶シリコン等の基板や多結晶シ
リコン等の薄膜をRIE等の異方性のエッチングにより形
成された溝、段差部に生じる急峻な角部を丸めるために
放電により活性化されて作られたフッ素等のラジカル
と、過剰の酸素ガスを含む雰囲気にさらし、前記溝、段
差部の形成された基板等の表面にシリコン酸フッ化物を
形成させながら、表面を薄くエッチング除去することに
ある。

すなわち、エッチングガス中のフッ素原子数より酸素
原子が多い条件では、シリコン表面で酸フッ化膜形成と
エッチングが競合する。このためエッチングの速度は、
シリコン酸フッ化物中を拡散して到来するフッ素ラジカ
ルの供給により律速され、立体角が大きく、供給が豊富
な突出部はより速くエッチングされ、逆に凹部のエッチ
ング速度は遅くなり、前記溝の角部が丸められる。

このように角部が丸められたSi基板や多結晶シリコン
膜の溝の表面に薄いゲート酸化膜等の絶縁膜を形成し
て、キャパシタを作製した場合、絶縁膜の厚さは、全体
的に均一となり、従来、溝の角部に生じていた電界集中
も緩和されて絶縁膜の絶縁耐圧が向上する。

また同時にSi基板や多結晶シリコン膜の表面が平滑化
されるため、表面準位の密度が減少し、側壁に逆方向リ
ーク電流の小さいｐ−ｎ接合が形成でき、素子分離が容
易となる。

さらに、polysiや、モリブデンシリサイド、タングス
テン等の配線をテーパ状に加工できるため、多層配線構
造の素子の製造が容易となる。

（実施例）本発明による半導体装置の製造方法の実施例について
説明する前に、本発明の主要な工程の１つであるドライ
エッチング工程に用いられるダウンフロー型エッチング
装置（以下、ケミカルドライエッチング:CDEと称す
る。）について説明する。第１図は、そのCDE装置の概
略図である。この装置の主要部は真空容器（11）と、こ
の容器内に試料（19）を載置する試料台（12）と２種類
のガスが導入されるガス導入口（15）、（16）と、導入
されるガスを放電せしめるための石英製の放電管（14）
と、前記導入されるガスを排気するための排気口（13）
とから構成される。ガス導入口（15）からCF₄のフッ素
元素を含むガス、（16）から酸素（O₂）ガスを所定の流
量を制御しながら導入するとともに排気口（13）から真
空排気を行うことにより、所定の圧力を保持する。又、
放電管（14）には導波管（17）を介して、周波数2.45GH
zのマイクロ波を印加し、内部に無電極放電が発生され
る。この放電により前記CF₄ガスが解離して、フッ素
（Ｆ）ラジカルが発生する。このＦラジカルは、酸素ガ
スとともに真空容器（11）内に輸送され、試料（19）の
所定の材料と化学的な反応を生じ、エッチングを行な
う。

次に本発明方法の重要な鍵となる。フッ素ラジカル及
び酸素とシリコンとの反応について述べる。第２図はCF
₄流量を50atm cm²/分として酸素流量を変化させた時の
シリコンのエッチング速度の関係を示したものである。
実線は単結晶シリコン、破線はリン添加の多結晶シリコ
ンの結果を示す。どちらの場合も、酸素を加えると、O₂
流量が100cm³atm/min程度までシリコンエッチング速度
は増加し、さらにO₂流量を増すと逆に減少する。シリコ
ンのエッチング反応は、次の化学反応により進行する。

Si＋4F→SiF₄↑ また、酸素はCF₄が解離して、生じたCF₃やCF₂等のラ
ジカルと反応してこれらのラジカルを除去する作用を行
なう。このため、CF₃やCF₂とＦ原子の再結合が防止さ
れ、エッチング速度は増大する。前記CF₄の前記流量に
対して100cm³atm/ming過剰な酸素を添加すると逆に速度
は減少する。この原因を明らかにするためシリコン表面
をオージェ電子分光により測定したところ表面に、20〜
80Åのフッ素を含むシリコン酸化膜が形成されているこ
とが発見された。第２図には、エッチング速度の他にこ
のシリコン酸フッ化膜の形成膜厚を示してある。すなわ
ち、フッ素原子の存在下では、下記のような反応が生
じ、Siは酸素とも反応し不揮発性の酸フッ化膜が堆積す
ると考えられる。

このような条件で、Siのエッチングが促進されるため
には、フッ素原子が前記膜中を拡散してSiと反応し、さ
らに生成物のSiF₄が膜を逆拡散して脱離する必要があ
る。よって、シリコン基板、多結晶シリコン膜等に形成
された溝あるいは段差部の角部ではフッ素原子の供給を
受ける立体角が大きいため速くエッチングが促進され、
角部がまるめられる。逆にへこんだ部分はエッチング速
度が小さいため、全体として凹凸の表面は平滑化され
る。

第３図は、第１図に示した装置を用いてRIEにより形
成された溝の角部を丸める処理を行なった断面図を示す
ものである。すなわち、第３図（ａ）に示すようにま
ず、シリコン基板（32）状に形成されたSiO₂膜（31）を
マスクとして、反応性イオンエッチング（RIE）により
前記基板（32）に溝を形成する。次にこのようにして溝
の形成された基板をフッ酸、フッ化アンモニウム緩衝液
で浸漬し、SiO₂膜（31）の溝（33）の開口部周辺をとり
除く（第３図（ｂ））。その後、第１図に示したCDE装
置の真空容器（11）内に基板を収容し、エッチングを行
った。エッチング条件は、CF₄流量50atm cm³/分、O₂流
量150atm cm³/分であり、その処理条件は１分間であっ
た。前記処理の後の溝の形状は、第３図（ｃ）のように
溝（33）の上部の角部（34）、および下部の角部（35）
ともに曲率半径が約500Å程度の丸みをもつことが確認
された。さらに、溝の角部を丸める処理の前には溝（3
3）の側壁には微小な凹凸がみられていたが、前記角部
の丸め処理によって平滑化されててることも確認され
た。

これらの効果は、第２図において、添加するO₂流量の
増加に供ない膜形状が生じはじめるのに対応している。
すなわち、フッ素原子に対する酸素原子の比率が１以上
で丸める効果があり、それ以下の場合は全く効果がなか
った。

次に第３図に示したようにRIEによりSiO₂膜をマスク
としてシリコン基板に溝を形成した後、フッ酸中に表面
に自然酸化膜が残存している場合に第１図の装置を用い
てCDE処理をした場合の断面図を示す。

第４図（ａ）はRIEにより溝（43）を形成した直後第
１図に示した装置で処理した基板（41）の断面形状であ
る。（42）は、SiO₂膜である。その結果、溝（43）の底
部の角部はある程度丸められているが、溝（43）の側壁
の荒れは処理前よりさらに悪化していた。

次に、RIEにより溝を形成した後、CDE処理の前に溝
（43）の形成された基板（41）を希釈フッ酸中に浸し
て、溝（43）の内壁表面の自然酸化膜を除去するように
した。その結果、溝（43）の底部及び側壁には荒れのな
い、第４図（ｂ）に示すような形状となった、すなわ
ち、この処理によってCDE自体による荒れの発生が防止
できる上に、RIE直後に存在していた微小な荒れも緩和
されていることが明らかとなった。一方、SiO₂マスク
（42）に近接した溝（43）の開口部分付近だけは、エッ
チングされ難く残ることが明らかとなった。

以上の結果はＦラジカルによるエンチッグ速度が、酸
素濃度とともに急激に減少することに原因している。す
なわち、SiO₂マスクからは、酸素ガスが放出されるた
め、局部的にエッチング速度が低下する。RIE直後の溝
表面にはムラの多い自然酸化膜が存在し、この自然酸化
膜の厚い部分の周囲は全くエッチングされないのに対
し、薄い部分は、エッチングされ、荒れが激しくなる。

次にエッチングマスクの材料として、有機物フォトレ
ジストを用いた場合とSiO₂膜を用いた場合のそれぞれの
部分の基板のエッチング形状の関係について第５図によ
り説明する。第５図（ａ），（ｂ）はシリコン基板（5
1）上の有機物のフォトレジスト（52）をマスクとし
て、前記基板（51）をエッチングしたものである。また
第５図（ｃ），（ｂ）は、SiO（53）をマスクとした場
合である。まず、レジストマスクの場合、後述するSiO₂
をマイクとする場合と異なりマスクと接する溝（54）は
開口部分（55）もエッチングされる。すなわち、第５図
（ａ）のようにマスクを除去してない場合でそのまま酸
素とフッ素によるCDE処理をする場合溝（54）の底部の
角部は丸まるが溝（54）の上部は開口部（55）は丸まら
ない。また第５図（ｂ）のようにマスク（52）を後退さ
せた場合、マスク（52）の真下にえぐれ（56）が生じ
る。従って、レジストマスクの場合、溝（51）上部の開
口部（55）も丸めるにはマスク（52）を完全に除去する
必要がある。この場合、トレンチの溝以外の部分もエッ
チングされてしまう。これに対し、SiO₂マスク（53）を
用いた場合、第５図（ｃ）のようにマスクを除去しない
で前述したようなCDE処理を行った場合、マスク（53）
の真下の溝（54）開口部（57）がエッチングされ難く、
他の側壁面に比較して突出する。一方、マスク（53）の
開口部端を溝（54）の側壁面より後退させる（第５図
（ｄ））と、溝の上部の角部（58）も丸めることができ
る。このように酸素を含むSiO₂等のマスクを用い、一旦
マスクの開口端を後退させた後で、酸素とフッ素を用い
たCDE処理を行うと、トレンチの溝以外をエッチングせ
ずかつ、溝（54）の上下の角部を丸めることができる。

実施例１本発明による第１の実施例としてトレンチMOSキャパ
シタの製造方法について述べる。第６図その製造工程の
断面図を示す。まず第６図（ａ）のように面方位（10
0）比抵抗10Ωcmのシリコンウエハ（61）上に素子分離
のために厚い酸化膜（62）を形成した後、厚さ1000Åの
酸化膜（63）、1000Åのシリコン窒化膜（64）5000Åの
酸化膜（65）を順次堆積してRIEにより加工し、シリコ
ンウエハ（61）のエッチングマスクとして形成する。

次に、第６図（ｂ）のように塩素ガス等をエッチング
ガスとしてRIEにより前記エッチングマスクに対して自
己整合的に例えば深さ３μｍの溝（66）を形成した。そ
の後、マスクの除去と溝（66）内壁の自然酸化膜除去の
ために、フッ酸フッ化アンモニウム緩衝液により前記ウ
エハ（61）の処理を行った。

その結果、第６図（ｃ）のように上層酸化膜のマスク
（65）が除去されると同時にSiウエハ（61）に接したSi
O₂膜（63）が約1000Å後退した。

次に、第１図に示した如くCDE装置を用いて、CF₄を50
atm cm³/分、O₂を150atm cm³/分前後装置の反応容器内
に導入する条件で400〔Ｗ〕のマイクロ波を放電管に印
加して、１分間処理すると、第６図（ｄ）に示すごと
く、溝（66）の上下の角部（67a），（67b）が丸められ
た。さらに、第６図（ｅ）のように溝（66）内壁に砒素
を拡散し、濃度５×10²⁰cm^-3、深さ約2000Åのｎ型拡散
層（68）を形成した。

次に、マスクの窒化膜（64）及び酸化膜（63）を除去
した後、第６図（ｆ）に示す如く、溝の内壁の前記ｎ型
層（68）上を酸化し、厚さ150Åの酸化膜（69）を形成
する。その後、第６図（ｇ）に示す如く、電極となるリ
ン添加多結晶シリコン（610）を前記ｎ型拡散層（68）
の形成された溝に埋込み、トレンチMOSキャパシタを形
成した。このように形成されたトレンチキャパシタで
は、溝部の上下の角部（67a），（67b）の曲率半径が大
きくなっているため、前記角部上に形成されるゲート酸
化膜（69）厚は、他の酸化膜（69）と比べて薄くなるこ
とがなく、従ってリーク電流が増加して、酸化膜の絶縁
耐圧が低下するという問題を防止することができる。従
がって、この実施例によれば信頼性の高いトレンチMOS
キャパシタを製造することができ、このように形成され
たMOSキャパシタを用いてMOS型dRAM等の半導装置製を形
成すれば、その特性及び信頼性を向上させることができ
る。

実際に発明者らが総面積0.1cm²、溝の周辺長50mmのキ
ャパシタについて、絶縁膜（69）の両端に5Vの電圧を印
加したところ、溝の角部を丸めない従来方法で形成した
キャパシタでは10^-6Aのリーク電流が流れていたのに対
し、この実施例のように形成したトレンチキャパシタで
はリーク電流は10^-9以下に減少させることができた。

実施例２次に本発明による第２の実施例として素子間の分離領
域を形成する例について示す。

第７図（ａ）は、その工程の断面図である。まず、第
７図（ａ）に示すように例えばｐ型の比抵抗10Ωcmのシ
リコンウエハ基板（71）上にSiO₂膜をマスク（72）とす
るパターンを形成する。次に、RIEにより前記シリコン
ウエハ（71）に幅1.0μｍ、深さ0.5μｍの溝（73）を加
工する。次にフッ酸−フッ化アンモニウム緩衝液に前記
ウエハを浸漬して第７図（ｃ）の如く溝（73）開口部周
辺のマスクを除去しシリコンウエハ（71）の表面の一部
（74）を露出させた。さらに、第１図に示した如くCDE
装置内にCF₄を50atm・cm³/分、O₂を150atm・cm³/分のの
条件で導入し、１分30秒エッチングした。その結果、第
７図（ｄ）に示す如く、溝（73）の上下の角部（75
a）、（75b）が丸められた。次に前記溝（73）内・壁に
B⁺等イオンを加速電圧30KeV、ドーズ量５×10^-13cm^-2個
イオン注入し、ｐ型の反転防止層（76）を形成した。こ
こでB⁺の注入量は丸められた角部（77）に他の溝部分よ
りも相対的に多く注入され効率よく素子分離が可能とな
る（第７図（ｅ））。さらに溝（73）内部にSiO₂膜（7
8）をCVD法等により埋めこんで、素子分離領域（79）を
形成することができる（第７図（ｆ））。実際の半導体
装置ではその後例えば第７図（ｇ）に示すように前記形
成された素子分離領域（79）の両側には、基板（71）表
面にn^-層（710）が形成され、さらにその上に酸化膜（7
11）、及び多結晶シリコン電極（712）が形成されたMOS
キャパシタ（720）と、n^-層（713）、基板（71）上に形
成されたゲート酸化膜（715）と、さらにその上に形成
された多結晶シリコンゲート電極（714）と、その両側
の前記基板（71）表面にシリコンゲート電極（714）
と、その両側の前記基板（71）表面にソース、ドレイン
となるn^-層（713）よりなMOS FET（73）が形成され
る。

この実施例では前述したように素子分離領域（79）の
溝上部の開口部の角部（77）が丸められているためこの
部分に効率よく、B⁺イオンを注入することができ、ｐ−
ｎ接合の形成された領域への逆方向リーク電流を低減す
ることができる。また角部（77）および側壁のRIEによ
る荒れも抑制されて前記部分が平滑化されるため、表面
準位密度が低下し、小数キャリヤの生成効率を低下する
こともできる。

これらの結果から本発明を、ダイナミックメモリに適
用すればキャパシタの保持特性が大幅に向上する。

実施例３次に本発明による第３の実施例としてスタックドキャ
パシタ素子を形成する例について図面を用いて説明す
る。

第８図はその工程の断面図である。先ず、第８図
（ａ）に示す如く、ｐ型の（100）シリコン基板（81）
上に素子分離用の厚い酸化膜（82）を形成し、シリコン
基板（８）上にゲート酸化膜（87）を形緩し、さらにそ
の上にゲートシリコン電極（83）を設け、この電極（8
3）の両側へ基板表面に２つのn^-層（84）が形成されたM
OS FET等の素子をあらかじめ形成しておく。さらに絶
縁膜（88）を全面に堆積した後、前記n^-層と接続するコ
ンタクトホールを形成し例えば厚さ4000Åのリン添加多
結晶シリコン薄膜（89）を前記n^-層上及び絶縁膜（88）
上に堆積する。

次に、第８図（ｂ）に示す如くこのリン添加多結晶シ
リコン膜（89）をRIEによりエッチング加工すると、エ
ッチングされた前記多結晶シリコン（89）部分は急唆な
角部（810）を有している。また、図示はしてないが多
結晶シリコン膜（89表面には多数の粒界が存在し、凹凸
が生じていた。

次に、第８図（ｃ）に示すように20分の１のフッ酸希
釈液で、20秒間前記基板を処理し、多結晶シリコン膜
（89）表面の自然酸化膜を除去した後、前記実施例と同
様にしてCF₄ 50atm cm³/分、O₂ 120atm cm³/分の条件で
45秒CDE処理し、500Å程度の多結晶シリコン膜（89）を
エッチングした。その結果図に示すごとく前記多結晶シ
リコン膜（89）のエッチングされた角部（810）は丸め
られて、表面の凹凸も平滑化された。また酸化膜（88）
直上のエッチング加工された部分（811）はエッチング
され難いので、側壁は良好なテーパー状となった。

さらに、前記リン添加多結晶シリコン膜（810）表面
を酸化して膜厚100Åの酸化膜（812）を形成した後、さ
らにその上にリン添加の多結晶シリコン電極（813）を
積層して形成し、MOSキャパシタを作製した。

このようにして作製されたいわゆるスタックドMOSキ
ャパシタは、従来の多結晶シリコン膜の丸みづけを行な
わない場合と比較して、エッチングにより加工された前
記多結晶シリコンの角部に丸みが付き、その表面をなめ
らかであるので、酸化膜の耐圧は向上し、リーク電流は
大幅に低下する。

実施例４本発明による第４の実施例として多層配線を形成する
例について、第９図を用いて説明する。

比較例として、まず従来の多層配線の形成工程の断面
図を第９図（ａ）〜（ｄ）に示す。まず、第９図（ａ）
に示すように半導体基板（91）上全面にSiO₂等の絶縁膜
（92）を堆積した後、リン添加多結晶シリコン又はモリ
ブデンシリサイド、タングステン等の配線層（93）を堆
積する。

次に、第９図（ｂ）のように前記配線層（93）をRIE
により所望のパターンに加工する。その後、第９図
（ｃ）の如く、例えば前記配線層（93）表面を酸化等の
方法で、酸化膜（94）を形成する。

このとき、配線層の下側の角部（95）は前記酸化膜圧
がうすくなり、えぐれが生じる。このように形成された
配線層を被覆するように第２の配線（96）を堆積すると
前記配線層（93）の側壁部分上の前記配線層（97）は薄
くなり、断線を生じやすくなる。また、SiO₂膜（94）の
えぐれた部分（95）に入りこんだ配線層（96）は、次の
RIE工程でエッチングする場合に除去しにくく、配線間
のリークの原因となる。

これに対し、本発明方法により、多層配線を形成する
実施例を第10図（ａ）〜（ｃ）に示す。第９図を同一の
部分は同一の符号を付して示す。まず、半導体基板（9
1）上の絶縁膜（92）上に配線層（93）を形成するのは
第９図と全く同様である。その後、第10図（ａ）に示す
如く、前述した実施例と同様に、第１図に示した装置を
用いてCF₄50atm cm³/分、O₂120atm cm³/分の条件で、１
分間エッチングし、約800Åの多結晶シリコンからなる
配線層表面をエッチングした。前述の実施例と同様、下
地のSiO₂膜（92）直上の前記エッチング加工された配線
層（93）との界面はほとんどエッチングが進まず、前記
配線層の上部の角部は図のように側壁がテーパ状の配線
層（93a）となる。次いで、前記配線層（93a）表面に酸
化等により酸化膜（94a）を形成しても界面のえぐれは
生じない。さらに、その状に第２の配線層（96a）を堆
積しても前記配線層（93a）の側壁状の前記第２の配線
層（96a）の膜厚が小さくなることは大幅に緩和され
る。

このようにう本発明による実施例方法を用いれば、多
層の配線構造を形成しても、断線やショートが発生しに
くいので半導体装置の信頼性を大幅に向上することがで
きる。

またこの本実施例では丸めを行う配線層として多結晶
シリコンの例を示したが、他にもモリブデン、タングス
テン等のフッ素と反応して、輝発性の化合物を生じる金
属や、、金属硅化物等の配線材料を用いても、酸素をフ
ッ素との存在比１以上に添加したCDEにより角を丸めら
れることが実験的に確認された。

以上、述べてきたように本発明は、上記実施例に限定
されるものではなく、その要旨を逸脱しない範囲で適宜
変形して応用できることは言うまでもない。

〔発明の効果〕

本発明によれば、単結晶、多結晶等のシリコン基板あ
るいは薄膜、又は金属、金属硅化物の薄膜等にエッチン
グにより形成された溝部、段差部の角部がフッ素に対す
る酸素の存在比が過剰となるようなエッチングガスの作
用により、前記角部を丸めて、前記工程を経て形成され
るトレンチキャパシタ、dRAM等の半導体素子の形成に際
し、生じる絶対耐圧低下等の問題を抑制し、素子の信頼
性を向上せしめることができる。被処理基体、又は膜の
表面の微妙な凹凸が平滑化され、表面準位密度が低下
し、少数キャリアの生成効率を低下することができる。

【図面の簡単な説明】第１図は、本発明に用いられるCDE装置の概略図、第２
図は、本発明による作用を説明するための特性図、第３
図乃至第５図は本発明を説明するための説明図、第６図
は本発明による第１の実施例を説明するための工程断面
図、第７図乃至第10図は他の実施例を説明するための図
である。 11……真空容器、12……試料台、 13……排気口、14……放電管、 15……ガス導入口、16……ガス導入口、 17……導波管、18……マイクロ波発振器、 31,42,53……SiO₂マスク、 32,14,51……シリコン基板。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−219759（ＪＰ，Ａ) 特開昭56−103424（ＪＰ，Ａ) 特開昭59−172235（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】金属若しくは半導体材料を主成分とする被
処理基体、又は金属若しくは半導体材料を主成分とする
膜が形成された被処理基体を、異方性エッチングにより
加工する工程と、前記被処理基体をプラズマに晒すこと
なく、少なくともフッ素と酸素を含みかつフッ素原子に
対する酸素原子の比率が１以上のガスにより前記金属若
しくは半導体材料を主成分とする被処理基体又は膜の表
面上に薄膜を堆積させながらドライエッチングを行うこ
とを特徴とする半導体装置の製造方法。
【請求項２】前記金属若しくは半導体材料として、フッ
素原子と反応して揮発性の化合物を形成する材料を用い
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
【請求項３】前記金属若しくは半導体材料として、シリ
コン、金属珪化物、又はタングステン若しくはモリブデ
ンを用いることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
【請求項４】前記金属若しくは半導体材料を主成分とす
る被処理基体又は膜は、シリコンを主成分とし、前記薄
膜として、シリコン、フッ素、及び酸素を含む膜を堆積
させることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
【請求項５】前記異方性エッチングにより加工する工程
と、前記ドライエッチング工程の間に、前記被処理基
体、又は前記膜の表面に形成された自然酸化膜を除去す
る工程を含むことを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
【請求項６】前記ドライエッチングを行う工程に先立
ち、少なくとも前記異方性エッチングにより加工する領
域周辺の前記異方性エッチング工程で用いたマスク材料
を除去する工程を含むことを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
【請求項７】前記異方性エッチングのマスク材料とし
て、酸素を含む材料を用い、前記異方性エッチングによ
り加工した領域周辺のマスク材料のみ除去して前記ドラ
イエッチングを行うことを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
【請求項８】前記被処理基体、又は膜には不純物が添加
され、ｎ型もしくはｐ型の伝導性をしめすことを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方
法。
【請求項９】前記被処理基体を前記異方性エッチングに
より加工することで前記被処理基体に溝を形成し、前記
ドライエッチング工程の後に前記溝の表面に絶縁膜を形
成し、この絶縁膜が表面に形成された前記溝に電極を形
成することを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
【請求項１０】前記被処理基体を前記異方性エッチング
により加工することで前記被処理基体に溝を形成し、前
記ドライエッチング工程の後に前記溝内部に絶縁膜を埋
め込んで素子分離領域を形成することを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
【請求項１１】前記膜を前記異方性エッチングにより加
工して電極又は配線層を形成し、前記ドライエッチング
工程の後に前記電極又は配線層を絶縁膜により被覆する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
【請求項１２】金属若しくは半導体材料を主成分とし、
表面に微細な凹凸が形成された被処理基体、又は金属若
しくは半導体材料を主成分とし、表面に微細な凹凸が形
成された膜を有する被処理気体をプラズマに晒すことな
く、少なくともフッ素と酸素を含みかつフッ素原子に対
する酸素原子の比率が１以上のガスにより、前記金属若
しくは半導体材料を主成分とする被処理基体又は膜の表
面上に薄膜を堆積させながら、ドライエッチングを行う
ことを特徴とする半導体装置の製造方法。
【請求項１３】前記金属若しくは半導体材料として、フ
ッ素原子と反応して揮発性の化合物を形成する材料を用
いることを特徴とする特許請求の範囲第12項記載の半導
体装置の製造方法。
【請求項１４】前記金属若しくは半導体材料として、シ
リコン、金属珪化物、又はタングステン若しくはモリブ
デンを用いることを特徴とする特許請求の範囲第12項記
載の半導体装置の製造方法。
【請求項１５】前記金属若しくは半導体材料を主成分と
する被処理基体又は膜は、シリコンを主成分とし、前記
薄膜として、シリコン、フッ素、及び酸素を含む膜を堆
積させることを特徴とする特許請求の範囲第12項記載の
半導体装置の製造方法。