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JPH073858B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH073858B2
JPH073858B2 JP59070859A JP7085984A JPH073858B2 JP H073858 B2 JPH073858 B2 JP H073858B2 JP 59070859 A JP59070859 A JP 59070859A JP 7085984 A JP7085984 A JP 7085984A JP H073858 B2 JPH073858 B2 JP H073858B2
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JP
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insulating film
film
pores
semiconductor substrate
main surface
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JP59070859A
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真一郎 三谷
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Hitachi Ltd
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Publication date
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Priority to IT20269/85A priority patent/IT1184402B/it
Priority to DE3513034A priority patent/DE3513034C2/de
Publication of JPS60214558A publication Critical patent/JPS60214558A/ja
Priority to GB8819232A priority patent/GB2206448B/en
Priority to SG823/90A priority patent/SG82390G/en
Priority to US07/606,568 priority patent/US5100822A/en
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Priority to SG978/91A priority patent/SG97891G/en
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Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、細孔又は細溝を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。
［背景技術］ 情報蓄積用容量素子とスイッチング素子との直列回路を
メモリセルとするダイナミック型ランダムアクセスメモ
リを備えた半導体集積回路装置（以下、DRAM［Ｄynamic
Ｒandom Ａccess Ｍemory］という）は、情報の大容量
化を図るために、高集積化の傾向にある。
そこで、半導体基板主面部に異方性エッチング技術で形
成した細孔を設け、該細孔にそって絶縁膜及びその上部
に導電層を設けて立体的な情報蓄積用容量素子を構成
し、メモリセルの平面的な面積を縮小して、DRAMの集積
度を向上する技術が、先に本願出願人により出願されて
いる（特公昭58−12739号公報）。
しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、前記細孔の角部が鋭角な形状に
形成され、該角部において絶縁膜膜厚の低下，電界集中
を生じ易いので、情報蓄積用容量素子の絶縁膜の絶縁耐
圧が著しく低下するという現象を見い出した。
本発明者の実験結果では、立体的に構成した情報蓄積用
容量素子の絶縁膜は、平面的に構成したものに比べ、50
〜60［％］程度の絶縁耐圧しか得ることができなかっ
た。
情報蓄積用容量素子の絶縁膜の絶縁耐圧が低下したこと
によって、所定の電位に保持される半導体基板とそれと
異なる所定の電位に保持される導電層との間で電気的に
ショートを生じる確率が高く、ショートを生じた場合に
は、蓄積された情報となる電荷を消失し、DRAMの電気的
信頼性を低下するという問題点を生じる。
［発明の目的］ 本発明の目的は、情報蓄積用容量素子が形成される細孔
又は細溝の角部の形状が緩和されてなる半導体装置の製
造方法であって、該細孔の角部の形状を制御性良く簡便
に緩和することのできる半導体装置の製造方法を提供す
ることにある。
さらに、本発明の具体的な目的は、細孔の角部の軽っじ
ょうを制御性良く緩和するにあたり、細工内部に形成す
る内部絶縁膜の酸化条件と情報蓄積用容量素子の誘電体
膜の膜形成条件とを最適にしうる半導体装置の製造方法
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
情報蓄積用容量素子と該情報蓄積用容量素子と直列に接
続されたスイッチング素子とによって構成されるダイナ
ミック型ランダムアクセスメモリセルを半導体基板の主
面に含んでなり、 上記情報蓄積用容量素子は、上記半導体基板の上記主面
に形成された細孔又は細溝と、該細孔又は細溝に沿って
設けられた誘電体膜と、該誘電体膜上に設けられた導電
層とによって構成されてなる半導体装置の製造方法であ
って、 上記半導体基板の上記主面の一部にフィールド絶縁膜を
形成する第１の工程と、 上記フィールド絶縁膜の上に窒化シリコン膜を堆積する
第２の工程と、 上記窒化シリコン膜をマスクとした異方性エッチングに
より、上記半導体基板の上記主面から内部方向に延在す
る上記細孔又は細溝を形成する第３の工程と、 上記窒化シリコン膜をマスクとして上記細孔又は細溝の
内部を酸化して内部絶縁膜を形成し、上記窒化シリコン
膜をマスクとして上記内部絶縁膜を選択的に除去するこ
とによって上記細孔又は細溝の角部の形状を円弧状に緩
和する第４の工程と、 上記角部の形状を円弧状に緩和された上記細孔又は細溝
の内部に上記誘電体膜を形成する第５の工程とを含んで
なり、 上記第４の工程の細孔又は細溝の内部の酸化で上記細孔
又は細溝の上記角部の円弧状に緩和された上記形状の半
径が上記第５の工程で形成される上記誘電体膜の膜厚の
３倍以上となる如く上記第４の工程の内部の酸化の条件
と上記第５の工程の膜形成の条件とが設定されてなるこ
とを特徴とする半導体装置の製造方法である。
以下、本発明の構成について、実施例とともに説明す
る。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
［実施例］ 第１図は、本発明の実施例を説明するためのDRAMのメモ
リセルアレイ要部を示す等価回路図である。
第１図において、SA1，SA2，…は、センスアンプであ
り、後述する所定のメモリセルと所定のダミーセルとの
微小な電位差を増幅するためのものである。
BL11，BL12はセンスアンプSA1の一側端から行方向に延
在するビット線である。BL21，BL22はセンスアンプSA2
の一側端から行方向に延在するビット線である。これら
のビット線BLは、情報となる電荷を伝達するためのもの
である。
WL1，WL2は列方向に延在するワード線であり、後述する
ダミーセルのスイッチング用MISFETを構成する所定のゲ
ート電極に接続し、当該MISFETのON,OFF動作をさせるた
めのものである。
WL3，WL4，…は列方向に延在するワード線であり、後述
するメモリセルのスイッチング用MISFETを構成する所定
のゲート電極に接続し、当該MISFETのON,OFF動作をさせ
るためのものである。
M11，M12，M21，M22，…はメモリセルであり、情報とな
る電荷を保持するためのものである。
メモリセルM11，M12，M21，M22，…は、その一端が所定
のビット線BLに接続され、ゲート電極が所定のワード線
WLに接続されたMISFETQ11，Q12，Q21，Q22，…と、該MI
SFETQ11，Q12，Q21，Q22，…の他端にその一端が接続さ
れ、他端が接地電位（０［Ｖ］）又は基板バイアス電位
（−2.5〜−3.0［Ｖ］）等の固定電位VSS端子に接続さ
れた情報蓄積用容量素子C11，C12，C21，C22，…とによ
って構成されている。
D11，D12，D21，D22，…はダミーセルであり、メモリセ
ルＭの情報である“1",“0"を判断し得るような電荷を
保持するようになっている。
ダミーセルD11，D12，D21，D22，…はその一端が所定の
ビット線BLに接続され、ゲート電極が所定のワード線WL
に接続されたMISFETQD11，QD12，QD21，QD22，…と、該
MISFETQD11，QD12，QD21，QD22，…の他端にその一端が
接続され、他端が接地電位又は基板バイアス電位等の固
定電位VSS端子に接続された情報判定用容量素子CD11，C
D12，CD21，CD22，…と、該情報判定用容量素子CD11，C
D12，CD21，CD22，…に蓄積された電荷をクリアするた
めのクリア用MISFETCQとによって構成されている。
φＤはクリア用MISFETCQのゲート電極と接続するように
なっている端子である。
次に、本発明の実施例の具体的な構造について説明す
る。
第２図は、本発明の実施例の構造を説明するためのDRAM
メモリセルの要部平面図であり、第３図は、第２図のII
I−III切断線における断面図である。
第２図は、その図面を見易くするために、各導電層間に
設けられる絶縁膜は図示しない。
第２図及び第３図において、１は単結晶シリコンからな
るp-型の半導体基板であり、DRAMを構成するためのもの
である。
２は所定のメモリセル間及び周辺回路（図示していな
い）、例えばアドレス選択回路，読み出し回路，書き込
み回路等を構成する半導体素子形成領域（アクティブ領
域）の間に位置するように半導体基板１の主面上部に設
けられたフィールド絶縁膜（素子分離用絶縁膜）であ
り、それらを電気的に分離するためのものである。
DRAMのメモリセルは、一対のパターンで後述するビット
線の延在する方向にくり返しパターンとなるように、フ
ィールド絶縁膜２によってその周囲を囲まれ、規定され
ている。
３は情報蓄積用容量素子形成領域であってその主面から
内部方向に延在して半導体基板１主面部に設けられた細
孔であり、情報蓄積用容量素子を構成するためのもので
ある。この細孔３は、情報蓄積用容量素子を立体的に構
成するためのものであり、半導体基板１において、それ
に要する平面的な面積を縮小し、DRAMの集積度を向上す
ることができる。
さらに、細孔３の全べての角部は、所定の形状で鋭角な
形状が緩和されている。
４は少なくとも細孔３にそって情報蓄積用容量素子形成
領域の半導体基板１主面上部に設けられた絶縁膜であ
り、MIS型の情報蓄積用容量素子を構成するためのもの
である。この絶縁膜４は、細孔３の角部の鋭角な形状が
緩和されでいるので、角部における著しい膜厚の低下を
生じることはない。
５は少なくとも絶縁膜４上部に設けられ隣接するその他
のものと電気的に接続されて設けられた導電プレートで
あり、MIS型の情報蓄積用容量素子を構成するためのも
のである。導電プレート５は、例えば、多結晶シリコン
層からなり、製造工程における第１層目の導電層形成工
程により形成される。
DRAMのメモリセルの情報蓄積用容量素子Ｃは、主とし
て、半導体基板1,細孔3,絶縁膜４及び導電プレート５と
により構成されている。この情報蓄積用容量素子Ｃは、
導電プレート５を例えば５［Ｖ］程度の電位に接続し
て、絶縁膜４を介した半導体基板１主面からその内部方
向に伸びる空乏領域を形成し、該空乏領域に後述するス
イッチング素子を介してビット線から伝達される情報と
なる電荷を蓄積するようになっている。
そして、細孔３の角部の鋭角な形状が緩和されでいるの
で、角部における絶縁膜４の著しい膜厚の低下及び電界
集中の発生を抑制することができる。従って、絶縁膜４
の絶縁耐圧が向上され、半導体基板１と導電プレート５
との間に電気的なショートを生じることはなくなるの
で、情報蓄積用容量素子Ｃに蓄積される情報となる電荷
を消失することはなくなる。
６は導電プレート５を覆うように設けられた絶縁膜であ
り、その上部に設けられるワード線との電気的な分離を
するためのものである。
７はスイッチング素子形成領域の半導体基板１主面上部
に設けられた絶縁膜であり、主として、MISFETのゲート
絶縁膜を構成するためのものである。
８は絶縁膜７上部に設けられた導電層であり、MISFETの
ゲート電極を構成するためのものである。
９は列方向の導電層８と電気的に接続し一体化されて絶
縁膜６上部を列方向に延在して設けられた導電層であ
り、ワード線WLを構成するためのものである。
導電層8,9は、例えば、その抵抗値を低減し情報の読み
出し及び書き込み動作速度を向上するために、多結晶シ
リコン層8A,9A上部に高融点金属層又は高融点金属とシ
リコンとの化合物であるシリサイド層8B,9Bを被着して
設けられており、製造工程における第２層目の導電層形
成工程により形成される。高融点金属層又はシリサイド
層8B,9Bとしては、例えば、モリブデン，タングステ
ン，チタン，タンタル等を用いればよい。
10は導電層８両側部の絶縁膜７を介した半導体基板１主
面部に設けられたn+型の半導体領域であり、ソース領域
又はドレイン領域として使用されるもので、MISFETを構
成するためのものである。
DRAMのメモリセルのスイッチング素子となるMISFETQ
は、主として、半導体基板1,導電層8,絶縁膜７及び一対
の半導体領域10とにより構成されている。
メモリセルＭは、情報蓄積用容量素子ＣとMISFETQとに
より構成されている。
11は導電層8,9を覆うように設けられた絶縁膜であり、
その上部に設けられるビット線との電気的な分離をする
ためのものである。この絶縁膜11は、例えば、グラスフ
ローの施すことが可能なフォスフォシリケートガラス膜
を用いればよい。
12は所定の半導体領域10上部の絶縁膜7,11を選択的に除
去して設けられた接続孔であり、絶縁膜11上部に設けら
れるビット線との電気的な接続をするためのものであ
る。
13は接続孔12を介して半導体領域10と電気的に接続し絶
縁膜11上部を行方向に延在して設けられた導電層であ
り、ビット線BLを構成するためのものである。この導電
層13は、例えば、アルミニウム層からなり、製造工程に
おける第３層目の導電層形成工程により形成される。
次に、本発明の実施例の具体的な製造方法について説明
する。
第４図乃至第９図は、本発明の実施例の製造方法を説明
するための各製造工程におけるDRAMメモリセルの情報蓄
積用容量素子を示す要部断面図である。
まず、p-型の半導体基板１を用意する。そして、半導体
素子形成領域の半導体基板１主面上部に絶縁膜2Aを形成
し、半導体素子形成領域以外の半導体基板１主面上部に
フィールド絶縁膜２を形成する。
この後、細孔を形成するために、第４図に示すように、
絶縁膜2A及びフィールド絶縁膜２上部にマスク形成材料
14,15を順次積層する。マスク形成材料15は、細孔を形
成するエッチング用マスクとなるように、例えば、化学
的気相析出（以下、CVDという）技術によるフォスフォ
シリケートガラス膜を用い、その膜厚を0.8〜1.2［μ
ｍ］程度に形成すればよい。マスク形成材料14は、細孔
の角部の鋭角な形状を緩和するために、例えば、CVD技
術による窒化シリコン膜を用い、その膜厚を0.04〜0.06
［μｍ］程度に形成すればよい。
第４図に示す工程の後に、情報蓄積用容量素子形成領域
で細孔形成領域のマスク形成材料15を選択的に除去し、
耐エッチングのためのマスク15Aを形成し、主としてマ
スク15Aを用い、マスク形成材料14,絶縁膜2A及び半導体
基板１を選択的に除去し、第５図に示すように、半導体
基板１主面部に細孔3Aを形成する。そして、この細孔3A
の形成と略同一工程で、耐熱処理のためのマスク14Aが
細孔3Aに対して自己整合で形成される。前記細孔3Aは、
情報蓄積用容量素子の平面的な面積を可能な限り縮小す
るために、例えば、異方性エッチング技術を用い、1.0
×1.5［μｍ２］程度の寸法を有し、半導体基板１主面
からその内部方向に延在する深さを4.0〜6.0［μｍ］程
度に形成すればよい。そして、細孔3Aは、異方性エッチ
ング技術を用いるために、その角部は、鋭角な形状で形
成されてしまう。
第５図に示す工程の後に、マスク15Aを除去し、マスク1
4Aを露出させる。そして、このマスク14Aを用い、第６
図に示すように、細孔3Aの角部の鋭角な形状を緩和する
ために、細孔3Aにそって半導体基板１主面上部に選択的
に絶縁膜16を形成する。絶縁膜16は、熱酸化技術による
酸化シリコン膜からなり、その膜厚を0.03〜0.20［μ
ｍ］程度に形成すればよい。
この絶縁膜16は、細孔3A底部の鋭角な形状の角部16Bで
は著しい膜厚の低下を生じ、細孔3A開口部の鋭角な形状
の角部16Aでは著しい膜厚の増加を生じ、全体としては
不均一に形成される。しかしながら、絶縁膜16下部の半
導体基板１主面は、細孔3Aの鋭角な形状の角部16A,16B
が緩和され、円弧な形状を有している。
第６図に示す工程の後に、マスク14Aをエッチング用マ
スクとして用い、絶縁膜16を選択的に除去して、第７図
に示すように、その角部の鋭角な形状が緩和された細孔
３を形成する。
前記絶縁膜16の形成及びその除去する工程は、マスク14
Aが設けられているので、例えばフィールド絶縁膜２膜
厚の変動等、その他の部分に悪い影響を与えることはな
い。
後述するが、円弧な形状で角部の鋭角な形状が緩和され
た細孔３は、本実施例において、0.03［μｍ］程度以上
の半径で円弧な形状を形成することによって、立体的に
構成した情報蓄積用容量素子の絶縁膜は、平面的に構成
したものに比べ、70〜90［％］程度の絶縁耐圧を得るこ
とができることを、本発明者は、確認している。
第７図に示す工程の後に、マスク14A及び絶縁膜2Aを選
択的に除去し、第８図に示すように、半導体基板１主面
を露出させる。
第８図に示す工程の後に、第９図に示すように、露出さ
れた半導体基板１主面上部に絶縁膜４を形成する。絶縁
膜４は、情報蓄積用容量素子の絶縁膜を構成するよう
に、例えば、熱酸化技術による酸化シリコン膜を用い、
その膜厚を0.01〜0.03［μｍ］程度に形成すればよい。
また、絶縁膜４は、誘電率を高くして情報となる電荷を
より多く蓄積できるように、例えば、熱化酸化技術によ
る0.01［μｍ］程度の膜厚を有する酸化シリコン膜と、
その上部に積層されたCVD技術による0.02［μｍ］程度
の膜厚を有する窒化シリコン膜とによるものを用いても
よい。
この絶縁膜４は、その角部の鋭角な形状が緩和されてい
るので、略均一な膜厚で細孔３にそった半導体基板１主
面上部に形成される。
これ以後は、通常の製造工程を施すことにより、前記第
２図及び第３図に示すように、本実施例のDRAMは完成す
る。
次に、本実施例の効果について説明する。
第10図は、細孔を利用する情報蓄積用容量素子の絶縁膜
の絶縁耐圧を測定するためにモデルとして設けられたDR
AMメモリセルの要部断面図、第11図は、第10図に示す細
孔の角部における拡大断面図、第12図は、第10図及び第
11図に示すモデルを用いて得ることができる絶縁膜の絶
縁耐圧の計算結果を示す図、第13図は、本発明を適用し
ない場合の絶縁膜の絶縁耐圧の実験結果を示す図、第14
図乃至第16図は、本発明を適用した場合の絶縁膜の絶縁
耐圧の実験結果を示す図である。
第10図及び第11図において、3a,3bは細孔３の鋭角な形
状の角部が円筒な形状で緩和された部分、3cは細孔3A形
成工程において異物の影響で形成された突出部が球形状
で緩和された部分である。
toxは絶縁膜４の膜厚、ｒは細孔３の角部に形成された
円弧な形状の半経である。
第12図において、横軸は半経ｒと絶縁膜４の膜厚toxと
の比（r/tox）を示す。縦軸は平面部における絶縁膜４
の絶縁耐圧を1.0とした場合の細孔３における絶縁膜４
の絶縁耐圧を示す。
データＡは、円筒な形状で形成された部分3a,3bにおけ
る絶縁膜４の絶縁耐圧、データＢは、球形状で形成され
た部分3cにおける絶縁膜４の絶縁耐圧を示してある。
第10図乃至第12図から明らかなように、絶縁膜４の膜厚
toxの略３倍程度又はそれ以上の半経ｒで細孔３の鋭角
な形状の角部を緩和することにより、情報蓄積用容量素
子を平面的に構成した場合の70〜90［％］程度に絶縁膜
４の絶縁耐圧を向上させることができる。
例えば、絶縁膜４の膜厚toxを0.01［μｍ］程度で形成
すると、半経ｒは0.03［μｍ］程度にする必要がある。
そこで、前記絶縁膜16を0.03［μｍ］程度で形成すれ
ば、半経ｒを0.03［μｍ］程度に形成することができ、
情報蓄積用容量素子を平面的に構成した場合の70〜90
［％］程度の絶縁膜４の絶縁耐圧を得ることができる。
第13図乃至第16図において、横軸は絶縁膜４の絶縁耐圧
［Ｖ］を示す。縦軸は度数を示す。
第13図は、角部の鋭角な形状が緩和されていない細孔3A
に直接絶縁膜４を形成した場合の絶縁耐圧を示してい
る。
第14図は、0.05［μｍ］程度の絶縁膜16を形成して、角
部の鋭角な形状を緩和した細孔３に絶縁膜４を形成した
場合の絶縁耐圧を示している。
第15図は、0.10［μｍ］程度の絶縁膜16を形成して、角
部の鋭角な形状を緩和した細孔３に絶縁膜４を形成した
場合の絶縁耐圧を示している。
第16図は、0.20［μｍ］程度の絶縁膜16を形成して、角
部の鋭角な形状を緩和した細孔３に絶縁膜４を形成した
場合の絶縁耐圧を示している。
これらの絶縁膜４の膜厚toxは、0.02［μｍ］である。
第13図乃至第16図から明らかなように、角部の鋭角な形
状が緩和された細孔３によって形成された情報蓄積用容
量素子は、角部の鋭角な形状が緩和されない場合に比べ
て、絶縁膜４の絶縁耐圧を20［％］程度又はそれ以上に
向上することができる。
［効果］ 以上説明したように、本願において開示される新規な技
術手段によれば、情報蓄積用容量素子が形成される細孔
又は細溝の角部の形状を制御性良く簡便に緩和すること
のできる半導体装置の製造方法を得ることができる。
また、本願において開示される新規な技術手段によれ
ば、細孔の角部の形状を制御性良く緩和するにあたり、
細孔内部に形成する内部絶縁膜の酸化条件と情報蓄積用
容量素子の誘電体膜の膜形成条件を最適にしうる半導体
装置の製造方法を得ることができる。
以上、本発明者によってなされた発明を実施例にもとづ
く具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。
例えば、前記実施例は、本発明を、DRAMメモリセルの細
孔を利用する情報蓄積用容量素子に適用した例について
説明したが、これに限定されることなく、半導体集積回
路装置の細孔を利用する容量素子に適用してもよい。
また、前記実施例は、本発明を、細孔に適用した例につ
いて説明したが、これに限定されることなく、細溝に適
用してもよい。
【図面の簡単な説明】
第１図は、本発明の実施例を説明するためのDRAMのメモ
リセルアレイ要部を示す等価回路図、 第２図は、本発明の実施例の構造を説明するためのDRAM
のメモリセルアレイの要部平面図、 第３図は、第２図のIII−III切断線における断面図、 第４図乃至第９図は、本発明の実施例の製造方法を説明
するための各製造工程におけるDRAMメモリセルの情報蓄
積用容量素子を示す要部断面図、 第10図は、細孔を利用する情報蓄積用容量素子の絶縁膜
の絶縁耐圧を測定するためにモデルとして設けられたDR
AMメモリセルの要部断面図、 第11図は、第10図に示す細孔の角部における拡大断面
図、 第12図は、第10図及び第11図に示すモデルを用いて得る
ことができる絶縁膜の絶縁耐圧の計算結果を示す図、 第13図は、本発明を適用しない場合の絶縁膜の絶縁耐圧
の実験結果を示す図、 第14図乃至第16図は、本発明を適用した場合の絶縁膜の
絶縁耐圧の実験結果を示す図である。 図中、SA…センスアンプ、BL…ビット線、WL…ワード
線、Ｍ…メモリセル、Q,QD…MISFET、C,CD…容量素子、
Ｄ…ダミーセル、φＤ…接続端子、１…半導体基板、２
…フィールド絶縁膜、3,3A…細孔、2A,4,6,7,11,16…絶
縁膜、５…導電プレート（導電層）、8,9,13…導電層、
8A,9A…多結晶シリコン層、8B,9B…高融点金属層又はシ
リサイド層、10…半導体領域、12…接続孔、14,15…マ
スク形成材料、14A、15A…マスク、16A,16B…角部、3a,
3b…円筒な形状で緩和された部分、3c…球形状で緩和さ
れた部分、tox…絶縁膜の膜厚、ｒ…半経である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】情報蓄積用容量素子と該情報蓄積用容量素
    子と直列に接続されたスイッチング素子とによって構成
    されるダイナミック型ランダムアクセスメモリセルを半
    導体基板の主面に含んでなり、 上記情報蓄積用容量素子は、上記半導体基板の上記主面
    に形成された細孔又は細溝と、該細孔又は細溝に沿って
    設けられた誘電体膜と、該誘電体膜上に設けられた導電
    層とによって構成されてなる半導体装置の製造方法であ
    って、 上記半導体基板の上記主面の一部にフィールド絶縁膜を
    形成する第１の工程と、 上記フィールド絶縁膜の上に窒化シリコン膜を堆積する
    第２の工程と、 上記窒化シリコン膜をマスクとした異方性エッチングに
    より、上記半導体基板の上記主面から内部方向に延在す
    る上記細孔又は細溝を形成する第３の工程と、 上記窒化シリコン膜をマスクとして上記細孔又は細溝の
    内部を酸化して内部絶縁膜を形成し、上記窒化シリコン
    膜をマスクとして上記内部絶縁膜を選択的に除去するこ
    とによって上記細孔又は細溝の角部の形状を円弧状に緩
    和する第４の工程と、 上記角部の形状を円弧状に緩和された上記細孔又は細溝
    の内部に上記誘電体膜を形成する第５の工程とを含んで
    なり、 上記第４の工程の細孔又は細溝の内部の酸化で上記細孔
    又は細溝の上記角部の円弧状に緩和された上記形状の半
    径が上記第５の工程で形成される上記誘電体膜の膜厚の
    ３倍以上となる如く上記第４の工程の内部の酸化の条件
    と上記第５の工程の膜形成の条件とが設定されてなるこ
    とを特徴とする半導体装置の製造方法。
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