JPS62137863A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS62137863A JPS62137863A JP60279559A JP27955985A JPS62137863A JP S62137863 A JPS62137863 A JP S62137863A JP 60279559 A JP60279559 A JP 60279559A JP 27955985 A JP27955985 A JP 27955985A JP S62137863 A JPS62137863 A JP S62137863A
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- JP
- Japan
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- trench
- memory cell
- capacitor
- electrode
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ装置の構成要素とじて広く利用
されるＤＲＡＭセルに関するものである。
されるＤＲＡＭセルに関するものである。
従来の技術
近年、半導体メモリ装置の高密度化が進み、特にＤＲＡ
Ｍの高集積化、大量答化は著しい。このようなりＲＡＭ
の発展はそのチップサイズの半分以上の面積を占めるメ
モリセルの高密度化技術の発展に負う所が大きい。現在
、一層の高密度化を 。
Ｍの高集積化、大量答化は著しい。このようなりＲＡＭ
の発展はそのチップサイズの半分以上の面積を占めるメ
モリセルの高密度化技術の発展に負う所が大きい。現在
、一層の高密度化を 。
目的として種々の立体構造ＤＲＡＭセルが提案されて来
ている。従来、この種の立体構造ＤＲＡＭセルは、−例
として第２図に示す様な構成であった。第２図において
、１はビットラインを形成するドレイン、２は信号読み
出し用トランスファゲートを構成するＭＯＳ）ランジス
タのゲー） ３１化膜、３はワード線を構成する、例え
ば、ポリシリコンで形成されたゲート電極、４はメモリ
セルのソース拡散部、５はメモリセルのキャパシタを構
成する絶縁薄膜、６はセルプレートと称される例えばポ
リシリコンを用いたキャパシタ用プレート電極、７はセ
ル間分離用厚膜、８は基板、１０は層間絶縁膜である。
ている。従来、この種の立体構造ＤＲＡＭセルは、−例
として第２図に示す様な構成であった。第２図において
、１はビットラインを形成するドレイン、２は信号読み
出し用トランスファゲートを構成するＭＯＳ）ランジス
タのゲー） ３１化膜、３はワード線を構成する、例え
ば、ポリシリコンで形成されたゲート電極、４はメモリ
セルのソース拡散部、５はメモリセルのキャパシタを構
成する絶縁薄膜、６はセルプレートと称される例えばポ
リシリコンを用いたキャパシタ用プレート電極、７はセ
ル間分離用厚膜、８は基板、１０は層間絶縁膜である。
これはいわゆるトレンチ構造と言われるメモリセル構造
の一例である。この構造は、トレンチを基板８の深さ方
向に形成するため、トレンチ深さの制御により蓄積用容
量もメモリセルとして必要とされる値（ｓｏｆＦ以上と
一般にいわれている。）を充分確保できる。また、この
構造においては、トレンチを単に信号蓄積キャパシタと
してだけでなく素子分離にも利用しており、セル間分離
用厚膜７を厚くとることによりセル間リーク電流を充分
低くとることができる。
の一例である。この構造は、トレンチを基板８の深さ方
向に形成するため、トレンチ深さの制御により蓄積用容
量もメモリセルとして必要とされる値（ｓｏｆＦ以上と
一般にいわれている。）を充分確保できる。また、この
構造においては、トレンチを単に信号蓄積キャパシタと
してだけでなく素子分離にも利用しており、セル間分離
用厚膜７を厚くとることによりセル間リーク電流を充分
低くとることができる。
立体化構造セルの別の一例として、スタックド構造があ
り、これは第３図に示す様な構成である。
り、これは第３図に示す様な構成である。
（例えば、１９８５・６・３・日経エレクトロニクスＰ
２Ｏ９〜２３１）、第３図において、１はビットライン
を形成するドレイン、２は信号読み出し用トランスファ
ゲートとなるＭＯＳ）ランジスタのゲート酸化嘆、３は
ワード線を構成する、例えば、ポリシリコンで形成され
たゲート電極、４はメモリセルのソース拡散部、６はメ
モリセルのキャパシタを構成する絶縁膜、６はセルプレ
ートを形成する、例えば、ポリシリコンを用いたプレー
ト電極、７はセル間分離用厚膜、８は屑板、９はメモリ
セルのソース部を構成する・ｎ電性電極、１ｏは層間絶
縁膜である。キャパシタなま、プレート電極らとメモリ
セルのソース部を形成する４ ’ＡＣ性電極電極９間に
形成され、同電極９のワード線上の部分や側面部をキャ
パシタとして利用できることにより、セル容量の増加が
得られる。ａ線ソ７）エラーハメモリセルのソース部下
のｐｎ接合領域に形成される空乏層をα粒子が通過する
ととにより生ずるが、このスタックド構造では、メモリ
セルのソース拡散部と基板との間のｐｎ接合領域が、従
来の平面型や前述のトレンチ構成メモリセルに比べて非
常に小さく、そのためα線ソフトエラーに対して極めて
強くなる。
２Ｏ９〜２３１）、第３図において、１はビットライン
を形成するドレイン、２は信号読み出し用トランスファ
ゲートとなるＭＯＳ）ランジスタのゲート酸化嘆、３は
ワード線を構成する、例えば、ポリシリコンで形成され
たゲート電極、４はメモリセルのソース拡散部、６はメ
モリセルのキャパシタを構成する絶縁膜、６はセルプレ
ートを形成する、例えば、ポリシリコンを用いたプレー
ト電極、７はセル間分離用厚膜、８は屑板、９はメモリ
セルのソース部を構成する・ｎ電性電極、１ｏは層間絶
縁膜である。キャパシタなま、プレート電極らとメモリ
セルのソース部を形成する４ ’ＡＣ性電極電極９間に
形成され、同電極９のワード線上の部分や側面部をキャ
パシタとして利用できることにより、セル容量の増加が
得られる。ａ線ソ７）エラーハメモリセルのソース部下
のｐｎ接合領域に形成される空乏層をα粒子が通過する
ととにより生ずるが、このスタックド構造では、メモリ
セルのソース拡散部と基板との間のｐｎ接合領域が、従
来の平面型や前述のトレンチ構成メモリセルに比べて非
常に小さく、そのためα線ソフトエラーに対して極めて
強くなる。
発明が解決しようとする問題点
このような従来の構成では、トレンチ構造、スタックド
構造のそれぞれについて次の様な間噴があった。
構造のそれぞれについて次の様な間噴があった。
まずトレンチ構造のメモリセルは、蓄積容量については
トレンチを所定の深さに選べば必要な大きさの値が得ら
れるが、基板深部にトレンチを埋込んでいるため、プレ
ート電極下の基板中の空乏層が大きくなり、α線ソフト
エラー率が同一容量の平面型セルに比べて一桁以上も大
きくなる。そのため、α線ソフトエラー率を低くするに
は平面上のキャパシタセル面積部分を大きくしたりする
必要があり、高集積化には不利となる。
トレンチを所定の深さに選べば必要な大きさの値が得ら
れるが、基板深部にトレンチを埋込んでいるため、プレ
ート電極下の基板中の空乏層が大きくなり、α線ソフト
エラー率が同一容量の平面型セルに比べて一桁以上も大
きくなる。そのため、α線ソフトエラー率を低くするに
は平面上のキャパシタセル面積部分を大きくしたりする
必要があり、高集積化には不利となる。
これに対し、トレンチの側面あるいは底面にイオンを打
ち込む事により、いわゆるＨ ｉ −Ｃ構造を形成して
空乏層の伸びを押える事もできるが、高濃度注入の結果
としてリーク電流の増大や、プロセスの複雑化などが生
じ、実用上問題がある。
ち込む事により、いわゆるＨ ｉ −Ｃ構造を形成して
空乏層の伸びを押える事もできるが、高濃度注入の結果
としてリーク電流の増大や、プロセスの複雑化などが生
じ、実用上問題がある。
またトレンチの面にそって、薄い絶縁膜を形成する必要
があるが、トレンチの面の結晶軸に対する方位によって
、絶縁膜（例えばＳｌ ０２ ）の酸化レートが異なり
、一様な厚さの絶縁膜を成長させることが難しく、絶縁
耐圧のバラツキと低下が生じ実用上問題となっている。
があるが、トレンチの面の結晶軸に対する方位によって
、絶縁膜（例えばＳｌ ０２ ）の酸化レートが異なり
、一様な厚さの絶縁膜を成長させることが難しく、絶縁
耐圧のバラツキと低下が生じ実用上問題となっている。
また、メモリセルのキャパシタを構成する絶縁膜の誘電
率の増大と絶縁耐圧の増大の両立のために、前記絶縁膜
にＳｉ３Ｎ４とＳ ｔ Ｏ２との多層構造を用いる必要
があるが、トレンチ内壁を構成する基板の単結晶シリコ
ンに、 Ｓ ｌ ２ Ｎ ３のストレスによる影響が発
生し、基板シリコンに欠陥等が形成されリーク電流が大
きくなり実用上問題となる。
率の増大と絶縁耐圧の増大の両立のために、前記絶縁膜
にＳｉ３Ｎ４とＳ ｔ Ｏ２との多層構造を用いる必要
があるが、トレンチ内壁を構成する基板の単結晶シリコ
ンに、 Ｓ ｌ ２ Ｎ ３のストレスによる影響が発
生し、基板シリコンに欠陥等が形成されリーク電流が大
きくなり実用上問題となる。
これらの問題は、高集積化大容量化を更に推し進める際
には、一層重大な障害となることは明らかである。
には、一層重大な障害となることは明らかである。
一方、スタックド構造は、メモリセルのソース拡散部と
基板とのｐｎ接合部の領域が小さく、そのためンフトエ
ラーに強いという利点をもつ。また素子分離幅が平面型
セルに比べて大きくとれ、素子間リークを容易に押える
ことができる。しかし、その構造上メモリセル容量の増
大に限界があり、素子の微細化高集積化に伴ってメモリ
セル容量が不足する。
基板とのｐｎ接合部の領域が小さく、そのためンフトエ
ラーに強いという利点をもつ。また素子分離幅が平面型
セルに比べて大きくとれ、素子間リークを容易に押える
ことができる。しかし、その構造上メモリセル容量の増
大に限界があり、素子の微細化高集積化に伴ってメモリ
セル容量が不足する。
本発明はこのような問題点を解決するもので、蓄積容量
の増大を実現し、高集積化、大容量化が可能で、ソフト
エラー率、リーク電流が大幅に低域し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的と（〜だものであ
る。
の増大を実現し、高集積化、大容量化が可能で、ソフト
エラー率、リーク電流が大幅に低域し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的と（〜だものであ
る。
問題点を解決するだめの手段
この問題点を解決するために本発明は、ＦＣＣセルをは
じめとするトレンチ構造とスタックド構造の長所を共に
有する新規な構造のメモリセルを有する半導体メモリ装
置を提供するものである。
じめとするトレンチ構造とスタックド構造の長所を共に
有する新規な構造のメモリセルを有する半導体メモリ装
置を提供するものである。
本発明は、メモリセル上の２本のワード線間にトレンチ
を形成し、ワード線上及びトレンチ内壁に層間絶縁膜を
形成し、スタックド構造のキャパシタを前記層間絶縁膜
上及びフィールド酸化膜上に形成し、メモリセルのソー
ス部接触リードを構成する導電性電極とメモリセルのソ
ース拡散部との電気的コンタクト部をトレンチ内部で形
成するものである。
を形成し、ワード線上及びトレンチ内壁に層間絶縁膜を
形成し、スタックド構造のキャパシタを前記層間絶縁膜
上及びフィールド酸化膜上に形成し、メモリセルのソー
ス部接触リードを構成する導電性電極とメモリセルのソ
ース拡散部との電気的コンタクト部をトレンチ内部で形
成するものである。
作 用
本発明によると、トレンチ構造内でソース拡散部と接触
し、かつ、 同トレンチ内部からワード線上に絶縁的に
延在する導電性電極をキャパシタ用の第１の電極とし、
この上に、誘電体を介して、第２の電トンを形成した立
体構造のメモリ用ギャパシタが得らね５、ソフトエラー
、リーク電流特性の高性能のものが得られる。
し、かつ、 同トレンチ内部からワード線上に絶縁的に
延在する導電性電極をキャパシタ用の第１の電極とし、
この上に、誘電体を介して、第２の電トンを形成した立
体構造のメモリ用ギャパシタが得らね５、ソフトエラー
、リーク電流特性の高性能のものが得られる。
実施例
第１図は本発明の一実施例による半導体メ千り装置のメ
モリセル部の要部側断面（刈である。第１図において、
１はビットラインを形成するドレイン、２は信号読み出
し用トランスファゲートを構成スるＭＯＳトランジスタ
のゲート酸化膜、３はワード線を構成する、ポリシリコ
ンで形成されたゲート電極、４はトレンチ内の側面に拡
がるメモリセルのソース拡散部、５はメモリセルのキャ
パシタを構成する５１０２絶縁嘆、６は、ソース拡散部
６とトレンチ内面で接触し、セルプレートを形成するポ
リシリコンを用いたプレート電極、７はセル間分離用厚
膜、８は基板、９はメモリセルのソース部を形成するポ
リシリコンを用いた導電性電極、１０は層間絶縁膜であ
る。キャパシタは、プレート電極６とメモリセルのソー
ス部を形成する導電性電極９との間に形成される。
モリセル部の要部側断面（刈である。第１図において、
１はビットラインを形成するドレイン、２は信号読み出
し用トランスファゲートを構成スるＭＯＳトランジスタ
のゲート酸化膜、３はワード線を構成する、ポリシリコ
ンで形成されたゲート電極、４はトレンチ内の側面に拡
がるメモリセルのソース拡散部、５はメモリセルのキャ
パシタを構成する５１０２絶縁嘆、６は、ソース拡散部
６とトレンチ内面で接触し、セルプレートを形成するポ
リシリコンを用いたプレート電極、７はセル間分離用厚
膜、８は基板、９はメモリセルのソース部を形成するポ
リシリコンを用いた導電性電極、１０は層間絶縁膜であ
る。キャパシタは、プレート電極６とメモリセルのソー
ス部を形成する導電性電極９との間に形成される。
この構成により、次の様な作用がある。
蓄積容量がトレンチ内に埋め込捷れた部分とそれ以外の
平面上の部分から成っており、さらにトレンチ内の部分
は、第３電極の側面のすべてがセルキャパシタとなるた
めに容量が極めて増大する。
平面上の部分から成っており、さらにトレンチ内の部分
は、第３電極の側面のすべてがセルキャパシタとなるた
めに容量が極めて増大する。
同じセル面積、同じトレンチ深さの従来形トレンチ構造
と比較してもセル容量は倍以上となる。検討によれば、
セル面積が８μｍ′の場合、トレンチ深さを３μｍとる
ことによりセル容量を１６ｏｆＦとることができ、セル
面積が６μｍ′の場合には、同じくトレンチ深さを３μ
ｍとして、セル容量を１１０ｆＦとることができ、１つ
のメモリセルに最低必要とされる容量の５０ｆＦを充分
に満たすことができる。
と比較してもセル容量は倍以上となる。検討によれば、
セル面積が８μｍ′の場合、トレンチ深さを３μｍとる
ことによりセル容量を１６ｏｆＦとることができ、セル
面積が６μｍ′の場合には、同じくトレンチ深さを３μ
ｍとして、セル容量を１１０ｆＦとることができ、１つ
のメモリセルに最低必要とされる容量の５０ｆＦを充分
に満たすことができる。
またソース部の面積を設計上、あるいはプロセス技術上
許容できる限り小さくすることにより、メモリセルのソ
ース拡散部と基板との間のｐｎ接合領域を小さくするこ
とができるため、メモリセルのリーク電流を極めて小さ
くとることができる。
許容できる限り小さくすることにより、メモリセルのソ
ース拡散部と基板との間のｐｎ接合領域を小さくするこ
とができるため、メモリセルのリーク電流を極めて小さ
くとることができる。
また前記ｐｎ接合領域が小さいだめ、それに伴う空乏層
も非常に小さくなり、これによりα線ソフトエラーを抜
本的に低減させることができる。加えてキャパシタとな
る薄い絶縁膜を形成する場合、ポリシリコンの酸化ンー
トは方位に依存せず一様な厚さの絶縁膜を成長させるこ
とができ、絶縁耐圧のばらつきと低下を押えることがで
きる。
も非常に小さくなり、これによりα線ソフトエラーを抜
本的に低減させることができる。加えてキャパシタとな
る薄い絶縁膜を形成する場合、ポリシリコンの酸化ンー
トは方位に依存せず一様な厚さの絶縁膜を成長させるこ
とができ、絶縁耐圧のばらつきと低下を押えることがで
きる。
さらにメモリセルのキャパシタを構成する絶縁膜として
Ｓｉ３Ｎ４と３１０２ との多層構造を用いた場合で
も、メモリセルのキャパシタを構成する吸収できること
になり多層絶縁膜の安定形成にも極めて有利となる。
Ｓｉ３Ｎ４と３１０２ との多層構造を用いた場合で
も、メモリセルのキャパシタを構成する吸収できること
になり多層絶縁膜の安定形成にも極めて有利となる。
発明の効果
以上の様に、本発明によれば、半導体メモＩＪ Ｗ置は
蓄積容量を極めて大きくできるばかりでなく、ソフトエ
ラー率及びリーク電流を抜本的に低減でき、プロセス上
絶縁薄膜の形成も容易となる。従って本発明は半導体メ
モリ装置の一層の高集積化、大容量化を極めて容易に実
現さするという効果が得られる。
蓄積容量を極めて大きくできるばかりでなく、ソフトエ
ラー率及びリーク電流を抜本的に低減でき、プロセス上
絶縁薄膜の形成も容易となる。従って本発明は半導体メ
モリ装置の一層の高集積化、大容量化を極めて容易に実
現さするという効果が得られる。
第１図は本発明の一実施例による半導体メモリセル部を
示す要部側断面図、第２図は従来のトレンチ構造の１例
であるＦＣＣ構造メモリセルを示す要部側断面図、第３
図は従来のスタソクト構造メモリセルを示す要部側断面
図である。 １・・・・・・ビットラインを形成するドレイン、２・
・・・・・ゲート絶縁膜、３・・・・・・ワードライン
を形成するゲート電極、４・・・・・・メモリセルのソ
ース拡散部、６・・・・・・メモリセルのキャパシタを
構成する絶縁膜、６・・・・・・プレート電極、７・・
・・・・分離用厚膜、８・・・・・・基板、９・・・・
・・メモリセルのソース部を構成する導電性電極、１Ｑ
・・・・・層間絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｌ０
−−−ノｖ ７’４ ＄ｕ！Ｍ笑第１図 第２図 第３図
示す要部側断面図、第２図は従来のトレンチ構造の１例
であるＦＣＣ構造メモリセルを示す要部側断面図、第３
図は従来のスタソクト構造メモリセルを示す要部側断面
図である。 １・・・・・・ビットラインを形成するドレイン、２・
・・・・・ゲート絶縁膜、３・・・・・・ワードライン
を形成するゲート電極、４・・・・・・メモリセルのソ
ース拡散部、６・・・・・・メモリセルのキャパシタを
構成する絶縁膜、６・・・・・・プレート電極、７・・
・・・・分離用厚膜、８・・・・・・基板、９・・・・
・・メモリセルのソース部を構成する導電性電極、１Ｑ
・・・・・層間絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｌ０
−−−ノｖ ７’４ ＄ｕ！Ｍ笑第１図 第２図 第３図
Claims (2)
- （１）半導体基板の所定領域に絶縁ゲート形電界効果ト
ランジスタ、同トランジスタのソース領域に接触するト
レンチ構造部および前記トレンチ構造部を介した位置に
素子分離領域を有するとともに、前記ソース領域に対し
て前記トレンチ構造部の内面で接触し、同トレンチ内部
で前記半導体基板と絶縁されて、前記素子分離領域上に
延在された第１の電極および誘電体を介して前記第１の
電極に対向する第２の電極をそなえた半導体メモリ装置
。 - （２）第１の電極が、絶縁膜を介して、絶縁ゲート形電
界効果トランジスタのゲート電極上に延在された構成の
特許請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60279559A JPH0795566B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60279559A JPH0795566B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62137863A true JPS62137863A (ja) | 1987-06-20 |
| JPH0795566B2 JPH0795566B2 (ja) | 1995-10-11 |
Family
ID=17612658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60279559A Expired - Lifetime JPH0795566B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795566B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447068A (en) * | 1987-08-18 | 1989-02-21 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
| JPS6451251A (en) * | 1987-08-18 | 1989-02-27 | Hitachi Seiki Kk | Pallet provided with index device |
| JPH02234466A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリセルとその製造方法 |
| US5124765A (en) * | 1990-08-14 | 1992-06-23 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor memory device with trench capacitors and stacked capacitors |
| US5156993A (en) * | 1990-08-17 | 1992-10-20 | Industrial Technology Research Institute | Fabricating a memory cell with an improved capacitor |
| US5675163A (en) * | 1994-10-26 | 1997-10-07 | Nec Corporation | Non-volatile semiconductor memory device with thin insulation layer below erase gate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-12-12 JP JP60279559A patent/JPH0795566B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447068A (en) * | 1987-08-18 | 1989-02-21 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
| JPS6451251A (en) * | 1987-08-18 | 1989-02-27 | Hitachi Seiki Kk | Pallet provided with index device |
| JPH0661672B2 (ja) * | 1987-08-18 | 1994-08-17 | 日立精機株式会社 | 割出し装置を備えたパレット |
| JPH02234466A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリセルとその製造方法 |
| US5124765A (en) * | 1990-08-14 | 1992-06-23 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor memory device with trench capacitors and stacked capacitors |
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| US5675163A (en) * | 1994-10-26 | 1997-10-07 | Nec Corporation | Non-volatile semiconductor memory device with thin insulation layer below erase gate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795566B2 (ja) | 1995-10-11 |
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