JP2645008B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2645008B2 JP2645008B2 JP62076609A JP7660987A JP2645008B2 JP 2645008 B2 JP2645008 B2 JP 2645008B2 JP 62076609 A JP62076609 A JP 62076609A JP 7660987 A JP7660987 A JP 7660987A JP 2645008 B2 JP2645008 B2 JP 2645008B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- groove
- silicon film
- island
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に関し、特に溝型の積層キャ
パシタを有するダイナミックメモリセルに関する。
パシタを有するダイナミックメモリセルに関する。
（従来の技術） ダイナミックメモリをはじめとする半導体記憶装置
は、微細加工技術の進歩に伴ってその記憶容量が約３年
で４倍の速度で増大している。このため、限られたシリ
コンチップ上に大量のメモリセルを集積する必要から、
メモリセルの面積を縮小せざるをえない。しかし、メモ
リセルのキャパシタンスの値は、ソフトエラーを防止す
るため、及びセンスアンプに読み出す際のS/N比を確保
するために数＋fFという比較的大きな値を維持する必要
がある。このため、MOS構造のセルキャパシタの酸化膜
を薄膜化してきたが、半導体基板の表面を利用する構造
では、最早キャパシタンスの増大を図ることが困難とな
ってきた。
は、微細加工技術の進歩に伴ってその記憶容量が約３年
で４倍の速度で増大している。このため、限られたシリ
コンチップ上に大量のメモリセルを集積する必要から、
メモリセルの面積を縮小せざるをえない。しかし、メモ
リセルのキャパシタンスの値は、ソフトエラーを防止す
るため、及びセンスアンプに読み出す際のS/N比を確保
するために数＋fFという比較的大きな値を維持する必要
がある。このため、MOS構造のセルキャパシタの酸化膜
を薄膜化してきたが、半導体基板の表面を利用する構造
では、最早キャパシタンスの増大を図ることが困難とな
ってきた。
このようなことから、メモリセルに溝型キャパシタを
使用する方法やセルのまわりに溝を形成し、その側壁を
利用してキャパシタを形成する方法が提案されている
（例えば、S,Nakajima et al,“An Isolation−Merg
ed Vertical Capacitor Cell For Large Capacit
y DRAM",International Electron Device Meeting
Technical Digest,講演番号9.4pp240〜243,1984）。
使用する方法やセルのまわりに溝を形成し、その側壁を
利用してキャパシタを形成する方法が提案されている
（例えば、S,Nakajima et al,“An Isolation−Merg
ed Vertical Capacitor Cell For Large Capacit
y DRAM",International Electron Device Meeting
Technical Digest,講演番号9.4pp240〜243,1984）。
こうした、セルのまわりに溝を形成して、その側壁を
利用したキャパシタのダイナミックメモリセルの製造工
程を第３図及び第４図に示す。第３図は第４図のＢ−
Ｂ′線に沿った断面構造である。まず、Ｐ型のシリコン
基板21の表面に格子状に溝22を堀り、１個のメモリセル
領域を島状に残す。続いて、島状になったシリコン領域
23の側壁を利用して第１層の多結晶シリコン膜24を設
け、ストレージノードの拡散層（N+層）25とバリードコ
ンタクト26で接続する。一方、シリコン領域23の側壁に
設けた第１層の多結晶シリコン膜24の表面を酸化して薄
い酸化膜27を形成し、この後第２層の多結晶シリコン膜
28を埋め込む。この第２層の多結晶シリコン膜28をセル
プレートとすることで、多結晶シリコン膜24,28間のキ
ャパシタを形成する。さらに、島状になったシリコン領
域23の表面にワード線29を設けてセルトランスファート
ランジスタを形成する。そして、このワード線29と直交
するようにビット線30を設けて、セルトランスファート
ランジスタのドレイン拡散層（N+層）31に接続させる。
利用したキャパシタのダイナミックメモリセルの製造工
程を第３図及び第４図に示す。第３図は第４図のＢ−
Ｂ′線に沿った断面構造である。まず、Ｐ型のシリコン
基板21の表面に格子状に溝22を堀り、１個のメモリセル
領域を島状に残す。続いて、島状になったシリコン領域
23の側壁を利用して第１層の多結晶シリコン膜24を設
け、ストレージノードの拡散層（N+層）25とバリードコ
ンタクト26で接続する。一方、シリコン領域23の側壁に
設けた第１層の多結晶シリコン膜24の表面を酸化して薄
い酸化膜27を形成し、この後第２層の多結晶シリコン膜
28を埋め込む。この第２層の多結晶シリコン膜28をセル
プレートとすることで、多結晶シリコン膜24,28間のキ
ャパシタを形成する。さらに、島状になったシリコン領
域23の表面にワード線29を設けてセルトランスファート
ランジスタを形成する。そして、このワード線29と直交
するようにビット線30を設けて、セルトランスファート
ランジスタのドレイン拡散層（N+層）31に接続させる。
この構造のメモリセルの特徴は、島状になったシリコ
ン領域23の側壁を有効に利用しており、比較的小さな面
積で大きなキャパシタンスを得られることである。
ン領域23の側壁を有効に利用しており、比較的小さな面
積で大きなキャパシタンスを得られることである。
上述した従来のダイナミックメモリセルには次のよう
な欠点があった。すなわち、島状のシリコン領域23の側
壁に形成した第１層の多結晶シリコン層24のストレージ
ノードはVssからVccの電位で振幅する。したがって、側
壁に寄生のトランジスタが形成され、ビット線30と接続
したドレイン拡散層31とストレージノード側の拡散層25
間にリーク電流が発生する。このリーク電流により、メ
モリセルの記憶保持時間が著しく劣化される。
な欠点があった。すなわち、島状のシリコン領域23の側
壁に形成した第１層の多結晶シリコン層24のストレージ
ノードはVssからVccの電位で振幅する。したがって、側
壁に寄生のトランジスタが形成され、ビット線30と接続
したドレイン拡散層31とストレージノード側の拡散層25
間にリーク電流が発生する。このリーク電流により、メ
モリセルの記憶保持時間が著しく劣化される。
この対策としては、島状のシリコン領域23の側壁表面
にフィールド反転防止用のイオン注入又は拡散を行う
か、厚いフィールド酸化膜を形成する方法があるが、い
ずれも根求対策となり得ない。
にフィールド反転防止用のイオン注入又は拡散を行う
か、厚いフィールド酸化膜を形成する方法があるが、い
ずれも根求対策となり得ない。
（発明が解決しようとする問題点） 本発明は上記問題点を解決するためになされたもの
で、従来の製造工程を大きく変更することなく、高い記
憶保持特性を有する半導体記憶装置を提供することを目
的とする。
で、従来の製造工程を大きく変更することなく、高い記
憶保持特性を有する半導体記憶装置を提供することを目
的とする。
［発明の構成］ （問題点を解決するための手段と作用） すなわち、本発明は半導体記憶装置は、半導体基板
と、この半導体基板の表面に形成された格子状の溝及び
この溝で囲まれた島状領域と、この隣接する島状領域そ
れぞれに前記溝を挟んで互いに向かい合うように設けら
れたセルトランジスタと、前記島状領域それぞれの周囲
側壁を連続して囲みかつ溝底部の半導体基板と電気的接
続がなされたセルプレート電極となる第１の多結晶シリ
コン膜と、この第１の多結晶シリコン膜で覆われた溝内
の側壁両側に薄い絶縁膜を介し対向して設けられ前記島
状領域それぞれの周囲を連続して囲んだストレージノー
ドとなる第２の多結晶シリコン膜と、この第２の多結晶
シリコン膜で囲まれた溝中央部の埋め込み絶縁膜とを具
備したことを特徴とする。
と、この半導体基板の表面に形成された格子状の溝及び
この溝で囲まれた島状領域と、この隣接する島状領域そ
れぞれに前記溝を挟んで互いに向かい合うように設けら
れたセルトランジスタと、前記島状領域それぞれの周囲
側壁を連続して囲みかつ溝底部の半導体基板と電気的接
続がなされたセルプレート電極となる第１の多結晶シリ
コン膜と、この第１の多結晶シリコン膜で覆われた溝内
の側壁両側に薄い絶縁膜を介し対向して設けられ前記島
状領域それぞれの周囲を連続して囲んだストレージノー
ドとなる第２の多結晶シリコン膜と、この第２の多結晶
シリコン膜で囲まれた溝中央部の埋め込み絶縁膜とを具
備したことを特徴とする。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例であるダイナミックメモリ
セルの断面図、第２図は平面図で、第１図は第２図のＡ
−Ａ′線に沿った断面構造である。図中、Ｐ型のシリコ
ン基板１の表面に格子状に溝（深さ〜数μｍ）２を形成
し、１個のメモリセルあたり１個の島状のシリコン領域
３を形成する。次に、この島状のシリコン領域３の側壁
及び底部を利用して第１層の多結晶シリコン膜４を設け
る。そして、溝２の下部にはN+拡散層５を形成して第１
層の多結晶シリコン膜４と接続させ、このN+拡散層５に
セルプレート電位を印刷する。続いて、第１層の多結晶
シリコン層４の表面を酸化して薄い酸化膜６を形成す
る。さらに、この薄い酸化膜６を介して第１層の多結晶
シリコン膜４の内側に第２層の多結晶シリコン膜７を形
成する。次に、溝２の絶縁膜18で埋め込むことにより、
セル間の第２層の多結晶シリコン膜７間を絶縁させる。
また、第２層の多結晶シリコン膜７は溝２の角部におい
て、セルストレージノードの拡散層９とバリードコンタ
クト10で接続させる。一方、島状になったシリコン領域
３の表面にワード線11を設けて、セルトランスファート
ランジスタを形成する。また、ワード線11と直交するよ
うにビット線12を設けて、セルトランスファートランジ
スタのドレイン拡散層（N+）13に接続させる。ワード線
11として第３層に多結晶シリコン膜がシリサイドが望ま
しい。一方、ビット線12は第４層の多結晶シリコン膜が
シリサイドまたはアルミニウムのような金属配線とす
る。
セルの断面図、第２図は平面図で、第１図は第２図のＡ
−Ａ′線に沿った断面構造である。図中、Ｐ型のシリコ
ン基板１の表面に格子状に溝（深さ〜数μｍ）２を形成
し、１個のメモリセルあたり１個の島状のシリコン領域
３を形成する。次に、この島状のシリコン領域３の側壁
及び底部を利用して第１層の多結晶シリコン膜４を設け
る。そして、溝２の下部にはN+拡散層５を形成して第１
層の多結晶シリコン膜４と接続させ、このN+拡散層５に
セルプレート電位を印刷する。続いて、第１層の多結晶
シリコン層４の表面を酸化して薄い酸化膜６を形成す
る。さらに、この薄い酸化膜６を介して第１層の多結晶
シリコン膜４の内側に第２層の多結晶シリコン膜７を形
成する。次に、溝２の絶縁膜18で埋め込むことにより、
セル間の第２層の多結晶シリコン膜７間を絶縁させる。
また、第２層の多結晶シリコン膜７は溝２の角部におい
て、セルストレージノードの拡散層９とバリードコンタ
クト10で接続させる。一方、島状になったシリコン領域
３の表面にワード線11を設けて、セルトランスファート
ランジスタを形成する。また、ワード線11と直交するよ
うにビット線12を設けて、セルトランスファートランジ
スタのドレイン拡散層（N+）13に接続させる。ワード線
11として第３層に多結晶シリコン膜がシリサイドが望ま
しい。一方、ビット線12は第４層の多結晶シリコン膜が
シリサイドまたはアルミニウムのような金属配線とす
る。
この構造のメモリセルによれば、島状のシリコン領域
３の側壁に形成される寄生トランジスタのオン電圧をセ
ルプレート電位で制御することが可能となり、絶縁膜に
印加される電界を最小にするため1/2Vcc電位とした場
合、この電圧でリーク電流が流れない条件（側壁の表面
濃度、フィールド酸化膜）を設定すれば、比較的容易に
高い記憶保持特性を有したダイナミックメモリセルを実
現できる。
３の側壁に形成される寄生トランジスタのオン電圧をセ
ルプレート電位で制御することが可能となり、絶縁膜に
印加される電界を最小にするため1/2Vcc電位とした場
合、この電圧でリーク電流が流れない条件（側壁の表面
濃度、フィールド酸化膜）を設定すれば、比較的容易に
高い記憶保持特性を有したダイナミックメモリセルを実
現できる。
また、上記構造は、製造工程的にも従来工程を変更す
ることなく実現でき、さらに側壁表面にフィールド反転
防止用の高濃度のイオン注入または拡散をする必要がな
く、また島状のシリコン領域３の側壁表面に厚いフィー
ルド酸化膜を形成する必要もなく極めて製造が容易にな
る。
ることなく実現でき、さらに側壁表面にフィールド反転
防止用の高濃度のイオン注入または拡散をする必要がな
く、また島状のシリコン領域３の側壁表面に厚いフィー
ルド酸化膜を形成する必要もなく極めて製造が容易にな
る。
［発明の効果］ 以上のように本発明によれば、半導体基板の表面に格
子状に溝を形成して島状領域を設け、この島状領域の側
壁に第１の多結晶シリコン膜を設けてメモリセルのプレ
ート電極とし、さらのその内側に絶縁膜を介して第２の
多結晶シリコン膜を溝内で対向するように設け、これを
メモリセルのストレージノードとした構造とし、島状領
域の側壁に形成される寄生トランジスタのオン電圧をセ
ルプレート電位で制御できるようにしたので、島状領域
の側壁に形成される寄生トランジスタによるリーク電流
を抑制することが可能であり、極めて高い記憶保持特性
を有する半導体記憶装置を実現できる。
子状に溝を形成して島状領域を設け、この島状領域の側
壁に第１の多結晶シリコン膜を設けてメモリセルのプレ
ート電極とし、さらのその内側に絶縁膜を介して第２の
多結晶シリコン膜を溝内で対向するように設け、これを
メモリセルのストレージノードとした構造とし、島状領
域の側壁に形成される寄生トランジスタのオン電圧をセ
ルプレート電位で制御できるようにしたので、島状領域
の側壁に形成される寄生トランジスタによるリーク電流
を抑制することが可能であり、極めて高い記憶保持特性
を有する半導体記憶装置を実現できる。
第１図は本発明の一実施例に係るダイナミックメモリセ
ルの断面図、第２図は同じく平面図、第３図は従来のダ
イナミックメモリセルの断面図、第４図は同じく平面図
である。 １……シリコン基板、２……溝、３……シリコン領域、
４……第１の多結晶シリコン膜、５……N+拡散層、７…
…第２の多結晶シリコン膜。
ルの断面図、第２図は同じく平面図、第３図は従来のダ
イナミックメモリセルの断面図、第４図は同じく平面図
である。 １……シリコン基板、２……溝、３……シリコン領域、
４……第１の多結晶シリコン膜、５……N+拡散層、７…
…第２の多結晶シリコン膜。
Claims (1)
- 【請求項１】半導体基板と、この半導体基板の表面に形
成された格子状の溝及びこの溝で囲まれた島状領域と、
この隣接する島状領域それぞれに前記溝を挟んで互いに
向かい合うように設けられたセルトランジスタと、前記
島状領域それぞれの周囲側壁を連続して囲みかつ溝底部
の半導体基板と電気的接続がなされたセルプレート電極
となる第１の多結晶シリコン膜と、この第１の多結晶シ
リコン膜で覆われた溝内の側壁両側に薄い絶縁膜を介し
対向して設けられ前記島状領域それぞれの周囲を連続し
て囲んだストレージノードとなる第２の多結晶シリコン
膜と、この第２の多結晶シリコン膜で囲まれた溝中央部
の埋め込み絶縁膜とを具備したことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076609A JP2645008B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076609A JP2645008B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241961A JPS63241961A (ja) | 1988-10-07 |
| JP2645008B2 true JP2645008B2 (ja) | 1997-08-25 |
Family
ID=13610079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076609A Expired - Lifetime JP2645008B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645008B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2517015B2 (ja) * | 1987-11-06 | 1996-07-24 | シャープ株式会社 | 半導体メモリの製造方法 |
| US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
| JP3466851B2 (ja) | 1997-01-20 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793366B2 (ja) * | 1984-10-08 | 1995-10-09 | 日本電信電話株式会社 | 半導体メモリおよびその製造方法 |
-
1987
- 1987-03-30 JP JP62076609A patent/JP2645008B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経マイクロデバイス、１９８７年１月号、ＰＰ．５９−７３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63241961A (ja) | 1988-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4922313A (en) | Process for manufacturing semiconductor memory device and product formed thereby | |
| EP0509565B1 (en) | Semiconductor device having different impurity concentration wells | |
| JPS6167953A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS63122162A (ja) | メモリ・アレイ | |
| JPS6155957A (ja) | 半導体記憶装置 | |
| US4855953A (en) | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same | |
| JPS60152058A (ja) | 半導体記憶装置 | |
| US5238860A (en) | Semiconductor device having different impurity concentration wells | |
| US5260226A (en) | Semiconductor device having different impurity concentration wells | |
| US4977436A (en) | High density DRAM | |
| JP2604705B2 (ja) | Ｍｏｓキヤパシタの製造方法 | |
| JPS61140168A (ja) | 半導体記憶装置 | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| US5726475A (en) | Semiconductor device having different impurity concentration wells | |
| JP2941039B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPH0612805B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2524002B2 (ja) | 垂直構造を有するバイポ―ラ形ダイナミックｒａｍを製造する方法およびそのダイナミックｒａｍの構造 | |
| US6911687B1 (en) | Buried bit line-field isolation defined active semiconductor areas | |
| JP2645008B2 (ja) | 半導体記憶装置 | |
| US6355517B1 (en) | Method for fabricating semiconductor memory with a groove | |
| JP2574231B2 (ja) | 半導体メモリ装置 | |
| JP2521928B2 (ja) | 半導体記憶装置 | |
| JPS62137863A (ja) | 半導体メモリ装置 | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| JPH0691216B2 (ja) | 半導体記憶装置 |