JPS6132466A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、絶縁膜の絶縁耐圧の劣化を防止する技術に係
り、特に、半導体集積回路装置に使用される絶縁膜の絶
縁耐圧の劣化を防止する技術に適用して有効な技術に関
するものである。

［背景技術］ 情報蓄積用容量素子とスイッチング素子との直列回路を
メモリセルとするダイナミック型ランダムアクセスメモ
リを備えた半導体集積回路装置（以下、　Ｄ　ＲＡ　Ｍ
　［Ｄ　ｙｎａｍｉｃ　Ｒａｎｄｏｍ八ｃｃｅｓへＭｅ
ｍｏｒｙ］という）は、情報の大容轍化を図るために、
高集積化の傾向にある。

そこで、半導体基板主面部に異方性エツチング技術で形
成した細孔を設け、該細孔にそって絶縁膜及びその上部
に導電層を設けて立体的な情報蓄積用容量素子を構成し
・、メモリセルの平面的な面積を縮小して、ＤＲＡＭの
集積度を向上する技術が、知られている（特公昭５８−
１２７３９号公報）。

しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、前記細孔の角部が鋭角な形状に
形成されるので、該角部で電界年中を生じ易く、情報蓄
積用容量素子の絶縁膜の絶縁耐圧が著しく低いというＴ
ＩＡ象を見い出し７た。

本発明者の実験結果では、立体的に枯成し、た情報蓄積
用容量素子の絶縁膜は、平面的に構成し、たものに比べ
、３０〜４０［％］　ｆ！ｉ！度の絶縁耐圧し７か得る
ことができなかった。

絶縁耐圧が低いことによって情報蓄積用容量素子の絶縁
膜が破壊され易く、破壊された場合には。

所定の電位に保持される半導体基板とそれと異なる所定
の電位に保持される導電層との間でショートを生じるの
で、蓄積された情報となる電荷を消失し、ＤＲＡＭの電
気的信頼性が低下するという問題点を生じる。

［発明の目的］ 本発明の目的は、半導体集積回路装置に使用される絶縁
膜の絶縁耐圧を向上することが可能な技術手段を提供す
ることにある。

本発明の他の目的は、半導体集積回路装置の電気的信頼
性を向上することが可能な技術手段を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板に設けられた細孔又は細溝の角部
をなめらかな形状で形成することによって、角部での電
界集中を低減することができるので、細孔に設けられる
絶縁膜の絶縁耐圧を向上することができる。

この結果、半導体集積回路装置の電気的信頼性を向上す
ることができる。

以下１本発明の構成について、ホールプツトビットライ
ン方式を採用するＤＲＡＭに適用し、た一実施例ととも
に説明する。

［実施例］ 第１図は、本発明の一実施例の構造を説明するためのＤ
ＲＡＭのメモリセルの要部平面図であり、第２図は、第
１図の１１−１１切断線における断面図である。第１図
は、その構成をわかり易くするために、各導電層間に設
けられるフィールド絶縁膜以外の絶縁膜は図示しない。

なお、実施例における全回において、同一の機能を有す
るものは同一符号を付け、そのくり返しの説明は省略す
る。

第１図及び第２図において、１はＰ−型の単結晶シリコ
ンからなる半導体基板であり、ＤＲＡＭを構成するため
のものである。

２は細孔であり、情報蓄積用容量素子形成領域であって
、その主面から内部方向に延在して半導体基板ｌ主面部
に設けられている。この細孔２は、情報？？積積用容素
素子立体的に構成するためのものである。すなわち、細
孔２は、情報蓄積用容量素子の半導体基板ｌにおける平
面的な面積を縮小し・、ＤＲＡＭの集積度を向上するた
めのものである。

そし・て、細孔２は、情報蓄積用容量素子と後述するス
イッチング素子との接続部以外の角部２Ａ、２Ｂ及び２
ｃが、なめらがな形状で形成されている。このなめらか
な形状で形成された角部２Ａ。

２Ｂ及び２Ｃは、絶縁膜の絶縁耐圧を向上するためのも
のである。

３は絶縁膜であり、少なくとも細孔２にそった半導体基
板ｌ主面上部に設けられている。この絶縁膜３は、ＭＩ
Ｓ型の情報蓄積用容量素子を構成するためのものである
。

この絶縁膜３は、　、ｔＳＳ２Ｏ角部２Ａ、２Ｂにおけ
る膜厚がその他の部分に比べて厚く形成されている。

４は導電層であり、絶縁膜３上部に細孔２を埋込むよう
に設けられている。この導電層４は、所定の電圧が印加
されるようになっており、ＭｉＳ型の情報蓄積用容量素
子を構成するためのものである。

情報蓄積用容量素子Ｃは、主とし、で、半導体基板１、
細孔２、絶縁膜３及び導電層４によって構成されている
。この情報蓄積用容量素子Ｃけ、導電層４を例えば５［
■］程度の電圧に印加ｔ７、絶縁膜３を介した半導体基
板１主面からその内部方向に伸びる空乏領域を形成し７
、該空乏領域に後述するスイッチング素子を介してビッ
ト線から伝達される情報となる電荷を蓄積するようにな
っている。

この情報蓄積用容量素子Ｃは、特に、細孔２の角部２Ｂ
がなめらかな形状で形成されているので、電界集中を低
減することができ、その絶縁耐圧を向上することができ
る。さらに、特に、角部２Ｂに形成される絶縁膜３が、
他の部分に比べて厚い膜厚で形成されているので、その
絶縁耐圧を向上することができる。

４Ａは絶縁膜であり、導電層４を覆うようにその上部に
設けられている。

５は所定のメモリセル聞及び周辺口１（図示していない
）、例えばアドレス選択回路、読み出し回路、書き込み
回路等を構成する半導体素子形成領域（アクティブ領域
）の間に位置するように半導体基板１の主面上部に設け
られたフィールド絶縁膜（素子分離用絶縁膜）であり、
それらを電気的に分離するためのものである。

ＤＲＡＭのメモリセルは、一対のパターンで後述するビ
ット線の延在する方向にくり返しパターンとなるように
、フィールド絶縁膜５によってその周囲を囲まれ、規定
されている。

そして、情報蓄積用容量素子とスイッチング素子との接
続部以外の部分において、フィールド絶縁膜５と細孔２
とが重ね合わされて設けられている。

６は接続孔であり、導電層４の上部の絶縁膜４Ａを除去
して設けられている。この接続孔６は、その上部に設け
られる導電プレートとの電気的な接続をするためのもの
である。

７は導電プレートであり、接続孔６を通して導電層４と
電気的に接続し、スイッチング素子形成領域以外のフィ
ールド絶縁膜５及び絶縁膜４Ａ上部に設けられている。

この導電プレート７は、導電層４に所定の電圧を印加す
るためのものである。

導電プレート７は、製造工程における第１層目の導電層
形成工程により形成されるもので、例えば、化学的気相
析出（以下、ＣＶＤという）技術による多結晶シリコン
膜にリンを拡散させたものを用いて形成する。

７Ａは絶縁膜であり、導電プレート７を覆うように設け
られている。この絶縁膜７Ａは、導電プレート７とその
上部に設けられるワード線との電気的な分離をするため
のものである。

８は絶縁膜であり、スイッチング素子形成領域の半導体
基板１主面上部に設けられている。この絶縁膜８は、主
として、ＭＩＳＦＥＴのゲート絶縁膜を構成するための
ものである。

９は導電層であり、絶縁膜８上部に設けられている。こ
の導電層９は、ＭＩＳＦＥＴのゲート電極を構成するた
めのものである。

１０は導電層であり、列方向の導電層９と電気的に接続
し一体化されて絶縁膜７Ａ上部を列方向に延在して設け
られている。この導電層ｌＯは、ワード線ＷＬを構成す
るためのものである。

導電層９．１０は、製造工程における第２層目の導電層
形成工程により形成されるもので１例えば、ＣＶＤ技術
による多結晶シリコン膜を用いて形成する。また、その
抵抗値を低減し情報の読み出し及び書き込み動作速度を
向上するために、高融点金属膜、シリサイド膜等により
形成してもよい。高融点金属膜としては、例えば、モリ
ブデン。

タングステン、チタン、タンタルを用い、シリサイド膜
としては、それらとのシリサイドを用いればよい。

１１′はｎ・型の半導体領域であり、導電層９両側部の
半導体基板１主面部に設けられて（する。この半導体領
域１１は、ソース領域又はドレイン領域として使用され
るもので、ＭＩＳＦＥＴを構成するためのものである。

ＤＲＡＭのメモリセルのスイッチング素子となるＭＩＳ
ＦＥＴＱは、主として、半導体基板ｌ。

導電層９．絶縁膜８及び一対の半導体領域ｌｌとにより
構成されている。

メモリセルＭは、情報蓄積用容量素子ＣとＭＩＳＦＥＴ
Ｑとにより構成されている。

１２は絶縁膜であり、導電層９．１０を覆うように設け
られている。この絶縁膜１２は、導電層９．１０とそれ
らの上部に設けられるビット線との電気的な分離をする
ためのものである。絶縁膜１２は１例えば、グラスフロ
ーを施すことが可能なフォスフオシリケードガラス膜を
用いればよい。

１３は接続孔であり、所定の半導体領域ｌｌ上部の絶縁
膜８，１２を除去して設けられている。

この接続孔１３は、半導体領域１１と絶縁膜１２上部に
設けられるビット線との電気的な接続をするためのもの
である。

１４は導電層であり、接続孔１３を通して半導体領域１
１と電気的に接続し、絶縁膜１２上部を行方向に延在し
て設けられている。この導電層１４は、ビット線Ｂ　Ｌ
を構成するためのものである。

導電層１４は、製造工程における第３層目の導電層形成
工程により形成されるもので、例えば、蒸着技術による
アルミニウム膜を用いて形成する。

次に、本実施例の具体的な製造方法について説明する。

第３図乃至第５図は、本発明の一実施例の製造方法を説
明するための各製造工程におけるＤＲＡＭのメモリセル
の要部断面図である。

まず、Ｐ−型の半導体基板１を用意する。

そして、情報蓄積用容量素子形成領域の半導体基板１主
面部に細孔２を形成する。これは、例えば、異方性エツ
チング技術を用いて形成する。異方性エツチング技術は
、完全な指向性ではないので、細孔２の底部の角部２Ｃ
は、半導体基板ｌ主面部の鋭角な形状に比べてなだらか
な形状で形成される。

この後、半導体基板１主面上部に、絶縁膜３を形成する
。この絶縁膜３は、細孔２にそった半導体基板ｌ主面上
部に形成できるように、例えば、熱酸化技術による酸化
シリコン膜で形成する。また、情報蓄積用容量素子の電
荷蓄積量を向上するために、前記酸化シリコン膜と、Ｃ
ＶＤ技術による窒化シリコン膜や他の高誘電率絶縁膜、
例えば、タンタルオキサイドを組合せて形成してもよい
。

そして、第３図に示すように、細孔２を埋込むように、
情報蓄積用容量素子形成領域の絶縁膜３上部に導電層４
を形成する。これは、例えば、ＣＶＤ技術による多結晶
シリコン膜にリンを拡散させたもので形成する。

第３図に示す工程の後に、導電層４の上部に絶縁膜４Ａ
を形成する。この絶縁膜４Ａは、例えば、熱酸化技術に
よる酸化シリコン膜を用いて形成すス− そして、フィールド絶縁膜を形成するために、半導体素
子形成領域となる絶縁膜３．４Ａ上部に熱処理用マスク
１５を形成する。このマスク１５は、高温度に１得るよ
うに、例えば、ＣＶＤ技術による窒化シリコン膜を用い
て形成する。

マスク１５は、情報蓄積用容量素子とスイッチング素子
との接続部以外の細孔２の角部が、なだらかな形状にな
り、かつ、その部分の絶縁膜の膜厚が厚く形成されるよ
うに、導電層４上部の一部分を覆うように形成する。

この後、マスク１５を用いて熱処理を施し゛、第４図に
示すように、フィールド絶縁膜５を形成する。このフィ
ールド絶縁膜５の形成する工程で。

フィールド絶縁膜５と重ね合わされた部分の細孔２の角
部に、熱処理により酸素が導入される。これによって、
細孔２の鋭角な形状の角部が酸化され、なだらかな形状
の角部２Ａ、２Ｂ（第１図を参照）が形成される。さら
に、この角部２Ａ、２Ｂの絶縁膜３は、その他の部分に
比べて厚い膜厚で形成される。

第４図に示す工程の後に、マスク１５を除去する。

そして、導電層４の所定上部の＃ｌ！１縁膜４Ａを除去
して接続孔６を形成する。

この後、接続孔６を通して導電層４と電気的に接続する
ように、導電プレート７を形成し、第５図に示すように
、該導電プレート７を覆う絶縁膜７Ａを形成する。

第５図に示す工程の後に、通常のＤＲＡＭの製造工程を
施し、前記第１図及び第２図に示すように、絶縁膜８．
導電層９、ｌＯ１半導体領域１１、絶縁膜１２、接続孔
１３及び導電層１４を形成する。

これら一連の製造工程によって１本実施例のＤＲＡＭは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。

［効果］ 以上説明したように１本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）細孔を形成し、該細孔に重ね合せるようにフィー
ルド絶゛縁膜を形成することにより、フィールド絶縁膜
の熱処理工程で酸素が導入されるので、重ね合された部
分の細孔の角部をなめらがな形状で形成することができ
る。

（２）前記（１）により、なめらがな形状の角部に形成
される絶縁膜の膜厚を厚くすることができる。

（３）前記（１）により、容量素子とスイッチング素子
との接続部以外の部分の細孔の角部をなめらかな形状で
形成することができるので、電界集中を低減し、絶縁膜
の絶縁耐圧を向上することができる。

（４）前記（２）により、容量素子とスイッチング素子
との接続部以外の部分の細孔の角部に形成される絶縁膜
を、その他の部分に比べて厚い膜厚で形成することがで
きるので、絶縁膜の絶縁耐圧を向上することができる。

（５）前記（３）及び（４）により、絶縁膜の絶縁耐圧
を向上することができるので、半導体集積回路装置の電
気的信頼性を向１１することができる。

以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変更し得ることは勿論である。

１例えば、前記実施例は、本発明を、ホールプツトピッ
トライン方式を採用するＤＲＡＭに適用した例について
説明したが、オーブンビットライン方式を採用するＤＲ
ＡＭに適用してもよい。

また、前記実施例は、本発明を、ＤＲＡＭに適用した例
について説明したが、これに限定されることなく、細孔
を用いて半導体素子を形成する半導体集積回路装置に適
用できる、 さらに、前記実施例は１本発明を、細孔に適用した例に
ついて説明したが、細溝に適用してもよい。

【図面の簡単な説明】

第１図は、本発明の一実施例の構造を説明するためのＤ
ＲＡＭのメモリセルの要部平面図、第２図は、第１図の
ＩＩ　−ＩＩ切断線における断面図、 第３図乃至第５図は１本発明の一実施例の製造方法を説
明するための各製造工程におけるＤＲＡＭのメモリセル
の要部断面図である。 図中、■・・・半導体基板、２・・・細孔、２Ａ、２Ｂ
、２Ｃ・・・角部、３．４Ａ、７Ａ、８，１２・・・絶
縁膜、４．９．１０．１４・・・導電層、５・・・フィ
ールド絶縁膜、６・・・接続孔、７・・・導電プレート
、１１・・・ｎ１型の半導体領域、１３・・・接続孔、
１５・・・マスク、Ｃ・・・情報蓄積用容量素子、Ｑ・
・・ＭＩＳＦＥＴであ第　　　１　　図 第　　２　　図 第　　　３　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、細孔又は細溝を用いて形成された容量素子と、スイ
   ッチング素子との直列回路を有する半導体集積回路装置
   において、前記容量素子とスイッチング素子との接続部
   以外の細孔又は細溝の角部が、なめらかな形状で形成さ
   れていることを特徴とする半導体集積回路装置。 ２、前記容量素子は、半導体基板、該半導体基板主面部
   に設けられた細孔又は細溝、該細孔又は細溝にそって設
   けられた絶縁膜及び該絶縁膜上部に設けられた導電層に
   よって構成されていることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ３、前記細孔又は細溝のなめらかな形状を有する角部に
   設けられた前記絶縁膜は、その他の部分に比べて厚い膜
   厚で形成されていることを特徴とする特許請求の範囲第
   ２項記載の半導体集積回路装置。 ４、前記細孔又は細溝の角部は、半導体素子間を電気的
   に分離する素子間分離用絶縁膜を形成する工程で、なめ
   らかな形状に形成することを特徴とする特許請求の範囲
   第１項乃至第３項に記載のそれぞれの半導体集積回路装
   置。 ５、前記細孔又は細溝は、半導体素子間を電気的に分離
   する素子間分離用絶縁膜を形成する工程以前に形成され
   ていることを特徴とする特許請求の範囲第１項乃至第４
   項に記載のそれぞれの半導体集積回路装置。