JPS60226170A

JPS60226170A - 半導体集積回路装置

Info

Publication number: JPS60226170A
Application number: JP59081766A
Authority: JP
Inventors: Kosuke Okuyama; 幸祐奥山; Chikashi Suzuki; 鈴木　爾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-04-25
Filing date: 1984-04-25
Publication date: 1985-11-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、細孔又は細溝を有する半導体
集積回路装置に適用して有効な技術に関するものである
。

［背景技術］情報蓄積用容量素子とスイッチング素子との直列回路を
メモリセルとするダイナミック型ランダムアクセスメモ
リを備えた半導体集積回路装置（以下、Ｄ　ＲＡ　Ｍ　
［Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ八ＣＣｅＳへＭｅｍｏ
ｒｙ］という）は、情報の大容量化を図るために、高集
積化の傾向にある。

そこで、半導体基板主面部に異方性エツチング技術で形
成した細孔を設け、該細孔にそって絶縁膜及びその上部
に導電層を設けて立体的な情報蓄積用容量素子を構成し
、メモリセルの平面的な面積を縮小して、ＤＲＡＭの集
積度を向」ニする技術が、先に本願出願人により出願さ
れている（特公昭５８−１２７３９号公報）。

しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、前記細孔の角部が鋭角な形状に
形成されるので、該角部の絶縁膜膜厚が薄く形成され又
電界集中を生じ易く、情報蓄積用容量素子の絶縁膜の絶
縁耐圧が著しく低いという現象を見い出した。

本発明者の実験結果では、立体的に構成した情報蓄積用
容量素子の絶縁膜は、平面的に構成したものに比べ、３
０〜４０［％］程度の絶縁耐圧しか得ることができなか
った。

絶縁耐圧が低いことによって情報蓄積用容量素子の絶縁
膜が破壊され易く、破壊された場合には、所定の電位に
保持される半導体基板とそれと異なる所定の電位に保持
される導電層との間でショートを生じるので、蓄積され
た情報となる電荷を消失し、ＤＲＡＭの電気的信頼性が
低下するという問題点を生じる。

［発明の目的］本発明の目的は、半導体集積回路装置の電気的信頼性を
向上することが可能な技術手段を提供することにある。

本発明の他の目的は、細孔又は細溝を有する半導体集積
回路装置において、細孔又は細溝の角部における絶縁膜
の絶縁耐圧を向上することが可能な技術手段を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添伺図面によって明らかになるであろ
う。

［発明の概要］本願において開示される発明のうち、代表的な　。

ものの概要を簡単に説明すれば、下記のとおりである。

半導体基板に設けられた細孔又は細溝の角部における絶
縁膜を、その他の部分よりも厚い膜厚で形成することに
よって、角部における絶縁膜の絶縁耐圧を向上すること
ができるので、電界集中による絶縁膜の破壊を防止し、
半導体集積回路装置の電気的信頼性を向上することがで
きる。

以下、本発明の構成について、ホールプツトピットライ
ン方式を採用するＤＲＡＭに適用した実施例とともに説
明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例コ第１図は、本発明の詳細な説明するためのＤＲＡＭのメ
モリセルアレイ要部を示す等価回路図である。

第１図において、Ｓ　Ａ　Ｉ、　Ｓ　Ａ２　、・・・は
、センスアンプであり、後述する所定のメモリセルと所
定のダミーセルとの微小な電位差を増幅するためのもの
である。

ＢＬ＋　１．ＢＬｓ　２はセンスアンプＳ　Ａ　Ｉの一
側端から行方向に延在するビット線である。ＢＬつ＝、
ＲＬ、＞ｏはセンスアンプＳ　Ａ　２の−・側端から行
方向に延在するビット線である。これらのビット線ＢＬ
は、情報となる電荷を伝達するためのものである。

ＷＬ　Ｉ−ＷＬ２は列方向に延在するワード線であり、
後述するダミーセルのスイッチング用ＭＩＳＦＥＴを構
成する所定のゲート電極に接続し、当該ＭＩＳＦＥＴの
ＯＮ、ＯＦＦ動作をさせるためのものである。

ＷＬ：ａ　、ＷＬａ　、・・・は列方向に延在するワー
ド線であり、後述するメモリセルのスイッチング用ＭＩ
ＳＦＥＴを構成する所定のゲート電極に接続し、当該Ｍ
ＩＳＦＥＴのＯＮ、ＯＦＦ動作をさせるためのものであ
る。

Ｍ＋ｔ、Ｍｓ２＋Ｍ２＋、Ｍ２２＋・・・はメモリセル
であり、情報となる電荷を保持するためのものである。

メモリセルＭ＋　１１’Ｍ＋　２１　Ｍ２１１　Ｍ２２
　。

・・・は、その一端が所定のビット線ＢＬに接続され、
ゲート電極が所定のワード線ＷＬに接続されたＭＩＳＦ
ＥＴＱｓ　Ｉ、Ｑ１０．Ｑ２　＋　、Ｑ２２．・・・と
、該ＭＩＳＦＥＴＱ＋　ｓ　、Ｑ＋　２−　Ｑ２’１−
　Ｑ２゜、・・・の他端にその一端が接続され、他端が
接地電位（０［Ｖ］　）又は基板バイアス電位（−２゜
５〜−３．０　［Ｖ］　）等の固定電位Ｖｓｓ端子に接
続された情報蓄積用容量素子Ｃ１１，ＣＩ２．Ｃ２ｔｔ
ｃ２２＋・・・とによって構成されている。

Ｄｌｌ、ＤＩ２．Ｄ２１．Ｄ２２．・・・はダミーセル
であり、メモリセルＭの情報である“１″。

１１０１１を判断し得るような電荷を保持するようにな
っている。

ダミーセルＤＩＩＩＤＩ２．Ｄ２１１Ｄ２２＋・・・は
その一端が所定のビット線ＢＬに接続され、ゲート電極
が所定のワード線ＷＬに接続されたＭＩＳＦＥＴＱｏｌ
ｌ、Ｑｏｔ２．ＱＤ２＋　、Ｑ。

２２　、　”’と、該Ｍ　Ｉ　Ｓ　ＦＥＴＱｏ　Ｉ　１
　’、　Ｑｏ　＋　２　。

Ｑ０２１　ｘ　ＱＤ２２＋・・・の他端にその一端が接
続され、他端が接地電位又は基板バイアス電位等の固定
電位Ｖｓｓ端子に接続された情報判定用容量素子Ｃ３ｌ
ｆ、ＣＤＩ２．ＣＤ２１．ＣＤ２２゜・・・と、該情報
判定用容量素子Ｃ３ｘ１．Ｃｏ５２゜Ｃｏ２．、Ｃ，２
２，・・・に蓄積された電荷をクリアするためのクリア
用ＭＩＳＦＥＴＣＱとによって構成されている。

φ０はクリア用ＭＩＳＦＥＴＣＱのゲート電極と接続す
るようになっている端子である。

次に、本発明の実施例の具体的な構造について説明する
。

第２図は、本発明の実施例の構造を説明するためのＤＲ
ＡＭメモリセルの要部平面図であり、第３図は、第２図
の■−■切断線における断面図である。

なお、第２図は、その図面を見易くするために、各導電
層間に設けられる絶縁膜は図示しない。

第２図及び第３図において、ｌはｐ−型の単結晶シリコ
ンからなる半導体基板であり、ＤＲＡＭを構成するため
のものである。

２は所定のメモリセル間及び周辺回路（図示していない
）、例えばアドレス選択回路、読み出し回路、書き込み
回路等を構成する半導体素子形成領域（アクティブ領域
）の間に位置するように半導体基板１の主面上部に設け
られたフィールド絶縁膜（素子分離用絶縁膜）であり、
それらを電気的に分離するためのものである。

ＤＲＡＭのメモリセルは、一対のパターンで後述するビ
ット線の延在する方向にくり返しパターンとなるように
、フィールド絶縁膜２によってその周囲を囲まれ、規定
されている。

２Ａは情報蓄積用容量素子形成領域の半導体基板ｌ主面
上部に設けられた絶縁膜であり、情報蓄積用容量素子を
構成するためのものである。

３は情報蓄積用容量素子形成領域であってその主面から
内部方向に延在して半導体基板１主面部に設けられた細
孔であり、情報蓄積用容量素子を構成するためのもので
ある。この細孔３は、情報蓄積用容量素子を立体的に構
成するためのものであり、半導体基板ｌにおいて、それ
に要する平面的な面積を縮小し、ＤＲＡＭの集積度を向
上することができる。

４は少なくとも細孔３にそった半導体基板１主面上部に
設けられた絶縁膜であり、ＭＩＳ型の情報蓄積用容量素
子を構成するためのものである。

この絶縁膜４は、細孔３の角部３Ａ、３Ｂにおける膜厚
がその他の部分よりも厚く形成されている。

５は少なくとも絶縁膜４上部に設けられ隣接するその他
のものと電気的に接続されて設けられた導電プレートで
あり、ＭＩＳ型の情報蓄積用容量素子を構成するための
ものである。導電プレート５は、例えば、多結晶シリコ
ン層からなり、製造工程における第１層目の導電層形成
工程により形成される。

ＤＲＡＭのメモリセルの情報蓄積用容量素子Ｃは、主と
して、半導体基板１．細孔３．絶縁膜２Ａ、４及び導電
プレート５とにより構成されている。この情報蓄積用容
量素子Ｃは、導電プレート５を例えば５［ｖ］径程度電
位に接続して、絶縁膜４を介した半導体基板１主面から
その内部方向に伸びる空乏領域を形成し、該空乏領域に
後述するスイッチング素子を介してビット線から伝達さ
れる情報となる電荷を蓄積するようになっている。

そして、情報蓄積用容量素子の絶縁膜４は、細孔３の角
部３Ａ、３Ｂにおける膜厚が厚く形成されているので、
その絶縁耐圧が向上されている。

従って、電界集中よる絶縁膜４の破壊を抑制し、半導体
基板１と導電プレート５との間にショートを生じること
はなくなるので、情報蓄積用容量素子Ｃに蓄積される情
報となる電荷を消失することはなくなる。

６は導電プレート５を覆うように設けられた絶縁膜であ
り、その上部に設けられるワード線との電気的な分離を
するためのものである。

７はスイッチング素子形成領域の半導体基板ｌ主面上部
に設けられた絶縁膜であり、主として、ＭＩＳＦＥＴの
ゲート絶縁膜を構成するためのものである。

８は絶縁膜７上部に設けられた導電層であり、ＭＩＳＦ
ＥＴのゲート電極を構成するためのものである。

９は列方向の導電層８と電気的に接続し一体化されて絶
縁膜６上部を列方向に延在して設けられた導電層であり
、ワード線ＷＴ−を構成するためのものである。

導電層８，９は、例えば、その抵抗値を低減し情報の読
み出し及び書き込み動作速度を向上するために、多結晶
シリコン層８Ａ、９Ａ上部に高融点金属層又は高融点金
属とシリコンとの化合物であるシリサイド層８Ｂ、９Ｂ
が被着して設けられている。これは、製造工程における
第２層目の導電層形成工程により形成される。高融点金
属層又はシリサイド層８Ｂ、９Ｂとしては、例えば、モ
リブデン、タングステン、チタン、タンタル又はこれら
のシリサイドを用いればよい。

１０は導電層８両側部の絶縁膜７を介した半導体基板ｌ
主面部に設けられたｎ＋型の半導体領域であり、ソース
領域又はドレイン領域として使用されるもので、ＭｉＳ
ＦＥＴを構成するためのものである。

ＤＲＡＭのメモリセルのスイッチング素子となるＭＩＳ
ＦＥＴＱは、主として、半導体基板ｌ。

導電層８．絶縁膜７及び一対の半導体領域１０とにより
構成されている。

メモリセルＭは、情報蓄積用容量素子ＣとＭＩＳＦＥＴ
Ｑとにより構成されている。

１１は導電層８，９を覆うように設けられた絶縁膜であ
り、その上部に設けられるビット線との電気的な分離を
するためのものである。この絶縁膜１１は、例えば、グ
ラスフローを施すことが可能なフォスフオシリケードガ
ラス膜を用いればよい。

１２は所定の半導体領域ｌＯ上部の絶縁膜７゜１１を選
択的に除去して設けられた接続孔であり、絶縁膜１１上
部に設けられるビット線との電気的な接続をするための
ものである。

１３は接続孔１２を介して半導体領域１０と電気的に接
続し絶縁膜１１上部を行方向に延在して設けられた導電
層であり、ビット線ＢＬを構成するためのものである。

この導電層１３は１例えば、アルミニウム層からなり、
製造工程における第３層目の導電層形成工程により形成
される。

次に、本発明の実施例の具体的な製造方法について説明
する。

第４図乃至第９図は、本発明の実施例の製造方法を説明
するための各製造工程におけるＤＲＡＭメモリセルの情
報蓄積用容量素子を示す要部断面図である。

まず、ｐ−型の半導体基板１を用意する。そして、半導
体素子形成領域の半導体基板ｌ主面上部に絶縁膜２Ａを
形成し、半導体素子形成領域以外の半導体基板１主面上
部にフィールド絶縁膜２を形成する。

この後、細孔及びその内部にそって設けられる絶縁膜を
形成するために、第４図に示すように、絶縁膜２Ａ及び
フィールド絶縁膜２上部にマスク形成材料１４．１５を
順次積層する。マスク形成材料１５は、細孔を形成する
エツチング用マスクとなるように、例えば、化学的気相
析出（以下。

ＣＶＤという）技術によるフォスフオシリケードガラス
膜を用いて形成すればよい。マスク形成材料１４は、耐
熱処理マスクとなるように、例えば。

ＣＶＤ技術による窒化シリコン膜を用いて形成すればよ
い。

第４図に示す工程の後に、情報蓄積用容量素子形成領域
で細孔形成領域のマスク形成材料１５を選択的に除去し
、耐エツチングのためのマスク１５Ａを形成する。この
後、主としてマスク１５Ａを用い、マスク形成材料１４
．絶縁膜２Ａ及び半導体基板１を選択的に除去し、第５
図に示すように、半導体基板１主面部に細孔３を形成す
る。そして、この細孔３の形成と略同一工程で、耐熱処
理のためのマスク１４Ａが細孔３に対して自己整合で形
成される。前記細孔３Ａは、情報蓄積用容量素子の平面
的な面積を可能な限り縮小するために、例えば、異方性
エツチング技術を用い、１．Ｏｘ１．ｊ［μイ］程度の
寸法を有し、半導体基板１主面からその内部方向に延在
する深さを４．０〜６．０［μｍｌ程度に形成すればよ
い。そして、細孔３は、異方性エツチング技術を用いる
ために、その角部３Ａ、３Ｂは、鋭角な形状で形成され
てしまう。なお、現状の異方性エツチング技術では、完
全なる異方性を得ることができないので、角部３Ｂに比
べて角部３Ａの方が鋭角な形状で形成されるようになっ
ている。

第５図に示す工程の後に、マスク１５Ａを選択的に除去
し、マスク１４Ａを露出させる。そして、このマスク１
４Ａを用い、第６図に示すように、情報蓄積用容量素子
を形成するために、細孔３にそって半導体基板１主面上
部に選択的に絶縁膜４Ａを形成する。絶縁膜４Ａは、例
えば、露出している半導体基板の熱酸化による酸化シリ
コン膜を用い、その膜厚を１００〜１５０［オングスト
ローム（以下、［Ａ］という）コ程度に形成すればよい
。

第６図に示す工程の後に、前記”マスク１４Ａを除去す
る。次に、細孔３の角部３Ａ、３Ｂにおける絶縁膜４Ａ
の絶縁膜耐圧を向上するために、絶縁膜２，２Ａ、４Ａ
上部に、マスク形成材料１６及び例えばホトレジストか
らなるマスク形成材料１７を順次積層する。そして、情
報蓄積用容量素子形成領域の前記マスク形成材料１７を
選択的に除去し、エツチングのためのマスク１７Ａを形
成する。この後、マスク１７Ａを用いてマスク形成材料
１６に異方性エツチング技術を施し、第７図に示すよう
に、細孔３の角部３Ａ、３Ｂ部分の絶縁膜４Ａが露出す
るように、耐熱処理のためのマスク１６Ａを形成する。

このマスク１６Ａは、例えば、ＣＶＤ技術による窒化シ
リコン膜を用い。

その膜厚を１２００〜１．６００［Ａ１程度で形成すれ
ばよＶ）。

第７図に示す工程の後に、マスク１７Ａを除去する。そ
して、マスク１６Ａを用いて熱処理を施し、第８図に示
すように、細孔３の角部３Ａ、３Ｂにおける絶縁膜４Ａ
の膜厚を厚くして絶縁膜４を形成する。この絶縁膜４は
、角部３Ａ、３Ｂにおける膜厚を２００〜５００［Ａ］
程度になるように形成すればよい。

第８図に示す工程の後に、第９図に示すように、マスク
１６Ａを選択的に除去する。

これ以後は、通常の製造工程を施すことにより、すなわ
ち、絶縁膜４」二部に導電プレート５又は情報蓄積用容
量素子の電荷蓄積量を増加するために窒化シリコン膜を
介在させて導電プレート５を形成し、ＭＩＳＦＥＴ、導
電層９．導電層１３等を形成することによって、前記第
２図及び第３図に示すようなりＲＡＭが完成する。

本実施例のＤＲＡＭの容量素子は、平面的なものに比べ
て略同等の絶縁耐圧を得ることができる。

なお、細孔３の角部３Ａ部分の半導体基板１を除去して
テーパ部を形成し、該テーパ部及び角部３Ｂにその他の
部分よりも膜厚が厚くなるような絶縁膜を形成して、情
報蓄積用容量素子を構成してもよい。

［効果］以上説明したように、本願において開示された新規な技
術手段によれば、以下に述るような効果を得ることがで
きる。

（１）、その主面から内部方向に延在して半導体基板主
面部に設けられた細孔と、該細孔にそって設けられた絶
縁膜と、該絶縁膜上部に設けられた導電層とを有する半
導体集積回路装置において、前記細孔の角部における前
記絶縁膜を、その他の部分よりも厚い膜厚で形成するこ
とによって、角部における絶縁膜の絶縁耐圧を向上する
ことができる。

（２）、前記（１）により、角部における絶縁膜の絶縁
耐圧を向上することができるので、電界集中による絶縁
膜の破壊を防止し、半導体集積回路装置の電気的信頼性
を向上することができる。

（３）、前記（１）及び（２）により、細孔を有する情
報蓄積用容量素子の絶縁膜の絶縁耐圧を向上することが
でき、電界集中による絶縁膜の破壊を防止することがで
きるので、情報蓄積用容量素子に蓄積された情報となる
電荷の消失がなくなり、ＤＲＡＭの電気的信頼性を向上
することができる。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
１種々変形し得ることは勿論である。

例えば、前記実施例は１本発明を、細孔に適用した例に
ついて説明したが、これに限定されることなく、細溝に
適用してもよい。

また、前記実施例は、本発明を、細孔を有するＤＲＡＭ
に適用した例について説明したが、半導体素子間を電気
的に分離する素子間分離領域を細孔、絶縁膜及び導電層
で形成するＣＭＩＳを備えた半導体集積回路装置に適用
してもよい。

【図面の簡単な説明】

第１図は、本発明の詳細な説明するためのＤＲＡＭのメ
モリセルアレイ要部を示す等価回路図、第２図は、本発
明の実施例の構造を説明するためのＤＲＡＭのメモリセ
ルアレイの要部平面図、第３図は、第２図のｍ−ｍ切断
線における断面図、第４図乃至第９図は、本発明の実施例の製造方法を説明
するための各製造工程におけるＤ　ＲＡＭメモリセルの
情報蓄積用容量素子を示す要部断面図である。図中、ＳＡ・・・センスアンプ、ＢＬ・・・ビット線、
ＷＬ・・・ワード線、Ｍ・・・メモリセル、Ｑ、ＱＤ・
・・ＭＩ　５ＦＥＴ、Ｃ，Ｃｏ・・・容量素子、Ｄ・・
・ダミーセル、φ０・・・接続端子、１・・・半導体基
板、２・・・フィールド絶縁膜、３・・・細孔、２Ａ、
４，４Ａ、６゜７．１１・・・絶縁膜、５・・・導電プ
レート（導電層）、８．９．１３・・・導電層、８Ａ、
９Ａ・・・多結晶シリコン層、８Ｂ、９Ｂ・・・高融点
金属層又はシリサイド層、１０・・半導体領域、１２・
・・接続孔、１４゜１５．１６，１７・・・マスク形成
材料、１４Ａ、１５Ａ、１６Ａ、１７Ａ・・・マスク、
３Ａ、３Ｂ・・・角部である。第　１　図第　８　図八ぐＡ第　９　図

Claims

【特許請求の範囲】１、その主面から内部方向に延在して半導体基板主面部
に設けられた細孔又は細溝と、該細孔又は細溝にそって
半導体基板主面上部に設けられた絶縁膜と、該絶縁膜上
部に設けられた導電層とを有する半導体集積回路装置で
あって、前記細孔又は細溝の角部における前記絶縁膜が
、その他の部分よりも厚い膜厚で形成されていることを
特徴とする半導体集積回路装置。２、前記細孔又は細溝、絶縁膜及び導電層は、容量素子
を構成してなることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。３、前記細孔又は細溝、絶縁膜及び導電層は、情報蓄積
用容量素子とスイッチング素子との直列回路における前
記情報蓄積用容量素子を構成してなることを特徴とする
特許請求の範囲第１項又は第２項記載の半導体集積回路
装置。４、前記細孔又は細溝、絶縁膜及び導電層は、半導体素
子間に設けられ、それらを電気的に分離する素子間分離
領域を構成してなることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。