JPH04125961A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04125961A JPH04125961A JP2246595A JP24659590A JPH04125961A JP H04125961 A JPH04125961 A JP H04125961A JP 2246595 A JP2246595 A JP 2246595A JP 24659590 A JP24659590 A JP 24659590A JP H04125961 A JPH04125961 A JP H04125961A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に関する。
半導体装置の高集積化の進展に伴い、多層配線化が進行
している。高集積半導体装置の代表例としてダイナミッ
ク半導体メモリをあげることができる。
している。高集積半導体装置の代表例としてダイナミッ
ク半導体メモリをあげることができる。
１つのトランジスタと１つのキャパシタから構成される
半導体メモリセル（以下ＩＴセルと記す）は、構成要素
が少なく、小形化が容易であるため、高集積半導体メモ
リに広く使われている。
半導体メモリセル（以下ＩＴセルと記す）は、構成要素
が少なく、小形化が容易であるため、高集積半導体メモ
リに広く使われている。
このＩＴセルでは、出力電圧がキャパシタ（以下セルキ
ャパシタと呼ぶ）の容量に比例する。そのためＩＴセル
を高集積化し、且つその出力電圧を十分大きい値に保つ
ためには、セルキャパシタを小面積で大きい容量にする
必要がある。
ャパシタと呼ぶ）の容量に比例する。そのためＩＴセル
を高集積化し、且つその出力電圧を十分大きい値に保つ
ためには、セルキャパシタを小面積で大きい容量にする
必要がある。
従来そのようなセルキャパシタの１つとして、トランジ
スタ上部に積層した所謂積層キャパシタを使用したＩＴ
セル（積層セルと呼ぶ）が提案されている。積層キャパ
シタでは、積層する電極の側面をキャパシタ電極として
使えるので、それを厚くすることにより、キャパシタ電
極の面積を大きくすることができる。そのため積層セル
は、その占有面積を大きくすることなく、セルキャパシ
タを大きくできるので、高集積半導体メモリに適したも
のである。
スタ上部に積層した所謂積層キャパシタを使用したＩＴ
セル（積層セルと呼ぶ）が提案されている。積層キャパ
シタでは、積層する電極の側面をキャパシタ電極として
使えるので、それを厚くすることにより、キャパシタ電
極の面積を大きくすることができる。そのため積層セル
は、その占有面積を大きくすることなく、セルキャパシ
タを大きくできるので、高集積半導体メモリに適したも
のである。
ところが従来の積層セルでは、積層電極を厚くすると、
その電極の下に形成された電極へ電気的な接続を取るこ
とが困難であった。通常このような接続を取るためには
、積層電極上部がら下部へ通じる孔（コンタクト孔）を
形成し、それを導体で埋める。ところが、メモリセルが
小形になり、積層電極が厚くなると、コンタクト孔が細
く且つ深くなるため、この導体の埋め込みが困難になる
ものである。
その電極の下に形成された電極へ電気的な接続を取るこ
とが困難であった。通常このような接続を取るためには
、積層電極上部がら下部へ通じる孔（コンタクト孔）を
形成し、それを導体で埋める。ところが、メモリセルが
小形になり、積層電極が厚くなると、コンタクト孔が細
く且つ深くなるため、この導体の埋め込みが困難になる
ものである。
一般に多層配線構造の半導体装置においては、上層配線
と下層配線間の眉間絶縁膜の厚さが大きくなると、両者
の開のコンタクトをとるのが困難になる。
と下層配線間の眉間絶縁膜の厚さが大きくなると、両者
の開のコンタクトをとるのが困難になる。
上述の電気的接続の困難さを克服する方法として、この
ような接続をなくす構造をもった積層セルが提案されて
いる。例えば、１９８８年国際電子素子会議（（インタ
ーナショナル エレクトロン デバイシス ミーティン
グ） ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）においてティ・エマ
（Ｔ、Ｅｍａ）らによって発表された論文、［３デイメ
ンジヨナル スタックド キャパシタ セル フォア
１６メガ アンド ６４メガ ディラムズＪ （３−ｄ
ｉｍｅｎｓｉｏｎａｌ ５ｔａｃｋｅｄ ｃａｐａｐｃ
ｉｔｏｒ ｃｅｌｌｆｏｒ １６Ｍ ａｎｄ ６４Ｍ
ＤＲＡＭｓ） （同会議予稿集５９２ページ）で提案さ
れている積層セルがそれである。
ような接続をなくす構造をもった積層セルが提案されて
いる。例えば、１９８８年国際電子素子会議（（インタ
ーナショナル エレクトロン デバイシス ミーティン
グ） ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）においてティ・エマ
（Ｔ、Ｅｍａ）らによって発表された論文、［３デイメ
ンジヨナル スタックド キャパシタ セル フォア
１６メガ アンド ６４メガ ディラムズＪ （３−ｄ
ｉｍｅｎｓｉｏｎａｌ ５ｔａｃｋｅｄ ｃａｐａｐｃ
ｉｔｏｒ ｃｅｌｌｆｏｒ １６Ｍ ａｎｄ ６４Ｍ
ＤＲＡＭｓ） （同会議予稿集５９２ページ）で提案さ
れている積層セルがそれである。
この積層セルでは、積層電極下に形成された電極へ電気
的な接続を取る必要のあるワード線とビット線を、積層
電極下に形成している。そのため、上述の細くて深いコ
ンタクト孔を必要としない。
的な接続を取る必要のあるワード線とビット線を、積層
電極下に形成している。そのため、上述の細くて深いコ
ンタクト孔を必要としない。
とことが、上述のエマらが提案した積層セルでは、積層
キャパシタの電極とトランジスタの電極との間の電気的
な接続を取るためのコンタクト孔をビット線が横切らな
いように設計する必要があった。そのため、ビット線、
上述のコンタクト孔、ビット線とトランジスタの電極と
の間の電気的な接続を取るためのコンタクト孔をうまく
配置しなければならなかった。この配置では、行列状に
並んだ隣のメモリセルとの間の分離も考慮する必要があ
る。上述のエマらが提案した積層セルでは、これらの配
置を可能にするためにメモリセル面積を大きくしなけれ
ばならなかった。
キャパシタの電極とトランジスタの電極との間の電気的
な接続を取るためのコンタクト孔をビット線が横切らな
いように設計する必要があった。そのため、ビット線、
上述のコンタクト孔、ビット線とトランジスタの電極と
の間の電気的な接続を取るためのコンタクト孔をうまく
配置しなければならなかった。この配置では、行列状に
並んだ隣のメモリセルとの間の分離も考慮する必要があ
る。上述のエマらが提案した積層セルでは、これらの配
置を可能にするためにメモリセル面積を大きくしなけれ
ばならなかった。
さらにこの積層セルではワード線とビット線を形成した
後に積層キャパシタを形成する必要がある。ところが、
２つも配線を形成した後では表面の凹凸が激しく、それ
を平坦にすることは困難であり、その結果、積層キャパ
シタ電極の加工が難しかった。
後に積層キャパシタを形成する必要がある。ところが、
２つも配線を形成した後では表面の凹凸が激しく、それ
を平坦にすることは困難であり、その結果、積層キャパ
シタ電極の加工が難しかった。
一般に多層配線構造の半導体装置においては、上層配線
を設ける下地の表面の凹凸が激しくなり、ステップカバ
レッジが悪化する。
を設ける下地の表面の凹凸が激しくなり、ステップカバ
レッジが悪化する。
本発明の目的は、配線の一つを半導体結晶基板内に設け
ることにより、上述の問題点を緩和することである。
ることにより、上述の問題点を緩和することである。
本発明の他の目的は、ビット線とコンタクト孔を無駄の
少ない小さい面積で配置でき、かつ積層キャパシタを形
成する下地の凹凸が小さい、積層キャパシタ下にワード
線とビット線を形成する積層セルの構造と、その構造が
容易に得られる製造方法を与えることにある。
少ない小さい面積で配置でき、かつ積層キャパシタを形
成する下地の凹凸が小さい、積層キャパシタ下にワード
線とビット線を形成する積層セルの構造と、その構造が
容易に得られる製造方法を与えることにある。
本発明の半導体装置は、半導体結晶基板の一主面から内
側へ向けて設けられた第１の溝を絶縁体で埋めた素子分
離領域と、前記第１の溝より幅と深さの小さい第２の溝
を前記素子分離領域に設けて導電体で埋めた配線とを有
するというものである。
側へ向けて設けられた第１の溝を絶縁体で埋めた素子分
離領域と、前記第１の溝より幅と深さの小さい第２の溝
を前記素子分離領域に設けて導電体で埋めた配線とを有
するというものである。
又、本発明の半導体装置の製造方法は、半導体結晶基板
の一主面から内側へ向けて設けられた第１の溝を形成す
る工程と、該第１の溝を埋めるように絶縁体を付着形成
する工程と、該絶縁体を選択的に研磨することにより溝
をこの絶縁体で埋め表面を平坦にする工程と、所定部分
の前記絶縁体を取り除き前記第１の溝より幅と深さの小
さい第２の溝を形成する工程と、前記第２の溝を埋める
ように導電体を付着形成する工程と、前記導電体を選択
的に研磨することにより、前記第２の溝をこの導電体で
埋め表面を平坦にして配線を形成する工程とを含むとい
うものである。
の一主面から内側へ向けて設けられた第１の溝を形成す
る工程と、該第１の溝を埋めるように絶縁体を付着形成
する工程と、該絶縁体を選択的に研磨することにより溝
をこの絶縁体で埋め表面を平坦にする工程と、所定部分
の前記絶縁体を取り除き前記第１の溝より幅と深さの小
さい第２の溝を形成する工程と、前記第２の溝を埋める
ように導電体を付着形成する工程と、前記導電体を選択
的に研磨することにより、前記第２の溝をこの導電体で
埋め表面を平坦にして配線を形成する工程とを含むとい
うものである。
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ）は本発明の一実施例である積層セルの構造
を示す平面図、第１図（ｂ）および（ｃ）はそれぞれ第
１図（ａ）のＡ−Ａ線断面図およびＢ−８４ｉ断面図で
ある。
を示す平面図、第１図（ｂ）および（ｃ）はそれぞれ第
１図（ａ）のＡ−Ａ線断面図およびＢ−８４ｉ断面図で
ある。
１はｐ型シリコン結晶基板、２は素子分離領域の第１の
溝に埋め込まれた絶縁体、３，４はビット線が配置され
る素子分離領域の第１の溝に埋め込まれた絶縁体に、第
１の溝より幅と深さが小さい第２の溝に埋め込まれた低
抵抗のポリシリコン、５はＭＯＳトランジスタのゲート
絶縁膜、６はＭＯＳ）ランジスタのゲート電極とワード
線を兼ねる低抵抗のポリシリコン、７はＭＯＳ）ランジ
スタのソース・ドレイン領域を形成するｎ型シリコン領
域、８，１０は導電体層間を絶縁する眉間絶縁膜、９ａ
、９ｂは配線に使われるｎ型で低抵抗のポリシリコン、
１１はキャパシタ電極用のｎ型で低抵抗のポリシリコン
、１２はキャパシタ絶縁膜、１３はキャパシタのもう一
方の電極となる導電体、１４は素子領域と素子分離領域
の境界、１５ａ、１５ｂはコンタクト孔をそれぞれ示す
。なお、第１図（ａ）の平面図では、わがりにくくなる
のを避けるため、一部の線を省略して示している。
溝に埋め込まれた絶縁体、３，４はビット線が配置され
る素子分離領域の第１の溝に埋め込まれた絶縁体に、第
１の溝より幅と深さが小さい第２の溝に埋め込まれた低
抵抗のポリシリコン、５はＭＯＳトランジスタのゲート
絶縁膜、６はＭＯＳ）ランジスタのゲート電極とワード
線を兼ねる低抵抗のポリシリコン、７はＭＯＳ）ランジ
スタのソース・ドレイン領域を形成するｎ型シリコン領
域、８，１０は導電体層間を絶縁する眉間絶縁膜、９ａ
、９ｂは配線に使われるｎ型で低抵抗のポリシリコン、
１１はキャパシタ電極用のｎ型で低抵抗のポリシリコン
、１２はキャパシタ絶縁膜、１３はキャパシタのもう一
方の電極となる導電体、１４は素子領域と素子分離領域
の境界、１５ａ、１５ｂはコンタクト孔をそれぞれ示す
。なお、第１図（ａ）の平面図では、わがりにくくなる
のを避けるため、一部の線を省略して示している。
第１図の積層セルでは、低抵抗のポリシリコンロとその
両側に形成されたソース・ドレイン領域７によってスイ
ッチング用のＭＯＳ）ランジスタが構成される。このＭ
ｏＳトランジスタの一方のソース・ドレイン領域は低抵
抗のポリシリコン９ｂを通してビット線４に接続され、
他方のソース・ドレイン領域は低抵抗のポリシリコン９
を通して１１．１２．１３で構成され積層キャパシタに
接続される。低抵抗ポリシリコンロはワード線も兼ねて
いることから、この構造によりＩＴセルが構成される。
両側に形成されたソース・ドレイン領域７によってスイ
ッチング用のＭＯＳ）ランジスタが構成される。このＭ
ｏＳトランジスタの一方のソース・ドレイン領域は低抵
抗のポリシリコン９ｂを通してビット線４に接続され、
他方のソース・ドレイン領域は低抵抗のポリシリコン９
を通して１１．１２．１３で構成され積層キャパシタに
接続される。低抵抗ポリシリコンロはワード線も兼ねて
いることから、この構造によりＩＴセルが構成される。
第２図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
の一実施例である半導体メモリセルの製造方法を説明す
るための工程順図で、第１図の積層セルの構造を製造す
る工程の前半部分を説明するための図である。第２図（
ａ）に示すように、シリコン窒化膜３０をマスクとして
ｐ型シリコン結晶基板１の一主面から内側へ向けて第１
の溝を形成した後、この第１の溝を埋めるようにＣＶＤ
法によりシリコン酸化膜３１を付着形成する。次に、第
２図（ｂ）に示すように、メカニカルケミカルポリシリ
ングによってシリコン酸化膜３１を研磨して表面を平坦
にした後、シリコン窒化膜３０を除去し熱酸化を行なう
。この時、第１の溝の中には絶縁体３が埋め込まれ、シ
リコン表面に酸化シリコン膜１６が形成される。シリコ
ン窒化膜３０は研磨の時のストッパとなるので基板１は
研磨されない。次に、第２図（Ｃ）に示すように、ビッ
ト線を配置する部分の絶縁体３２をエツチングすること
により第１の溝より幅と深さの小さい第２の溝を形成し
、それを埋めるように低抵抗のポリシリコン４１を付着
形成する。次に、第２図（ｄ）に示すように、ポリシリ
コンの研磨速度が絶縁体３や酸化シリコン膜１６よりも
速い選択的研磨を行ない表面を平坦にする。この後、酸
化シリコン膜１６を取り除き、各種絶縁膜、ワード線、
低抵抗ポリシリコン配線９ａ。
の一実施例である半導体メモリセルの製造方法を説明す
るための工程順図で、第１図の積層セルの構造を製造す
る工程の前半部分を説明するための図である。第２図（
ａ）に示すように、シリコン窒化膜３０をマスクとして
ｐ型シリコン結晶基板１の一主面から内側へ向けて第１
の溝を形成した後、この第１の溝を埋めるようにＣＶＤ
法によりシリコン酸化膜３１を付着形成する。次に、第
２図（ｂ）に示すように、メカニカルケミカルポリシリ
ングによってシリコン酸化膜３１を研磨して表面を平坦
にした後、シリコン窒化膜３０を除去し熱酸化を行なう
。この時、第１の溝の中には絶縁体３が埋め込まれ、シ
リコン表面に酸化シリコン膜１６が形成される。シリコ
ン窒化膜３０は研磨の時のストッパとなるので基板１は
研磨されない。次に、第２図（Ｃ）に示すように、ビッ
ト線を配置する部分の絶縁体３２をエツチングすること
により第１の溝より幅と深さの小さい第２の溝を形成し
、それを埋めるように低抵抗のポリシリコン４１を付着
形成する。次に、第２図（ｄ）に示すように、ポリシリ
コンの研磨速度が絶縁体３や酸化シリコン膜１６よりも
速い選択的研磨を行ない表面を平坦にする。この後、酸
化シリコン膜１６を取り除き、各種絶縁膜、ワード線、
低抵抗ポリシリコン配線９ａ。
９ｂ、積層キャパシタなどを通常の製造方法で形成すれ
ば、第１図の構造が得られる。
ば、第１図の構造が得られる。
第１図の本発明の実施例の場合、ビット線４とソース・
ドレイン領域７の間の接続に低抵抗のポリシリコン９ｂ
を使用する。そのため、両者の接続部分において隣接す
るビット線との分離のための余裕をとる必要がなく、メ
モリセル面積を小さくできる。さらに本実施例の場合、
ビット線を素子分離領域の第１の溝の中に埋め込み、そ
の表面はその製遣方法からもわかるように高い平坦度を
持つ。そのため、積層キャパシタを形成する時の基板表
面の凹凸も容易に小さくでき、積層キャパシタ電極の加
工を容易にできる。
ドレイン領域７の間の接続に低抵抗のポリシリコン９ｂ
を使用する。そのため、両者の接続部分において隣接す
るビット線との分離のための余裕をとる必要がなく、メ
モリセル面積を小さくできる。さらに本実施例の場合、
ビット線を素子分離領域の第１の溝の中に埋め込み、そ
の表面はその製遣方法からもわかるように高い平坦度を
持つ。そのため、積層キャパシタを形成する時の基板表
面の凹凸も容易に小さくでき、積層キャパシタ電極の加
工を容易にできる。
キャパシタ電極のポリシリコン１１を一般の半導体装置
における上層配線に置きかえれば、以上の実施例の説明
はほぼそのまま半導体装置一般にあてはめることができ
る。
における上層配線に置きかえれば、以上の実施例の説明
はほぼそのまま半導体装置一般にあてはめることができ
る。
（発明の効果）
以上説明したように本発明によれば、配線層の一つを素
子分離領域に埋め込むことによりこの配線層と活性領域
（トランジスタのソース・ドレイン領域など）とのコン
タクトが容易にとれかつ多層配線構造に特有の段差を少
なくし上層配線のステップカバレッジが改善される。特
に、本発明を半導体メモリセルに適用すると、ビット線
とコンタクト孔を無駄の少ない小さい面積で配置でき、
かつ積層キャパシタを形成する下地の凹凸が小さい、積
層キャパシタ下にワード線とビット線を形成する積層セ
ルの構造が得られる。さらにこの構造を高い平坦度で形
成できる。
子分離領域に埋め込むことによりこの配線層と活性領域
（トランジスタのソース・ドレイン領域など）とのコン
タクトが容易にとれかつ多層配線構造に特有の段差を少
なくし上層配線のステップカバレッジが改善される。特
に、本発明を半導体メモリセルに適用すると、ビット線
とコンタクト孔を無駄の少ない小さい面積で配置でき、
かつ積層キャパシタを形成する下地の凹凸が小さい、積
層キャパシタ下にワード線とビット線を形成する積層セ
ルの構造が得られる。さらにこの構造を高い平坦度で形
成できる。
第１図（ａ＞は本発明の半導体装置の一実施例である積
層セルの構造を示す平面図、第１図（ｂ）および（ｅ）
はそれぞれ第１図（ａ）のＡ−Ａ線断面およびＢ−Ｂ線
断面図、第２図（ａ）〜（ｄ）は本発明半導体装置の製
造方法の一実施例である半導体メモリセルの製造方法を
説明するための工程順図である。 １・・・Ｐ型シリコン結晶基板、２．３．３１・・・絶
縁体、４゜４１・・・ポリシリコン、５・・・ゲート絶
縁膜、６０．・ポリシリコン（ゲート電極、ワード線）
、７・・・ｎ型シリコン領域、８，１０・・・層間絶縁
膜、９ａ、 ９ｂ・・・ポリシリコン（配線）、１１・
・・ポリシリコン（キャパシタ電極）、１２・・・キャ
パシタ絶縁膜、１３・・・導電膜（キャパシタのもう一
方の電極）、１４・・・素子領域と素子分離領域の境界
、１５ａ、 １５ｂ・・・コンタクト孔、１６・・・酸
化シリコン膜、１７・・・絶縁体。
層セルの構造を示す平面図、第１図（ｂ）および（ｅ）
はそれぞれ第１図（ａ）のＡ−Ａ線断面およびＢ−Ｂ線
断面図、第２図（ａ）〜（ｄ）は本発明半導体装置の製
造方法の一実施例である半導体メモリセルの製造方法を
説明するための工程順図である。 １・・・Ｐ型シリコン結晶基板、２．３．３１・・・絶
縁体、４゜４１・・・ポリシリコン、５・・・ゲート絶
縁膜、６０．・ポリシリコン（ゲート電極、ワード線）
、７・・・ｎ型シリコン領域、８，１０・・・層間絶縁
膜、９ａ、 ９ｂ・・・ポリシリコン（配線）、１１・
・・ポリシリコン（キャパシタ電極）、１２・・・キャ
パシタ絶縁膜、１３・・・導電膜（キャパシタのもう一
方の電極）、１４・・・素子領域と素子分離領域の境界
、１５ａ、 １５ｂ・・・コンタクト孔、１６・・・酸
化シリコン膜、１７・・・絶縁体。
Claims (1)
- 【特許請求の範囲】 １、半導体結晶基板の一主面から内側へ向けて設けられ
た第１の溝を絶縁体で埋めた素子分離領域と、前記第１
の溝より幅と深さの小さい第２の溝を前記素子分離領域
に設けて導電体で埋めた配線とを有することを特徴とす
る半導体装置。 ２、半導体結晶基板の一主面から内側へ向けて設けられ
た第１の溝を形成する工程と、該第１の溝を埋めるよう
に絶縁体を付着形成する工程と、該絶縁体を選択的に研
磨することにより溝をこの絶縁体で埋め表面を平坦にす
る工程と、所定部分の前記絶縁体を取り除き前記第１の
溝より幅と深さの小さい第２の溝を形成する工程と、前
記第２の溝を埋めるように導電体を付着形成する工程と
、前記導電体を選択的に研磨することにより、前記第２
の溝をこの導電体で埋め表面を平坦にして配線を形成す
る工程とを含むこと特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246595A JP2969876B2 (ja) | 1990-09-17 | 1990-09-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246595A JP2969876B2 (ja) | 1990-09-17 | 1990-09-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04125961A true JPH04125961A (ja) | 1992-04-27 |
| JP2969876B2 JP2969876B2 (ja) | 1999-11-02 |
Family
ID=17150754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246595A Expired - Lifetime JP2969876B2 (ja) | 1990-09-17 | 1990-09-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969876B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463236A (en) * | 1993-05-16 | 1995-10-31 | Nec Corporation | Semiconductor memory device having improved isolation structure among memory cells |
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| KR100273678B1 (ko) * | 1997-06-30 | 2000-12-15 | 김영환 | 반도체메모리장치및그제조방법 |
-
1990
- 1990-09-17 JP JP2246595A patent/JP2969876B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| US5463236A (en) * | 1993-05-16 | 1995-10-31 | Nec Corporation | Semiconductor memory device having improved isolation structure among memory cells |
| KR100273678B1 (ko) * | 1997-06-30 | 2000-12-15 | 김영환 | 반도체메모리장치및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2969876B2 (ja) | 1999-11-02 |
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