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JPH07130871A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH07130871A
JPH07130871A JP5156453A JP15645393A JPH07130871A JP H07130871 A JPH07130871 A JP H07130871A JP 5156453 A JP5156453 A JP 5156453A JP 15645393 A JP15645393 A JP 15645393A JP H07130871 A JPH07130871 A JP H07130871A
Authority
JP
Japan
Prior art keywords
trench
silicon pillar
silicon
substrate
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5156453A
Other languages
English (en)
Inventor
Toru Ozaki
徹 尾崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP5156453A priority Critical patent/JPH07130871A/ja
Priority to US08/266,389 priority patent/US5519236A/en
Publication of JPH07130871A publication Critical patent/JPH07130871A/ja
Priority to US08/603,069 priority patent/US5753526A/en
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 張り合わせ基板等を用いることなく製造する
ことができ、かつキャパシタ容量の低下を招くことなく
シリコン柱のアスペクト比を小さくすることができ、信
頼性の向上をはかり得る半導体記憶装置を提供するこ
と。 【構成】 半導体基板上にＤＲＡＭセルを複数個集積化
した半導体記憶装置において、シリコン基板１０に規則
的な配置で形成されたトレンチ１２と、シリコン基板１
２をプレートとし、トレンチ内１２に蓄積電極１４を埋
め込んでなるキャパシタと、トレンチ１２とは異なる位
置で該トレンチ１２に隣接して設けられたシリコン柱２
０と、このシリコン柱２０の側面をチャネルとし、該チ
ャネルの上下にソース・ドレイン領域１８，２４を設け
てなる縦型トランジスタと、からＤＲＡＭセルを構成し
たことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭセルを用いた
半導体記憶装置に係わり、特にトレンチキャパシタと縦
型ＭＯＳトランジスタでＤＲＡＭセルを構成した半導体
記憶装置に関する。
【０００２】
【従来の技術】近年、シリコン柱の回りにトランジスタ
及びキャパシタを形成し、トランジスタとキャパシタを
縦積みにしたＳＧＴ（サラウンディング・ゲート・トラ
ンジスタ）セルが提案されている。この構造は、トラン
ジスタ及びキャパシタをビット線コンタクト１個の大き
さに配置できるため、セル面積を最小加工寸法の２乗の
４倍にできるという長所がある。
【０００３】しかしながら、この種のセル構造では、１
ＧビットＤＲＡＭレベルの寸法（０．１５〜０．２μ
ｍ）になると、シリコン柱のアスペクト比が５０〜６０
（例えば、幅０．１５μｍで高さ９μｍ）になり、プロ
セス内でのストレスによりシリコン柱が壊れてしまう懸
念がある。なお、アスペクト比を小さくするためにシリ
コン柱の高さを低くくすると、十分なキャパシタ容量が
確保できなくなる。
【０００４】また、トレンチの上にシリコン柱を設け、
トレンチ内にキャパシタを形成し、シリコン柱に縦型Ｍ
ＯＳトランジスタを形成してＤＲＡＭセルを構成したも
の提案されている（特開平１−１５２６６０号公報）。
この構造では、キャパシタがトレンチ内に形成されてい
ることから、シリコン柱のアスペクト比を小さくして
も、十分なキャパシタ容量を確保することができる。し
かし、張り合わせ基板を用いる必要があり、製造コスト
が高くなる問題がある。
【０００５】
【発明が解決しようとする課題】このように従来、シリ
コン柱の回りにトランジスタ及びキャパシタを縦積みに
したＳＧＴセルにおいては、アスペクト比の高いシリコ
ン柱が壊れてしまう問題があった。また、張り合わせ基
板を用いると、製造コストが高くなるという問題があっ
た。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、張り合わせ基板等を用
いることなく製造することができ、かつキャパシタ容量
の低下を招くことなくシリコン柱のアスペクト比を小さ
くすることができ、信頼性の向上をはかり得る半導体記
憶装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の骨子は、シリコ
ン柱とトレンチを同一基板の異なる領域に設け、シリコ
ン柱のアスペクト比を小さくするために、キャパシタ部
をトレンチとしたことにある。
【０００８】即ち本発明は、半導体基板上にＤＲＡＭセ
ルを複数個集積化した半導体記憶装置において、半導体
基板に規則的な配置で形成されたトレンチと、半導体基
板をプレートとし、トレンチ内に蓄積電極を埋め込んで
なるキャパシタと、トレンチとは異なる位置で該トレン
チに隣接して設けられたシリコン柱と、このシリコン柱
の側面をチャネルとし、該チャネルの上下にソース・ド
レイン領域を設けてなる縦型ＭＯＳトランジスタとから
ＤＲＡＭセルを構成するようにしたことを特徴とする。
【０００９】また、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) トレンチは市松状に配置され、シリコン柱はトレン
チで囲まれた領域の周辺部を一部エッチングして形成さ
れていること。 (2) 蓄積電極は、シリコン柱の一側面にて縦型トランジ
スタのソースと接続されていること。
【００１０】
【作用】本発明によれば、キャパシタ部がトレンチとな
ることから、シリコン柱はトランジスタ部のみとなり、
キャパシタ容量の低下を招くことなく、シリコン柱の高
さをトランジスタ形成に必要な０．５〜１μｍ程度と低
くすることができる。このため、シリコン柱のアスペク
ト比が小さくて済むことになり、シリコン柱の破壊を未
然に防止することができる。また、張り合わせ基板を用
いる必要もないことから、ローコストに製造することが
できる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わる半導体記
憶装置のＤＲＡＭセル構成を示す平面図である。キャパ
シタの形成される深いトレンチ１２が市松状に形成さ
れ、トレンチ１２に囲まれた部分にシリコン柱２０が存
在する。ここで、トレンチ１２は長方形状で、シリコン
柱２０は正方形状である。シリコン柱２０の回りにはゲ
ート電極２２が配置され、ゲート電極２２はトレンチ１
２の短辺方向に接続されている。ビット線２５はトレン
チ１２の長辺方向に配線され、シリコン柱２０の上部で
ビット線コンタクトが形成されている。なお、図中の破
線で囲まれた領域が１セルに相当している。
【００１２】図２は本実施例のＤＲＡＭセルの断面構造
を示すもので、図２（ａ）は図１の矢視Ａ−Ａ′断面
図、図２（ｂ）は図１の矢視Ｂ−Ｂ′断面図である。ｎ
型シリコン基板１０上にｐ型ウェル１１が形成され、ウ
ェル１１及び基板１０には深いトレンチ１２が形成され
ている。トレンチ１２内の基板１０の上面より低い領域
には、キャパシタ絶縁膜１３を介して蓄積電極１４が埋
め込まれている。これにより、基板１０をプレート電極
とするトレンチキャパシタが形成されている。
【００１３】トレンチ１２内の蓄積電極１４上には、側
壁絶縁膜１５と多結晶シリコン膜１６，１７が形成され
ている。そして、多結晶シリコン膜１６，１７により、
トレンチ１２の長辺方向の一側面にて蓄積電極１４とシ
リコン柱２０が接続されている。多結晶シリコン膜１
６，１７上には絶縁膜１９が埋め込まれ、その上にはシ
リコン柱２０を取り囲むようにゲート電極２２が形成さ
れている。
【００１４】シリコン柱２０の蓄積電極１４が接続する
部分にはソース領域１８が形成され、シリコン柱２０の
上面にはドレイン領域２４が形成されている。これによ
り、シリコン柱２０の側面をチャネルとする縦型ＭＯＳ
トランジスタが構成されている。また、ゲート電極２２
上には絶縁膜２３が形成され、ドレイン領域２４にはビ
ット線２５が接続されている。
【００１５】次に、本実施例の製造工程を図３〜図９を
参照して説明する。なお、これらの図において、（ａ）
は前記図２（ａ）に対応するＡ−Ａ′断面図、（ｂ）は
前記図２（ｂ）に対応するＢ−Ｂ′断面図である。
【００１６】まず、図３に示すように、ＳｉＯ2 膜３１
及びＳｉＮ膜３２をマスクとしたｎ型シリコン基板１０
のエッチングにより、深さ６〜７μｍ程度の第１のトレ
ンチ１２を形成する。ここで、トレンチ１２は前述した
ように市松状に配置し、その開口形状は長方形状とす
る。その後、基板面から２μｍ程度下がったところにｎ
型ウェル１１を形成し、これをキャパシタのプレート電
極とする。
【００１７】次いで、図４に示すように、キャパシタ絶
縁膜１３を形成した後に、トレンチ１２内のウェル１１
より下に蓄積電極となる多結晶シリコン膜１４を埋め込
む。続いて、トレンチ１２の側壁に絶縁膜１５のサイド
ウォールを形成した後に、多結晶シリコン膜１６を埋め
直す。ここで、多結晶シリコン膜１４，１６の埋込みに
は、全面に多結晶シリコンを堆積した後、所望高さにエ
ッチバックする工程を取ればよい。
【００１８】次いで、図５に示すように、レジスト３３
をマスクにして多結晶シリコン膜１６を選択エッチング
した後、露出した側壁絶縁膜１５をエッチングし、トレ
ンチ１２の一側面が露出するようにする。
【００１９】次いで、図６に示すように、多結晶シリコ
ン膜１７を埋め戻し、多結晶シリコン膜１７からの拡散
によってウェル１１にソース領域１８を形成する。そし
て、多結晶シリコン膜１６，１７上に絶縁膜１９′を埋
め込む。
【００２０】次いで、図７に示すように、絶縁膜１９′
とシリコン基板１０上のｐ型ウェル１１をエッチングし
て第２のトレンチ２８を形成し、これにより縦型ＭＯＳ
トランジスタを形成するためのシリコン柱２０を形成す
る。
【００２１】次いで、図８に示すように、トレンチ２８
内に絶縁膜を被着しエッチバックして、多結晶シリコン
膜１６，１７上に絶縁膜１９を形成する。次いで、図９
に示すように、シリコン柱２０の側面にゲート酸化膜２
１を形成した後、多結晶シリコン膜の埋込み，レジスト
をマスクとしたエッチングによりゲート電極２２を形成
し、さらに全面ＲＩＥでゲート電極２２をシリコン基板
面より下げる。そして、トレンチ２８内に絶縁膜２３を
埋め込み形成する。
【００２２】これ以降は、トレンチマスク材としてのＳ
ｉＯ2 膜３１及びＳｉＮ膜３２を除去したのち縦型トラ
ンジスタのドレイン領域２４を形成し、さらにビット線
２５を形成することにより、前記図２に示す構造が完成
する。
【００２３】かくして形成されたＤＲＡＭセルは、トレ
ンチ１２内にキャパシタが構成され、シリコン柱１２に
縦型ＭＯＳトランジスタが構成される。このため、キャ
パシタを形成するためのトレンチ１２の深さは十分に深
くし、シリコン柱２０は縦型トランジスタの形成に必要
な低い高さに形成することができる。そしてこの場合、
十分なキャパシタ容量を確保しながら、シリコン柱２０
のアスペクト比を小さくすることができ、シリコン柱２
０が壊れることがない。従って、集積度を向上させても
十分な信頼性を確保することができる。
【００２４】図１０は、本発明の第２の実施例に係わる
半導体記憶装置のＤＲＡＭセル構成を示す平面図、図１
１（ａ）は図１０の矢視Ａ−Ａ′断面図、図１１（ｂ）
は図１０の矢視Ｂ−Ｂ′断面図である。この実施例は、
シリコン柱が２本のゲート電極に挟まれる構造である。
【００２５】ワード線方向に２本のゲート電極２２が通
っており、シリコン柱２０を挟んでいる。縦型ＭＯＳト
ランジスタは、シリコン柱２０の２側面のみに形成され
る。この構造は、図７で第２のトレンチ２８を形成した
ときにワード線方向に埋まっている絶縁膜１９′を残し
ておき、ゲート電極２２を側壁残しにて形成することに
より容易に実現できる。
【００２６】図１２は、本発明の第３の実施例に係わる
半導体記憶装置のＤＲＡＭセル構成を示す断面図であ
る。この実施例は、縦型ＭＯＳトランジスタが形成され
ているシリコン柱２０とキャパシタが形成されているト
レンチ１２の間に段差を設け、この段差部にＳＮコンタ
クト２９を形成したものである。
【００２７】製造方法は第１のトレンチの形成を２段掘
りとする。第１の実施例と同様のトレンチのパターン
で、０．５〜０．７μｍほどトレンチを掘り、ＳｉＯ2
サイドウォールを形成した後に、さらに６〜７μｍ程度
のトレンチを掘る。キャパシタ絶縁膜１３，蓄積電極の
多結晶シリコン膜１４を堆積し埋め込んだ後に、トレン
チ１２の一側面にキャパシタ絶縁膜１３が露出するよう
に多結晶シリコン膜１４をレジストマスクにて掘り下
げ、キャパシタ絶縁膜１３を除去する。その後、多結晶
シリコン膜を埋め込み、この多結晶シリコン膜からｎ型
不純物を拡散し、拡散層１８を形成し、縦型ＭＯＳトラ
ンジスタのソース領域とする。その後、多結晶シリコン
膜を基板面から０．５〜０．７μｍ程度エッチバック
し、酸化膜を埋め込み第２のトレンチ２８を掘ってシリ
コン柱２０を形成し、縦型ＭＯＳトランジスタを形成す
る。
【００２８】図１３は、本発明の第４の実施例に係わる
半導体記憶装置のＤＲＡＭセル構成を示す断面図であ
る。この実施例は、ビット線の取り方に関するものであ
る。図１の平面図によれば、シリコン柱２０とビット線
２５がＦ／２だけずれている。本実施例ではこれをうま
く接続するために、ビット線コンタクト３０をシリコン
柱２０に対して１／４程度ずらし、合わせずれによりビ
ット線コンタクト不良、隣のシリコン柱２０とのショー
ト不良を防止している。なお、本発明は上述した各実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で、種々変形して実施することができる。
【００２９】
【発明の効果】以上詳述したように本発明によれば、シ
リコン柱とトレンチを同一基板の異なる領域に設け、シ
リコン柱のアスペクト比を小さくするためにキャパシタ
部をトレンチとしているので、張り合わせ基板等を用い
ることなく製造することができ、かつキャパシタ容量の
低下を招くことなくシリコン柱のアスペクト比を小さく
することができ、半導体記憶装置の信頼性の向上をはか
ることが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わる半導体記憶装置のＤＲＡ
Ｍセル構成を示す平面図。
【図２】図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図３】第１の実施例のＤＲＡＭセルの製造工程を示す
断面図。
【図４】第１の実施例のＤＲＡＭセルの製造工程を示す
断面図。
【図５】第１の実施例のＤＲＡＭセルの製造工程を示す
断面図。
【図６】第１の実施例のＤＲＡＭセルの製造工程を示す
断面図。
【図７】第１の実施例のＤＲＡＭセルの製造工程を示す
断面図。
【図８】第１の実施例のＤＲＡＭセルの製造工程を示す
断面図。
【図９】第１の実施例のＤＲＡＭセルの製造工程を示す
断面図。
【図１０】第２の実施例に係わる半導体記憶装置のＤＲ
ＡＭセル構成を示す平面図。
【図１１】図１０の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図１２】第３の実施例に係わる半導体記憶装置のＤＲ
ＡＭセル構成を示す断面図。
【図１３】第４の実施例に係わる半導体記憶装置のＤＲ
ＡＭセル構成を示す断面図。
【符号の説明】
１０…ｎ型シリコン基板 １１…ｐ型ウェル １２…第１のトレンチ １３…キャパシタ絶縁膜 １４…蓄積電極 １５…側壁絶縁膜 １８…ソース領域 ２０…シリコン柱 ２１…ゲート酸化膜 ２２…ゲート電極 ２４…ドレイン領域 ２５…ビット線 ２８…第２のトレンチ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上にＤＲＡＭセルを複数個集積
    化した半導体記憶装置において、 前記ＤＲＡＭセルは、前記基板に規則的な配置で形成さ
    れたトレンチと、前記基板をプレートとし、前記トレン
    チ内に蓄積電極を埋め込んで構成されたキャパシタと、
    前記トレンチとは異なる位置で該トレンチに隣接して設
    けられたシリコン柱と、このシリコン柱の側面をチャネ
    ルとし、該チャネルの上下にソース・ドレインを設けて
    構成された縦型ＭＯＳトランジスタとからなることを特
    徴とする半導体記憶装置。
JP5156453A 1993-06-28 1993-06-28 半導体記憶装置 Pending JPH07130871A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5156453A JPH07130871A (ja) 1993-06-28 1993-06-28 半導体記憶装置
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Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5156453A JPH07130871A (ja) 1993-06-28 1993-06-28 半導体記憶装置

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JPH07130871A true JPH07130871A (ja) 1995-05-19

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ID=15628085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5156453A Pending JPH07130871A (ja) 1993-06-28 1993-06-28 半導体記憶装置

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US (2) US5519236A (ja)
JP (1) JPH07130871A (ja)

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