DE10255866B4

DE10255866B4 - Verfahren und Strukturen zur Erhöhung der Strukturdichte und der Speicherkapazität in einem Halbleiterwafer

Info

Publication number: DE10255866B4
Application number: DE10255866A
Authority: DE
Inventors: Joern Luetzen; Albert Birner; Stephan Kudelka; Helmut Dr. Tews; Rolf Weis
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-11-29
Filing date: 2002-11-29
Publication date: 2006-11-23
Anticipated expiration: 2022-11-30
Also published as: US20040152317A1; KR100572414B1; DE10255866A1; KR20040048331A

Abstract

Verfahren zur Erhöhung einer Strukturgröße von in wesentlichen Teilen in einer Tiefe eines Halbleitersubstrats (6) ausgebildeten Hauptstrukturen (131) durch einen die Hauptstrukturen (131) in der Tiefe des Halbleitersubstrats (6) weitenden Ätzprozess, wobei
– das Halbleitersubstrat (6) aus einem kristallinen Material mit einem Kristallgitter mit mehr und mit weniger ätzresistenten Kristallflächen vorgesehen ist und
– die Hauptstrukturen (131) an einer Oberfläche des Halbleitersubstrats (6) jeweils im Wechsel mit jeweils im Wesentlichen in einem oberflächennahen Abschnitt des Halbleitersubstrats (6) ausgebildeten Nebenstrukturen (132) schachbrettartig in einem rechtwinkligen Oberflächenraster (14) angeordnet sind,
– dadurch gekennzeichnet, dass
– x, y-Achsen des Oberflächenrasters (14) parallel zu den weniger ätzresistenten Kristallflächen vorgesehen und
– durch einen flächenselektiven Ätzprozess die unterhalb der Nebenstrukturen (132) gelegenen Abschnitte des Halbleitersubstrats (6) für die Ausbildung erweiterter Hauptstrukturen (131) verfügbar gemacht werden.

Description

Verfahren und Strukturen zur Erhöhung der Strukturdichte und der Speicherkapazität in einem Halbleiter-Wafer Die Erfindung betrifft ein Verfahren zur Erhöhung einer Strukturgröße von in wesentlichen Teilen in einer Tiefe eines Halbleitersubstrats ausgebildeten Hauptstrukturen durch einen die Hauptstrukturen in der Tiefe des Halbleitersubstrats weitenden Ätzprozess, wobei

– das Halbleitersubstrat aus einem kristallinen Material mit einem Kristallgitter mit mehr und mit weniger ätzresistenten Kristallflächen vorgesehen ist und
– die Hauptstrukturen an einer Oberfläche des Halbleitersubstrats jeweils im Wechsel mit jeweils im Wesentlichen in einem oberflächennahen Abschnitt des Halbleitersubstrats ausgebildeten Nebenstrukturen schachbrettartig in einem rechtwinkligen Oberflächenraster angeordnet sind.

DRAM(dynamic random access memories)-Bausteine sind ein Massenprodukt mit vielen Anwendungen. Von neuen Generationen von DRAM-Bausteinen werden einerseits kleinere Abmessungen und andererseits eine höhere Zahl von Speicherzellen zur Speicherung von Daten, also eine steigende Speicherdichte gefordert. Daraus resultiert die Notwendigkeit, die Zellengröße einer einzelnen Speicherzelle, bestehend aus einer Speicherkapazität und einem Auswahltransistor, weiter zu reduzieren. In Abhängigkeit von der Anordnung der Speicherkapazität in oder über einer Metallisierungsebene werden Speicherzellen vom Typ "stacked capacitor" und "trench capacitor" unterschieden. Bei einer Speicherzelle vom Typ "trench capacitor" wird in einem einkristallinen Halbleitersubstrat eines Halbleiter-Wafers unterhalb einer Metallisierungsebene ein Graben ausgebildet. Entlang der Grabenwandung wird ein Dielektrikum, beispielsweise ein Nitrid/Oxid-Schichtsystem vorgesehen. Im einkristallinen Halbleitersubstrat bildet ein etwa durch Ausdiffu sion dotierter und an den Graben anschließender Bereich eine erste Elektrode. Im Graben wird durch Abscheidung von hoch dotiertem polykristallinem Silizium eine Gegenelektrode ausgebildet.
Eine Verringerung der Zellengröße führt zu Gräben mit kleinerer Elektrodenfläche und damit zu Speicherkapazitäten geringerer elektrischer Kapazität. Zur Kompensation des Verlustes an Kapazität ist es notwendig, durch aufwändige neue Prozesstechnologien die Kapazität auf anderem Wege wieder zu erhöhen. Beispiele dafür sind eine höhere Dotierung der Elektroden zur Reduktion der Ladungsträgerverarmung, das Einsetzen von Dielektrika mit hoher Dielektrizitätskonstante und das Aufbringen von zusätzlichen Strukturen (HSG, hemispherical grains) auf der Grabenwandung zur Vergrößerung der Oberfläche.
Eine weitere Möglichkeit zur Erhöhung der Kapazität besteht darin, die Oberfläche des Grabens durch eine flaschenartige Erweiterung in einem unteren Abschnitt des Grabens zu erhöhen. Damit erstreckt sich der Graben in der Tiefe des Halbleitersubstrats auch teilweise in Bereiche des Halbleitersubtrats, die unterhalb der auf der Oberfläche des Halbleitersubstrats ausgebildeten Auswahltransistoren gelegen sind.
In der 4 sind Aufsicht-Aufnahmen mit einem Scan-Elektronen Mikroskop, abkürzend im weiteren SEM genannt, von im Wechsel mit unstrukturierten Feldern schachbrettartig angeordneten Gräben von Speicherkapazitäten in verschiedenen Tiefen eines Halbleitersubstrats dargestellt. Die Aufnahmen zeigen dabei jeweils eine Anordnung von auf einem Rechteckmuster in einem Maskenlayout beruhenden und in herkömmlicher Weise in ein Halbleitersubstrat übertragenen und geätzten Strukturen.
In der 4A sind mit einer gegen einen Flaschenätzprozess resistenten Schutzschicht versehene, obere Abschnitte 8 von Gräben von Speicherkapazitäten in der Nähe der Oberfläche des Halbleitersubstrats 6 dargestellt.
In unterhalb der Schutzschicht ausgebildeten Abschnitten der Gräben ergibt sich jeweils ein in der 4B gezeigtes Profil mit einer flaschenartigen Erweiterung 5. Zwischen den Seitenwänden 7 benachbarter Gräben werden aus dem Material des Halbleitersubstrats 6 Zwischenwände gebildet. Die Ausdehnung der flaschenartigen Erweiterung 5 ist durch die Forderung nach einer Mindestdicke der Zwischenwände limitiert. Eine zu geringe Dicke der Zwischenwand führt infolge von Fertigungstoleranzen zu einer höheren Anzahl von Kurzschlüssen zwischen den Speicherkapazitäten benachbarter Speicherzellen.
In der 4C sind die Gräben im Bereich eines die Gräben in der Tiefe des Halbleitersubstrats 6 abschließenden Grabenbodens 9 abgebildet. Sie weisen eine rechteckige Form mit einer kleineren Querschnittsfläche als direkt unterhalb der Schutzschicht auf.
Insgesamt ist der 4 zu entnehmen, dass durch die flaschenartige Erweiterung des Grabens die Elektrodenoberfläche der Speicherkapazität zwar vergrößert wird, andererseits aber die Ausdehnung der flaschenartigen Erweiterung begrenzt ist.

Im einzelnen ist aus der EP 1 071 129 A2 die Ausbildung einer vertikalen DRAM-Zelle bekannt, bei der ein Speicherkondensator in einem Lochgraben und ein Auswahltransistor im oberen Bereich des Lochgrabens entlang einer Seitenwand von diesem vorgesehen werden. Ein zunächst elliptischer Querschnitt des Lochgrabens wird durch eine selektiv zur Kristallorientierung wirkenden Oxidationsprozesses in einen eckigen Querschnitt geändert, und zunächst gekrümmte Seitenwände werden in Seitenwände mit ebenen Seitenflächen überführt. Die ebenen Seitenflächen verbessern und vereinheitlichen die Eigenschaften des entlang der Seitenwand ausgebildeten Auswahltransistors.

Weiterhin beschreibt die WO 01/24246 A1 ein Verfahren, das es ermöglichen soll, eine Siliziumdioxidschicht auf Flächen unterschiedlicher Kristallorientierung in gleicher Schichtdicke aufzutragen.

Aus der DE 42 17 420 A1 ist es bekannt, einen Orientierungsschliff eines Halbleiterwafers entsprechend der Anwendung an den <100>- oder den <110>-Kristallflächen sowie eine lithographische Maske und mithin ein Oberflächenraster an diesem Orientierungsschliff auszurichten.

Weiterhin bezieht sich die DE 35 50 773 C2 auf ein Verfahren zur Herstellung von Gräben für Trench-Kondensatoren in einem Halbleitersubstrat, wobei die Seitenflächen der Gräben entlang <100>-Kristallflächen und um 45° gegen eine Oberflächenflachseite des Halbleitersubstrats gedeht sind. Ein Bezug zu einer schachbrettartigen Anordnung von Trench-Kondensatoren in Verbindung mit Nebenstrukturen wird aber nicht hergestellt.

Schließlich ist es aus der US 5 519 236 bekannt, Hauptstrukturen an einer Oberfläche eines Halbleitersubstrats jeweils im Wechsel mit mit jeweils im Wesentlichen in einem oberflächennahen Abschnitt des Halbleitersubstrats ausgebildeten Nebenstrukturen schachbrettartig in einem rechtwinkligen Oberflächenraster anzuordnen.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Struktur zur Verfügung zu stellen, mit denen eine Strukturdichte und/oder eine Speicherkapazität einer einzelnen Struktur in einem Halbleitersubstrat gegenüber herkömmlichen Verfahren und Strukturen weiter erhöht werden können.

Die Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Die Aufgabe wird ferner mit einer Struktur gemäß Patentanspruch 14 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich jeweils aus den Unteransprüchen.

Erfindungsgemäß werden also vor einem die Hauptstruktur in der Tiefe weitenden Ätzprozess die Längs- und Querausdehnung von Hauptstrukturen in der Tiefe des Halbleitersubstrats gegen die x, y-Achsen des Oberflächenrasters verdreht ausgerichtet. Dadurch werden die unterhalb von Nebenstrukturen gelegenen Abschnitte des Halbleitersubstrats im Wesentlichen vollständig für eine Erweiterung der Hauptstrukturen mittels des die Hauptstruktur in der Tiefe weitenden Ätzprozesses verfügbar gemacht.

In der Folge sind für die Hauptstrukturen in der Tiefe des Halbleitersubstrats wesentlich größere Abmessungen und Oberflächen möglich. Werden die Hauptstrukturen jeweils zu elektrischen Kapazitäten mit entlang der Oberfläche verlaufenden Elektrodenflächen ausgebildet, so lassen sich im Vergleich mit herkömmlichen Verfahren bei gleichem Platzbedarf auf der Oberfläche des Halbleitersubstrats durch die bessere Ausnutzung eines Volumens des Halbleitersubstrats höhere Kapazitätswerte erzielen. Bei gleichen Kapazitätswerten lässt sich eine die Haupt- und Nebenstrukturen aufweisende Grossstruktur mit dem erfindungsgemäßen Verfahren in höherer Dichte ausführen.

Im Folgenden wird der die Hauptstruktur in der Tiefe weitende Ätzprozess zur Vereinfachung als Flaschenätzprozess bezeichnet, ohne dass damit eine Einschränkung auf Flaschenätzprozesse im engeren Sinn getroffen wird.

Der Begriff Nebenstrukturen schließt auch unstrukturierte Abschnitte der Oberfläche des Halbleiterwafers ein.

Ein Beispiel für eine abwechselnde Anordnung von Haupt- und Nebenstrukturen ist eine schachbrettartige Anordnung (checker board). Das erfindungsgemäße Verfahren setzt aber nicht notwendigerweise die schachbrettartige Anordnung von Haupt- und Nebenstrukturen voraus.

In besonders bevorzugter Weise werden die Längs- und Querausdehnung der Hauptstrukturen um im Wesentlichen 45 Grad gegen die x, y-Achsen des Oberflächenrasters verdreht ausgerichtet. In diesem Fall ergibt sich eine maximale Verwertbarkeit der unterhalb der Nebenstrukturen angeordneten Abschnitte des Halbleitersubstrats. Zwischenwände zwischen benachbarten Hauptstrukturen werden dann in zur Oberfläche des Halbleitersubstrats parallelen Querschnittsebenen in etwa gleicher Dicke ausgebildet.

Zur Durchführung des erfindungsgemäßen Verfahrens eignet sich in besonders bevorzugter Weise ein flächenselektiver Ätzprozess. Dazu wird das Halbleitersubstrat aus einem kristallinen Material vorgesehen, das ein Kristallgitter mit unterscheidbaren Kristallflächen aufweist. Aus den unterschiedlichen Eigenschaften der Kristallflächen lassen sich in geeigneten Ätzprozessen unterschiedliche Ätzresistenzen ableiten. Das Kristallgitter weist dann weniger ätzresistente und ätzresistentere Kristallflächen auf.

Es wird nun eine mindestens die Hauptstrukturen aufweisende Grossstruktur mittels einer Belichtungsvorrichtung mit den x, y-Achsen des Oberflächenrasters parallel zu den weniger ätzresistenten Kristallflächen auf die Oberfläche des Halbleitersubstrats abgebildet.

Bevorzugt wird weiter der flächenselektive Ätzprozess in einer Weise gesteuert, dass in der Tiefe des Halbleitersubstrats unterhalb einer durch eine Ausdehnung der Nebenstrukturen in die Tiefe des Halbleitersubstrats bestimmten Strukturkante aus den weniger ätzresistenten Kristallflächen auf gebaute Primärseitenwände der Hauptstrukturen durch aus den ätzresistenteren Kristallflächen aufgebaute Sekundärseitenwände substituiert werden. Die Ausrichtung der ätzresistenteren Kristallflächen ist in üblichen Halbleitersubstraten gegen die Ausrichtung der weniger ätzresistenten Kristallflächen gedreht, so dass auf diese Weise die erfindungsgemäß beabsichtigte, gegen das Oberflächenraster verdrehte Ausrichtung der Längs- und Querausdehnung der Hauptstruktur in der Tiefe des Halbleitersubstrats in besonders vorteilhafter Weise erzielt wird.

Die Abbildung der Grossstrukturen auf das Halbleitersubstrat erfolgt mittels einer Maske, die ein im Wesentlichen rechtwinklig strukturiertes Maskenlayout aufweist.

Das Halbleitersubstrat wird bevorzugt als in der Halbleiterprozesstechnologie zu prozessierender Halbleiter-Wafer vorgesehen. Bei der Prozessierung des Halbleiter-Wafers zeigt sich ein weiterer Vorteil des erfindungsgemäßen Verfahrens darin, dass lediglich eine eine Kristallorientierung im Halbleiter-Wafer kennzeichnende und die Position des Halbleiter-Wafers zur Maske festlegende Markierung abgeändert werden muss, und zwar so, dass sie gegenüber der herkömmlichen Markierung um 45 Grad gedreht ist und erfindungsgemäß die Orientierung der weniger ätzresistenten Kristallflächen kennzeichnet. Das Prozessieren der Halbleiter-Wafer, also die Prozessschritte Lithografie, Trockenätzen und Implantation erfolgt dann unverändert zu dem Stand der Technik entsprechenden, nicht rotierten Halbleiter-Wafern.

Erfindungsgemäß sind die Hauptstrukturen an der Oberfläche des Halbleitersubstrats im Wesentlichen oval vorzusehen.

Als Material des Halbleitersubstrats wird vorzugsweise einkristallines Silizium gewählt. Für einen flächenselektiven Ätzprozess, in dessen Verlauf <100>-Kristallflächen schneller als <110>-Kristallflächen geätzt werden, wird das Oberflä chenraster in Übereinstimmung zur <100>-Kristallorientierung des einkristallinen Siliziums ausgerichtet.

Bevorzugt werden im Zuge einer weiteren Prozessierung des Halbleitersubstrats die Hauptstrukturen funktionell als Speicherkapazitäten und die Nebenstrukturen im Wesentlichen als den Speicherkapazitäten zugeordnete Auswahltransistoren ausgebildet.

Im Folgenden wird das erfindungsgemäße Verfahren am Beispiel einer Speicherkapazität für eine DRAM-Speicherzelle näher erläutert:
Eine die Anordnung mindestens von Hauptstrukturen vorgebende Maske wird mit einem Rechteckmuster zur Strukturierung von jeweils als Speicherkapazität dienenden tiefen Gräben versehen. Die Strukturen auf der Maske werden durch eine Belichtungsvorrichtung auf einen mit einer erfindungsgemäßen, in die <100> Kristallorientierung weisenden Markierung versehenen Halbleiter-Wafer abgebildet. Dabei wird die Längsseite der abgebildeten Rechtecke parallel zur <100> Kristallorientierung im Halbleiter-Wafer ausgerichtet. Es erfolgt eine anschließende Ätzung der Gräben mit einem in der Ätzgeschwindigkeit kristallorientierungsabhängigen Trockenätzschritt, wobei im Halbleiter-Wafer Kristallflächen mit einer <100> Orientierung schneller als Kristallflächen mit einer <110> Orientierung geätzt werden. Nach einer bestimmten Ätzzeit bleiben dann nur noch Kristallflächen mit einer <110> Orientierung übrig. Mit einem weiteren Ätzschritt werden die im Trockenätzschritt geätzten tiefen Gräben unterhalb einer Grabentiefe von etwa einem Mikrometer flaschenartig erweitert. Oberhalb von einem Mikrometer sind die Gräben mit einer ätzresistenten Schutzschicht versehen, die ein seitliches Hineinätzen in oberflächennahe Bereiche des Halbleitersubstrats verhindert.

Die Hauptstruktur, die im Zuge des oben beschriebenen, erfindungsgemäßen Verfahren in einem Halbleiter-Wafer hergestellt wird, ist vor der zu einer flaschenartigen Erweiterung des Grabens führende Flaschenätzung ein geätzter Graben, der in einem an der Oberfläche des Halbleiter-Wafers angrenzenden oberen Abschnitt ein in der Draufsicht ovales Profil mit Längsseiten parallel zur <100> Kristallorientierung, also <100> Seitenwänden, aufweist. In einem unteren Abschnitt unterhalb der Schutzschicht, also etwa unterhalb von einem Mikrometer, weist der Graben ein quadratisches Profil mit <110> Seitenwänden auf. Dabei entspricht die Länge der Quadratdiagonalen im Wesentlichen der Längsausdehnung des ovalen Profils im oberen Teil der Struktur. Der obere ovale Teil der Struktur ist also gegenüber dem unteren quadratischen Teil um 45 Grad gedreht, da die beiden Kristallorientierungen <100> und <110> im Winkel von 45 Grad zueinander stehen.

Bei einem Maskenlayout, wie es zur Produktion von DRAM-Bausteinen verwendet wird, sind die abzubildenden Rechtecke schachbrettartig angeordnet. Die Dicke einer Zwischenwand zwischen den Seitenwänden der einzelnen Gräben ist gegenüber dem nicht rotiert prozessierten Halbleiter-Wafer deutlich vergrößert.

Im Folgenden wird als schachbrettartige Anordnung ein Muster verstanden, in dem die abzubildenden Rechtecke auf der Maske in Zeilen angeordnet sind und in jeder Zeile denselben konstanten Abstand voneinander haben. Die Zeilen sind jeweils versetzt zueinander in der Art und Weise angeordnet, dass im Wesentlichen mittig zwischen zwei Rechtecken der einen Zeile in der darunter- oder darüber liegenden Zeile sich wieder ein Rechteck befindet. Die Abstände zwischen den Rechtecken sind so gewählt, dass die Rechtecke einander nicht berühren. Durch den quadratischen Querschnitt und die gedrehte Form des unteren Teiles der Gräben wird das Volumen im Halbleiter-Wafer gegenüber dem herkömmlich prozessierten Halbleiter-Wafer deutlich besser ausgenutzt.

Nach einem weiteren, eine flaschenartige Erweiterung im unteren Abschnitt des Grabens herbeiführenden Ätzschritt von etwa 90 Sekunden Dauer weist der Graben in der Tiefe des Halbleitersubstrats ein in der Draufsicht quadratisches Profil auf. Die Dicke der aus dem Halbleitersubstrat bestehenden Zwischenwände zwischen den einzelnen Gräben liegt dabei in der Größenordung von 100 Nanometern, anstelle von etwa 20 Nanometern bei nicht rotiert prozessierten Halbleiter-Wafern. Damit können wesentlich größere Erweiterungen der Gräben geätzt werden, wodurch die elektrische Kapazität von aus den Gräben ausgebildeten Speicherkapazitäten erhöht wird. Außerdem führt der quadratische Querschnitt des unteren Teiles der Gräben zu einer optimalen Flächenfüllung des Halbleiter-Wafers in der Tiefe des Halbleitersubstrats.

Zur Reduzierung von Leckströmen in einer DRAM-Zelle, bestehend aus einem Auswahltransistor und einer Speicherkapazität, wird der Halbleiter-Wafer, aus dem die DRAM-Zelle hergestellt wird, nach dem erfindungsgemäßen Verfahren prozessiert.

Ein ähnliches Verfahren zur Reduzierung von Leckströmen wird auch in der WO 00/02249 beschrieben.

Die notwendige Größe einer Speicherkapazität hängt unter anderem von den auftretenden Leckströmen ab. Ein typischer Wert für die aus einem tiefen Graben bestehende Speicherkapazität einer DRAM-Zelle ist die 40 fF/Zelle, bei der der Gesamtzellleckstrom in der Größenordnung von 10 bis 15 fA/Zelle liegt. Dieser enthält verschiedene Komponenten, wie zum Beispiel Leckströme durch das Dielektrikum, Leckströme entlang einer Grenzfläche zwischen dem Halbleitersubstrat und einer die Speicherkapazität im oberflächennahen Bereich isolierenden Struktur (STI, shallow trench isolation) oder Leckströme im Bereich der Grenzflächen von Source und Drain des Auswahltransistors.

Gemäß dem erfindungsgemäßen Verfahren zur Reduzierung von Leckströmen in einer einen Auswahltransistor und eine Speicherkapazität aufweisenden DRAM-Zelle wird nun der Leckstrom entlang der Grenzfläche zwischen dem Halbleitersubstrat und der STI-Struktur deutlich verringert. Die Verringerung des Leckstroms lässt sich auf eine geringere Dichte von Fehlerstellen (trap) entlang der erfindungsgemäß ausgerichteten Grenzflächen zurückführen, da die Größe des Leckstroms mit der Anzahl der Fehlerstellen korreliert und die Anzahl der Fehlerstellen bei geänderter Kristallorientierung reduziert ist.

Eine Reduktion des Gesamtzellleckstromes senkt direkt die notwendige Kapazität. Als Vorteil einer niedrigeren Kapazität ergibt sich, daß die Grabentiefe des als Kapazität dienenden Grabens reduziert werden kann. Damit würde die Ätzzeit in der gleichen Größenordnung wie die Grabentiefe zu reduzieren sein, wodurch der Durchsatz dieses Prozessschrittes deutlich erhöht wird.

Eine Statistik basierend auf Untersuchungen an mehreren DRAM-Bausteinen ergibt, dass die Gesamtzellleckströme einer DRAM-Zelle bei dem erfindungsgemäß um 45 Grad gedreht prozessierten Halbleiter-Wafer um mehr als 30% gegenüber dem nicht gedreht prozessierten Halbleiter-Wafer reduziert sind.

Die Reduktion des Zellleckstromes führt zu einer äquivalenten Erhöhung des Zeitintervalls, nach dem die Ladung in einer der DRAM-Zellen aufgrund von Leckströmen so weit reduziert ist, dass die in einer Speicherzelle gespeicherte Ladung aufgefrischt werden muss. Dieses Zeitintervall wird als "retention time" bezeichnet.

Eine eine Speicherkapazität mit einer erfindungsgemäßen Struktur enthaltende DRAM-Zelle in einem Halbleiter-Wafer, der gemäß dem erfindungsgemäßen Verfahren prozessiert wurde, weist eine erhöhte Speicherkapazität, reduzierte Leckströme und damit eine vergrößerte "retention time" auf.

Nachfolgend wird die Erfindung anhand von Figuren erläutert, wobei für einander entsprechende Komponenten gleiche Bezugszeichen verwendet werden. Es zeigen:

1 Eine schematische Darstellung einer Anordnung bestehend aus Maske und Halbleiter-Wafer zur Durchführung des erfindungsgemäßen Verfahrens,

2 eine schematische Darstellung einer Anordnung bestehend aus Maske und Halbleiter-Wafer zur Durchführung eines herkömmlichen Verfahrens,

3 ein schematischer Längsschnitt durch einen in ein Halbleiter-Substrat geätzten Graben,

4 SEM-Aufsicht-Aufnahmen von Gräben in einem Halbleiter-Wafer in unterschiedlicher Tiefe,

5 SEM-Aufsicht-Aufnahmen von erfindungsgemäßen Strukturen in einem Halbleiter-Wafer in unterschiedlicher Tiefe,

6 SEM-Aufsicht-Aufnahmen von erfindungsgemäßen Strukturen in einem Halbleiter-Wafer vor und nach einer Flaschenätzung in unterschiedlicher Tiefe,

7 schematische Aufsichten auf Oberflächen eines herkömmlich und eines erfindungsgemäß prozessierten Halbleitersubstrats und

8 eine Darstellung der funktionalen Abhängigkeit der Anzahl entladener Speicherzellen AS von der Zeit t_Ret bei erfindungsgemäß prozessierten und bei herkömmlich prozessierten Halbleiter-Wafern.

Für das erfindungsgemäße Verfahren werden eine Maske 3 und ein Halbleiter-Wafer 1 aus einkristallinem Silizium wie in 1 gezeigt angeordnet. Der Halbleiter-Wafer 1 ist mit einer erfindungsgemäßen, gegenüber herkömmlich markierten Halbleiter-Wafern um 45 Grad gedrehten Markierung 2 versehen, die die <100> Kristallorientierung des Siliziums kennzeichnet. Mit der Markierung wird die Maske an der Kristallorientierung im Halbleiter-Wafer ausgerichtet. Die Abbildung der Maskenstruktur erfolgt also gegenüber herkömmlichen Verfahren längs einer anderen Kristallorientierung.
Zum Vergleich ist in der 2 eine dem Stand der Technik entsprechende Anordnung dargestellt. Der Halbleiter-Wafer 1 ist hier mit einer in die <110> Kristallorientierung weisenden Markierung 2 versehen.
Die 3 zeigt eine in ein Halbleiter-Substrat 6 geätzte und als Graben 4 ausgebildete Struktur. Der Graben weist infolge eines weiteren Ätzschrittes unterhalb einer Grabentiefe von etwa einem Mikrometer eine flaschenartige Erweiterung 5 zur Vergrößerung einer Elektrodenfläche einer aus dem Graben zu prozessierenden Speicherkapazität auf. Der obere Abschnitt des Grabens 8 ist mit einer Schutzschicht versehen, die ein seitliches Hineinätzen in das Halbleitersubstrat 6 in oberflächennahen Bereichen verhindert.
Wie bereits eingangs erläutert, sind in der 4 Gräben der beschriebenen Art in der Draufsicht zu sehen. Die Gräben wurden mit einem schachbrettartigen Maskenlayout auf einen nicht rotierten Halbleiter-Wafer abgebildet und anschließend in das Halbleitersubstrat 6 hineingeätzt.
In der 4A sind die mit einer Schutzschicht versehenen, oberen Teile der Gräben 8 dargestellt, deren Seitenwände ein Oval bilden und deren lange Seite parallel zur <110> Kristallorientierung, angeordnet ist. Im Folgenden wird eine solche Seite kurz <110> Seitenwand 7 genannt.
Tiefer im Halbleitersubstrat, ungefähr dort, wo die Schutzschicht endet, ergibt sich der in der 4B dargestellte Querschnitt, der eine flaschenartige Erweiterung 5 zeigt. Unterhalb der Schutzschicht bilden die Seitenwände ein Rechteck mit <110> Seitenwänden 7. Aus dem Halbleitersubstrat 6 gebildete Zwischenwände zwischen den Seitenwänden der einzelnen Gräben 8 weisen an ihren dünnsten Stellen eine sehr geringe Dicke von ungefähr 20 Nanometer auf, was bei zu Speicherkapazitäten prozessierten Gräben infolge von Fertigungstoleranzen zu Kurzschlüssen führen kann.
In der 4C sind die Gräben im Bereich eines die Gräben in der Tiefe des Halbleitersubstrats abschließenden Grabenbodens 9 abgebildet. Sie weisen dort eine rechteckige Form mit einer geringeren Querschnittsfläche als direkt unterhalb der Schutzschicht auf. Bei den Seitenwänden handelt es sich wieder um <110> Seitenwände 7.
Die in der 5 gezeigten Gräben wurden mit dem erfindungsgemäßen Verfahren erzeugt. Sie gehen aus demselben schachbrettartigen Maskenlayout der 4 hervor. Dazu wird das Maskenlayout auf einen erfindungsgemäß ausgerichteten Halbleiter-Wafer abgebildet. Anschließend werden die Gräben in das Halbleitersubstrat 6 hineingeätzt und jeweils in oberen Abschnitten mit einer Schutzschicht versehen. Die 5A bis 5D stellen Querschnitte der Gräben in unterschiedlicher Tiefe parallel zur Oberfläche 10 des Halbleitersubstrats 6 dar.
Dabei zeigt die 5A eine Aufsicht auf die Gräben an der Oberfläche 10 des Halbleitersubstrats 6. Einen Querschnitt durch die Gräben im Bereich der Schutzschicht unterhalb der Oberfläche 10 zeigt 5B. Die Seitenwände der oberen Abschnitte der Gräben bilden jeweils ein Oval, dessen lange Seiten erfindungsgemäß parallel zur <100> Kristallorientierung ausgerichtet sind. Im Folgenden wird eine solche Seite kurz <100> Seitenwand 11 genannt. In den 5C und 5D sind die Querschnitte der Gräben unterhalb der Schutzschicht 12 in zwei verschiedenen Tiefen abgebildet. Die Seitenwände der Gräben bilden im Querschnitt ein Quadrat mit <110> Seitenwänden 7. Die Seitenwände des oberen Abschnitts eines Grabens sind also gegenüber den Seitenwänden des unteren Abschnitts desselben Grabens um 45 Grad gedreht. Der resultierende, gedrehte quadratische Querschnitt der Gräben im Bereich unterhalb der Schutzschicht führt, wie im Vergleich der 4c mit der 5d zu sehen ist, zu einer verbesserten Flächennutzung des Halbleitersubstrats 6.
Deutlich wird die verbesserte Flächennutzung anhand der 6. Die Querschnitte der erfindungsgemäß erzeugten Gräben in den 6A bis 6C wurden vor dem zur flaschenartigen Erweiterung führenden Ätzschritt (bottle etch) in unterschiedlicher Tiefe aufgenommen und entsprechen den Querschnitten der Gräben in den 5B bis 5C.
Die Querschnitte der Gräben nach dem zur flaschenartigen Erweiterung führenden Ätzschritt sind in den 6D bis 6F in einem größeren Maßstab zu sehen. Der in der Draufsicht ovale Querschnitt im oberen Abschnitt der Gräben mit <100> Seitenwänden 11 ist in der 6D gezeigt. Die 6E und 6F zeigen die quadratischen Querschnitte mit <110> Seitenwänden 7 der flaschenartigen Erweiterungen in zwei verschiedenen Tiefen, einmal oberhalb und unterhalb der Grabenmitte. Hier ist die perfekte Flächennutzung in der Tiefe des Halbleitersubstrats deutlich zu erkennen.
Die bessere Nutzung eines Halbleitersubstrats 6 durch das erfindungsgemäße Verfahren wird auch anhand der 7 verdeutlicht.
Auf einer Oberfläche des Halbleitersubstrats 6 ist ein Muster von Haupt- und Nebenstrukturen 131, 132 ausgebildet, das entlang eines Oberflächenrasters 14 ausgerichtet ist. Die Haupt- und Nebenstrukturen 131, 132 sind im Oberflächenraster 14 wechselweise schachbrettartig angeordnet.
Dabei bildet das Oberflächenraster 14 in diesem Beispiel zur Verdeutlichung gleichgroße, quadratische Felder 151, 152 aus. Das erfindungsgemäße Verfahren führt jedoch auch bei anderen Aufteilungen mit ungleichgroßen oder gedehnten Feldern zu einer vorteilhaften Nutzung des Halbleitersubstrats 6.
Die Nebenstrukturen 132 sind im Wesentlichen in einem oberflächennahen Abschnitt des Halbleitersubstrats 6 zwischen der Oberfläche des Halbleitersubstrats 6 und einer Strukturkante in der Tiefe des Halbleitersubstrats 6 angeordnet. Dagegen sind wesentliche Teile der Hauptstrukturen 131 unterhalb der Strukturkante ausgebildet.
Herkömmlicherweise werden die Hauptstrukturen 131 unterhalb der Strukturkante durch einen Flaschenätzprozess aufgeweitet. Nach der Aufweitung erstrecken sich die Hauptstrukturen 131 auch, wie in 7A dargestellt, in unterhalb der Nebenstrukturen 132 liegende Abschnitte des Halbleitersubstrats 6.
Der Flaschenätzprozess erweitert dabei die Hauptstrukturen 131 richtungsunabhängig, so dass die maximal mögliche Erweiterung einer Hauptstruktur 131 auch in der Tiefe des Halbleitersubstrats 6 auf ein der Hauptstruktur 131 zugeordnetes Feld 151 beschränkt ist. Abschnitte des Halbleitersubstrats, die sich unterhalb der Strukturkante unter den Nebenstrukturen zugeordneten Feldern 152 erstrecken, bleiben ungenutzt.
Das erfindungsgemäße Verfahren macht dagegen auch die unterhalb der den Nebenstrukturen 132 zugeordneten Feldern 152 angeordneten Abschnitte des Halbleitersubstrats 6 unterhalb der Substratkante zu Erweiterung der Hauptstrukturen 131 verfügbar.
Dazu wird, wie in der 7B dargestellt, das Oberflächenraster 14 parallel zu weniger ätzresistenten Kristallflächen des Halbleitersubstrats 6 ausgerichtet. Im Zuge eines flächenselektiven Ätzprozesses werden die Hauptstrukturen 131 in der Tiefe des Halbleitersubstrats 6 unterhalb der Strukturkante mit gegen das Oberflächenraster 14 im Idealfall um 45 Grad gedrehten Seitenwänden ausgebildet. Werden im Anschluss die gedrehten Hauptstrukturen 131 mit einer Flaschenätzung unterhalb der Strukturkante aufgeweitet, so ergibt sich für jede Hauptstruktur 131 als maximale Erweiterung ein erweitertes Feld 161.
Das Halbleitersubstrat 6 unterhalb der Strukturkante lässt sich vollständig den erweiterten Feldern 161 zuordnen und ist so in vorteilhafter Weise nahezu vollständig zur Erweiterung der Hauptstrukturen 131 nutzbar.
In der 8 ist die funktionale Abhängigkeit der Anzahl entladener Speicherzellen AS von der als "retention time" bezeichneten Zeit t_Ret für aus erfindungsgemäß rotiert prozessierten und aus nicht rotiert prozessierten Halbleiter-Wafern hergestellte DRAM-Bausteine dargestellt. Untersucht wurden für jede Kurve jeweils zwei DRAM-Bausteine. Die Kurven A und B zeigen das Verhalten von DRAM-Bausteinen aus nicht rotiert prozessierten Halbleiter-Wafern, wobei es sich bei der Kurve B um Speicherzellen mit 10% gegenüber den Speicherzellen von Kurve A verminderter Speicherkapazität handelt. Die Kurven C und D zeigen das Verhalten bei erfindungsgemäß rotiert prozessierten Halbleiter-Wafern, wobei es sich bei der Kurve D wieder um Speicherzellen mit 10% gegenüber den Speicherzellen von Kurve C verminderter Speicherkapazität handelt. Der gegenüber den Kurven A und B deutlich flachere Verlauf der Kurven C und D beschreibt eine verlängerte "retention time" bei rotiert prozessierten Halbleiter-Wafern. Anhand der Kurven B und D wird auch der Einfluß der Höhe der Speicherkapazität auf die "retention time" deutlich. Mit verringerter Speicherkapazität nimmt auch die "retention time" ab. In einem Zeitintervall von 128 ms < t_Ret < 8 sec gilt: AS bei rotiert prozessierten Halbleiter-Wafern ist ungefähr 0.5* AS bei nicht rotiert prozessierten Halbleiter-Wafern.

Claims

Verfahren zur Erhöhung einer Strukturgröße von in wesentlichen Teilen in einer Tiefe eines Halbleitersubstrats (6) ausgebildeten Hauptstrukturen (131) durch einen die Hauptstrukturen (131) in der Tiefe des Halbleitersubstrats (6) weitenden Ätzprozess, wobei – das Halbleitersubstrat (6) aus einem kristallinen Material mit einem Kristallgitter mit mehr und mit weniger ätzresistenten Kristallflächen vorgesehen ist und – die Hauptstrukturen (131) an einer Oberfläche des Halbleitersubstrats (6) jeweils im Wechsel mit jeweils im Wesentlichen in einem oberflächennahen Abschnitt des Halbleitersubstrats (6) ausgebildeten Nebenstrukturen (132) schachbrettartig in einem rechtwinkligen Oberflächenraster (14) angeordnet sind, – dadurch gekennzeichnet, dass – x, y-Achsen des Oberflächenrasters (14) parallel zu den weniger ätzresistenten Kristallflächen vorgesehen und – durch einen flächenselektiven Ätzprozess die unterhalb der Nebenstrukturen (132) gelegenen Abschnitte des Halbleitersubstrats (6) für die Ausbildung erweiterter Hauptstrukturen (131) verfügbar gemacht werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine die Hauptstrukturen (131) aufweisende Grossstruktur mittels einer Belichtungsvorrichtung mit den x, y-Achsen des Oberflächenrasters (14) parallel zu den weniger ätzresistenten Kristallflächen des Halbleitersubstrats (6) auf die Oberfläche des Halbleitersubstrats (6) abgebildet wird.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass vor der Abbildung eine ein rechtwinklig strukturiertes Maskenlayout der Grossstruktur aufweisende Maske (3) in Übereinstimmung mit den weniger ätzresistenten Kristallflächen des Halbleitersubstrats (6) ausgerichtet wird.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass als Halbleitersubstrat (6) ein Halbleiter-Wafer (1) und am oder auf dem Halbleiter-Wafer (1) eine eine Kristallorientierung des Kristallgitters kennzeichnende Markierung (2) vorgesehen wird.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass durch die Markierung (2) eine die Ausrichtung der weniger ätzresistenten Kristallflächen kennzeichnende Kristallorientierung gekennzeichnet wird.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Markierung in herkömmlicher Weise zur Ausrichtung der Maske (3) in der Belichtungsvorrichtung herangezogen wird.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Hauptstrukturen (131) an der Oberfläche des Halbleitersubstrats (6) mit einem ovalen Querschnitt vorgesehen werden.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, als Material des Halbleitersubstrats (6) einkristallines Silizium vorgesehen wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das Oberflächenraster (14) in Übereinstimmung zu einer <100>-Kristallorientierung des einkristallinen Siliziums ausgerichtet wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass während des flächenselektiven Ätzprozesses die eine geringere Ätzresistenz aufweisenden <100>-Kristallflächen schneller als die ätzresistenteren <110>-Kristallflächen geätzt werden.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Hauptstrukturen (131) in oberen Abschnitten zwischen der Oberfläche des Halbleitersubstrats (6) und im Wesentlichen mindestens einer Unterkante der Nebenstrukturen mit einer mindestens gegen den weitenden Ätzprozess resistenten Schutzschicht versehen werden.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Hauptstrukturen (131) funktionell als Speicherkapazitäten ausgebildet werden.
Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Nebenstrukturen (132) funktionell als den Speicherkapazitäten zugeordnete Auswahltransistoren ausgebildet werden.
Struktur in einem Halbleitersubstrat (61) hergestellt gemäß einem der Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass die Struktur einen Graben (4) mit einem in einem an die Oberfläche des Halbleitersubstrats (6) angrenzenden oberen Abschnitt in der Draufsicht ovalen Profil mit Längsseiten parallel zur <100>-Kristallorientierung und mit einem in einem unteren Abschnitt unterhalb einer ätzresistenten Schutzschicht im Wesentlichen rechteckigen Profil mit Längsseiten parallel zur <110>-Kristallorientierung aufweist.
Struktur nach Anspruch 14, dadurch gekennzeichnet, dass sich die Schutzschicht bis maximal 1 Mikrometer unter die Oberfläche des Halbleitersubstrats (61) erstreckt.
Struktur nach einem der Ansprüche 14 oder 15, dadurch gekennzeichnet, dass der Graben im unteren Teil eine flaschenartige Erweiterung (5) mit in der Draufsicht quadratischem Profil und Seiten parallel zur <110>-Kristallorientierung aufweist.
Anordnung von Strukturen nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass die Dicke von zwischen benachbarten Strukturen (131) im Halbleitersubstrat (6) verbleibenden Zwischenwänden in der Größenordnung von 100 nm liegt.
Anordnung nach Anspruch 17, dadurch gekennzeichnet, dass die Strukturen als Speicherkapazitäten ausgebildet sind.