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KR0137974B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR0137974B1
KR0137974B1 KR1019940000974A KR19940000974A KR0137974B1 KR 0137974 B1 KR0137974 B1 KR 0137974B1 KR 1019940000974 A KR1019940000974 A KR 1019940000974A KR 19940000974 A KR19940000974 A KR 19940000974A KR 0137974 B1 KR0137974 B1 KR 0137974B1
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KR
South Korea
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well
drain electrode
semiconductor device
trench
well isolation
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KR1019940000974A
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Inventor
김재갑
Original Assignee
김주용
현대전자산업주식회사
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Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 PMOS의 드레인전극을 NMOS의 드레인전극을 접속시키는 부분의 면적을 감소시키기 위하여 WELL분리용 트렌치와 PMOS의 드레인 전극, 그리고 NMOS의 드레인 전극을 하나의 콘택으로 노출시키고, 콘택 형성시 노출되는 WELL 분리 트렌치 상부 측면에 드레인 전극을 형성하는 기술이다.

Description

반도체 장치 및 그 제조방법
제1도는 반도체 장치의 집적회로에서 PMOS와 NMOS의 드레인 전극이 상호 접속된 반도체 장치의 회로도.
제2도는 종래기술에 의해 제1도에 도시된 반도체 장치를 반도체 기판에 형성한 단면도.
제3A도 내지 제3E도는 본 발명에 의해 제1도에 도시된 반도체 장치를 반도체 기판에 형성한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1:반도체 기판4:게이트 전극
3:게이트산화막10:N-WELL
15A:P+소오스전극15B:P+드레인전극
20:P-WELL25A:N+소오스전극
25B:N+드레인전극30:WELL 분리용 트렌치
31:WELL 분리용 절연막35:상호 연결선
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 PMOS의 드레인 전극과 NMOS의 드레인 전극을 접속시키는 부분의 면적을 감소시키기 위하여 WELL분리용 트렌치와 PMOS의 드레인 전극, 그리고 NMOS의 드레인 전극을 하나의 콘택으로 노출시키고, 콘택 형성시 노출되는 WELL 분리용 트렌치 상부 측벽에 드레인 전극을 형성하는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치의 고집적화에 따라 반도체 장치를 구성하는 각각의 소자들의 크기가 감소되어야 한다. 반도체 장치의 집적회로를 구성하는 소자중 가장 많은 부분을 차지하는 구조는 집적회로내에서 PMOS의 드레인 전극과 NMOS의 드레인 전극을 반도체 기판 상부에서 상호 연결선을 사용하여 서로 연결된 형태로 이루어지고 있다.
제1도는 반도체 장치의 집적회로에서 가장 널리 사용되는 반도체 장치의 회로도로서, VDD가 PMOS의 소오스전극에 연결되고, PMOS의 드레인 전극이 NMOS의 드레인 전극에 연결되고, NMOS의 소오스전극이 VSS에 연결되고, PMOS의 소오스전극이 PMOS의 기판전극과 연결된다.
제2도는 제1도에 도시한 반도체 장치의 일부를 종래의 방법으로 반도체 기판에 형성한 단면도로서, N-WELL(10)과 P-WELL을 갖는 반도체기판(1) 상에 PMOS와 NMOS를 형성하되 PMOS의 드레인 전극(15B)과 NMOS의 드레인 전극(25B)을 연결하기 위하여 각각의 드레인 전극에 콘택홀을 형성하고, N-WELL(10)과 P-WELL(20)의 경계부에 형성된 소자분리막(2) 상부에 상호 연결선(35)을 형성하여 콘택홀을 통해 PMOS의 드레인 전극(15B)과 NMOS의 드레인 전극(25B) 콘택하기 위하여 각가 콘택홀을 형성한다.
상기와 같은 종래 기술에 따르면, PMOS의 드레인 전극과 NMOS의 드레인 전극을 연결하기 위하여 각각의 드레인 전극에 콘택을 형성하고, 상호 연결선으로 연결시킨다. 이와같은 경우 별도의 드레인 전극과 별도의 콘택 형성에 따라 반도체 장치의 크기를 일정한 크기 이하로 줄일 수 없는 단점이 있다.
따라서, 본 발명은 이와같은 문제점을 해결하기 위하여 WELL 분리용 트렌치와 PMOS의 드레인 전극, 그리고 NMOS의 드레인극을 하나의 콘택으로 노출시키고, 콘택형성시 노출되는 WELL분리 트렌치 상부 측벽에 드레인 전극을 형성함으로써 반도체 장치의 크기를 최소화하는데 그 목적이 있다.
본 발명에 반도체 장치는
반도체 기판에 N-WELL과 P-WELL 분리 영역에 형성되어 있는 WELL 분리용 트렌치와,
상기 WELL 분리용 트렌치 양측의 반도체 기판상에 각각 형성되어 있는 게이트전극 및 소오스/드레인 전극을 구비하는 MOSFET와,
상기 N-WELL영역의 트랜치 측벽에 형성되어 있는 P+드레인 전극과,
상기 P-WELL영역의 트랜치 측벽에 형성되어 있는 N+드레인 전극과,
상기 P+드레인 전극과 N+드레인 전극을 연결하는 연결선을 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조방법은
반도체 기판(1)의 WELL 분리영역에 일정폭을 갖는 WELL 분리용 트렌치(30)을 형성하는 단계와,
상기 WELL 분리용 트렌치(30)을 메우는 WELL 분리용 절연막(31)을 형성하는 단계와,
상기 WELL 분리용 트렌치(30)을 경계로 반도체 기판(1)에 각각 N-WELL(10)과 P-WELL(20)을 형성하는 단계와,
상기 N-WELL(10)과 P-WELL(20) 상부에 게이트 산화막(3)과 게이트 전극(4) 및 N-WELL(10)에 P+소오스/드레인전극(15A, 15B)과 P-WELL(20)에 N+소오스/드레인전극(25A, 25B)을 형성하는 단계와,
상기 구조 전표면에 층간절연막(6)을 형성하는 단계와,
상기 트렌치(30) 상부의 층간절연막96)을 식각하여 사이 드레인전극(15B, 25B)과 상기 WELL 분리용 절연막(31)을 노출시킨 콘택홀을 형성하는 단계와,
상기 콘택홀 내에 상호 연결선(35)을 형성하여 PMOS와 NMOS의 드레인 전극을 서로 연결시키는 단계를 구비한다.
이하, 본 발명을 첨부한 도면을 참조하여 설명하면 다음과 같다.
제3A도 내지 제 3E도는 본 발명에 의해 제1도에 도시된 반도체 장치를 반도체 기판에 형성하는 제조과정을 나타내는 단면도이다.
제3A도는 반도체 기판(1)의 일정부분에 일정폭을 갖는 WELL 분리용 트렌치(30)를 형성하고 여기에 WELL 분리용 절연막(31)을 채운 다음, 상기 WELL 분리용 트렌치(30)을 경계로 반도체 기판(1) 상에 불순물을 주입하여 N-WELL(10)과 P-WELL(20)를 형성한 상태의 단면도이다.
여기서, 상기 WELL 분리용 트렌치(30)의 폭은 03μm 내지 3.0μm 이고, 깊이는 1.5μm 내지 10μm 이다.
이때, 상기 WELL 분리용 절연막(31)은 산화막의 재질로 형성된다.
제3B도는 상기 N-WELL(10)과 P-WELL(20)내의 일정부분에 소자분리막(도시하지 않음)을 형성한 다음, 게이타 산화막(3)과, 게이트 전극(4), 그리고 N-WELL(10)에 P+소오스/드레인전극(15A, 15B), P-WELL(20)에 N+소오스/드레인전극(25A, 25B)을 형성한 후, 전표면에 층간절연막(6)을 형성한 상태의 단면도이다.
여기서, 상기 층간절연막(6)은 비.피.에스.지(BoroPhosporSilicate Glss 이하, BPSG)로 형성된다.
제3C도는 상기 PMOS와 NMOS의 드레인 전극(15B, 25B) 일부와 WELL 분리용 트렌치(30) 일부가 하나의 콘택내에 존재하도록 일정부분의 층간절연막(6)을 선택적으로 식각하는데 상기 층간절연막(6)을 식각시 WELL 분리용 절연막이 일정두께 식각하고 P+드레인 전극 마스크(32)를 이용하여 콘택 형성시 노출된 WELL 분리용 트렌치 측벽에 P+드레인 전극(15B)을 형성한 상태의 단면도이다.
제3D도는 N+드레인 전극 마스크(33)를 이용하여 콘택형성시 노출된 WELL 분리용 트렌치 측벽에 N+드레인 전극(25B)을 형성한 상태의 단면도이다.
제3E도는 상기 PMOS와 NMOS의 드레인 전극(15B, 25B) 일부가 WELL 분리용 트렌치 일부가 노출된 콘택내에 상호 연결선(35)을 형성한 상태의 단면도로서, 상기 콘택내의 상호 연결선(35)에 의해 상기 PMOS와 NMOS의 드레인 전극이 서로 연결된다.
상기한 바와같이 본 발명에 의하면 WELL 분리용 트렌치와 PMOS의 드레인 전극, 그리고 NMOS의 드레인 전극을 하나의 콘택으로 노출시키고, 콘택형성시 노출되는 WELL 분리 트렌치 상부 측벽에 드레인 전극을 형성함으로써 반도체 장치의 크기를 최소화할 수 있는 장점이 있다.

Claims (10)

  1. 반도체 기판에 N-WELL과, P-WELL 분리 영역에 형성되어 있는 WELL 분리용 트렌치와, 상기 WELL 분리용 트렌치 양측의 반도체 기판상에 각각 형성되어 있는 게이트전극 및 소오스/드레인 전극을 구비하는 MOSFET와, 상기 N-WELL영역의 트랜치 측벽에 형성되어 있는 P+드레인 전극과, 상기 P-WELL영역의 트랜치 측벽에 형성되어 있는 N+드레인 전극과, 상기 P+드레인 전극과 N+드레인 전극을 연결하는 연결선을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기판이 P형 또는 N형 실리콘 기판인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 WELL 분리용 트렌치의 폭이 0.3μm 내지 3.0μm인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 WELL 분리용 트렌치의 깊이가 1.5μm 내지 10μm인 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판(1)의 WELL 분리영역에 일정폭을 갖는 WELL 분리용 트렌치(30)을 형성하는 단계와, 상기 WELL 분리용 트렌치(30)을 메우는 WELL 분리용 절연막(31)을 형성하는 단계와, 상기 WELL 분리용 트렌티(30)을 경계로 반도체 기판(1)에 각각 N-WELL(10)과 P-WELL(20)을 형성하는 단계와, 상기 N-WELL(10)과 P-WELL(20) 상부에 게이트 산화막(3)과 게이트 전극(4) 및 N-WELL(10)에 P+소오스/드레인전극(15A, 15B)과 P-WELL(20)에 N+소오스/드레인전극(25A, 25B)을 형성하는 단계와, 상기 구조 전표면에 층간절연막(6)을 형성하는 단계와, 상기 트렌치(30)을 상부의 층간절연막(6)을 식각하여 상기 드레인전극(15B, 25B)과 상기 WELL 분리용 절연막(31)을 노출시킨 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 상호 연결선(35)을 형성하여 PMOS와 NMOS의 드레인 전극을 서로 연결시키는 단계를 포함한는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 반도체 기판이 P형 또는 N형 실리콘 기판인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제5항에 있어서, 상기 WELL 분리용 트렌치의 폭이 0.3μm 내지 3.0μm인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제5항에 있어서, 상기 WELL 분리용 트렌치의 깊이다 1.5μm에서 10μm인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제5항에 있어서, 상기 WELL 분리용 절연막이 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제5항에 있어서, 상기 층간절연막(6)은 BPSG막으로 형성된 것을 특징으로 한는 반도체 장치의 제조방법.
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