JPS62193273A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、１トランジスタ／１キヤパシタのメモリセル
購造をもつ半導体記憶装置に関する。

（従来の技術） 従来、半導体基板に形成される半導体記憶装置として、
−個のキャパシタとｍ個のＭＯＳトランジスタによりメ
モリセルを構成するＭＯ３型ダイナミックＲＡｆｖｌ（
以下、ｄＲＡＭと略称する）が知られている。このｄＲ
ＡＭでは、情報の記憶はＭＯＳキャパシタに電荷が蓄積
されているか否かにより行なわれ、情報の読出しはＭＯ
Ｓキャパシタの電荷をＭＯＳトランジスタを介してビッ
ト線に放出してその電位変化を検出することにより行な
われる。近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、ｄＲＡＭの大容量化は急速に進んでい
る。ｄＲＡＭを更に大容量化する上で最も大きい問題は
、メモリセル面積を如何に小さくしてしかもキャパシタ
容量を如何に大きく保かということにある。ｄＲＡＭの
情報読出しの際の電位変化の大きさはＭＯＳキャパシタ
の蓄積電荷量で決り、動作余裕やソフトエラーに対する
余裕を考えると、最小限必要な電荷量が決まる。

そして蓄積電荷量はＭＯＳキャパシタの容量と印加電圧
で決まり、印加電圧は電源電圧で決まるので、ＭＯＳキ
ャパシタ容量をできるだけ大きく確保する必要があるの
である。

第６図（ａ）（ｂ）は従来の一般的なｄ　ＲＡ　Ｍの構
成を示す平面図とそのＡ−Ａ’断面図である。

素子分離されたｐ型３ｉ基板２１にキャパシタ絶縁ｇ！
２４を介して第１！Ｉ多結晶シリコン膜からなるキャパ
シタ電極２３が全ピットに共通に形成されている。キャ
パシタ電極２３の窓の部分にゲート絶縁膜２４を介して
ゲート電極２５が形成され、このゲート電極２４をマス
クとしてソース、ドレインとなるｎ＋型層２７．２８が
拡散形成されている。２６はＭＯＳキャパシタの基板側
電極となるｎ型層である。ゲート電極２５は縦方向に隣
接するメモリセルのキャパシタ電極２３上を通って連続
的に配設されてこれがワード線となる。一方ＭＯＳトラ
ンジスタのソースは横方向にＡｎ配線３０により共通接
続され、これがビット線となる。

２つは層間絶縁膜である。

この様なｄＲＡＭにおいて、ＭＯＳキャパシタの８伍を
大きくするには、用いるキャパシタ絶縁膜の厚みを薄く
するか、誘電率を大きくするか、又は面積を大きくする
ことが必要である。しかしキャパシタ絶縁膜を薄くする
ことは信頼性上限界がある。誘電率を大きくすることは
例えば、酸化ＤＩ（Ｓｉ０２１りに代わって窒化膜等を
用いることが考えられるが、これも主として信頼性上問
題があり実用的でない。そうすると必要な容量を一確保
するためには、ＭＯＳキャパシタの面積を大きく確保す
ることが必要となり、これがメモリセル面積を小さくし
てｄＲＡＭの高集積化を達成する上で大きな障害になっ
ている。

メモリセルの占有面積を大きくすることなく、ＭＯＳキ
ャパシタの８伍を大きくする構造として、基板のＭＯＳ
キャパシタ領域に溝を掘り、この溝の側壁を利用してＭ
　ＯＳキャパシタを形成する、所謂溝拙りキャパシタが
提案されている。これは、従来基板の平面のみを用いて
いたのに対し、溝を形成してその側壁をも利用しようと
するもので、有力な方法として注目される。

（発明が解決しようとする問題点） 従来提案されているａｍリキャバシタのメモリセルでは
、基板側が記憶ノードとなり、基板上に形成されるキャ
パシタ電極がいわゆるセルプレートとして全ビットに共
通の基準電位（通常接地電位）に設定される。この点は
、平面型キャパシタの場合と異ならない。この構造では
、α線の入射により基板中で発生した電荷が記憶ノード
に流入して記憶情報が消失するというソフ！・エラーの
問題は解決されない。従って耐ソフトエラーを十分なも
のとするためには、溝の深さを十分に深くしてキャパシ
タ面積を大きくしなければならず、製造技術上限界が生
じる。

本発明は上記した点に鑑みなされたもので、ソフトエラ
ーに対して非常に強い溝掘りキャパシタ構造をもち、従
って余り深い溝を必要とせず製造が容易な半導体記憶＠
置を提供することを目的とする。

［発明の構成］ ・　（問題点を解決するための手段） 本発明による半導体記憶装置では、記憶ノードどなるキ
ャパシタ電極およびＭＯＳトランジスタが半導体基板上
に絶縁膜を介して形成される。

即ちキャパシタは、半導体基板に形成された溝にキャパ
シタ絶縁膜を介して記憶ノードとなるキャパシタ電極を
埋め込み、且つ基板を共通電極として構成される。また
ＭＯＳトランジスタは、前記キャパシタ１ｆ極と連続的
に基板上に絶縁膜を介して形成された半導体層に形成さ
れる。

（作用） 本発明の構成とすれば、情報電荷蓄積部である記憶ノー
ドおよびＭＯＳ　Ｉ−ランジスタが全て半導体基板から
絶縁膜により分離されているため、基板中でα線入射に
より発生した電荷が記憶ノードに流入することなく、外
部からの影響を受は難くなっている。このため、必要な
蓄積電荷量が少なくて済み、基板に形成するキャパシタ
用の溝を浅くすることができる。従って従来の溝把りキ
ャパシタ構造に比べて製造も容易である。また記憶ノー
ドとなるキャパシタｆｔｆｆ１は基板上に堆積した半導
体膜をパターン形成して得られるから、絶縁膜による確
実な素子分離が行なわれ、従ってメモリセルの微細化、
大容量化が可能である。

（実施例） 以下本発明の詳細な説明する。

第１図（ａ）（ｂ）は−実施例のｄ　ＲＡ　Ｍを示す平
面図とそのＡ−Ａ’　断面図である。ｐ型シリコン基板
１のキャパシタ形成領域に満２が形成され、この基板１
上にキャパシタ絶縁膜およびＮ・１０Ｓトランジスタを
Ｍ板から分離する分Ｍ絶縁膜となる熱酸化膜３を介して
シリコン膜４が少数個、長方形の島状に配列形成されて
いる。各シリコン膜４の溝２に埋め込まれている部分が
ｎ＋型のキャパシタ電ｔｉ５となっている。また各島状
シリコン膜４のキャパシタ電極５に隣接した位置にｎ４
’型のソース領域８１　、おなじくｎ＋型のドレイン領
１ａ８２．ゲート絶縁膜６、ゲート電極７からなるＭ　
ＯＳ　）−ランジスタが形成されている。グー１〜電極
７は第１図（ａ）に示されるように、各島状シリコン膜
４を一方向に横切るように連続的に配設され、これがワ
ード線となる。こうして素子形成された基°板上にＣＶ
Ｄ絶縁［１９を介してＡ２配線１０が形成されている。

Ａ２配線１０はコンタクトホール１１を介してＭＯＳト
ランジスタのドレイン領域８２に接続され、ワード線と
交差する方向に連続的に配設されて、これがビット線と
なっている。

第２図（ａ）〜（ｅ）はこの様なｄＲＡＭの製造工程を
示す工程断面図である。これを用いて製造工程を説明す
ると、先ず（ａ）に示すように、ｐ型シリコン基板１に
、反応性イオンエツチング法を用いてキャパシタ形成用
の溝２を複数個所定配置で形成する。次に（ｂ）に示す
ように、キャパシタ絶縁膜として、またＭＯＳトランジ
スタを基板から分離する分離用絶縁膜として用いられる
１００人程度の熱酸化膜３を形成し、この後基板全面に
多結晶シリコン膜４を堆積する。次に（Ｃ）に示すよう
に、シリコン膜４を公知のＰＥＰ工程を経てエツチング
して、互いに分離された実数の長方形状の島領域にパタ
ーン形成する。各島状シリコン膜は第１図（ａ）に示さ
れるように、二つの溝２にまたがるようにパターニング
される。この後、レーザ・アニールを施して、各シリコ
ン膜４を単結晶化する。各シリコンＦ１４の溝２に埋め
込まれている部分には不純物をドープしてｎ＋型層とし
、これを記憶ノードとしてのキャパシタ電極５とする。

この後、（ｄ）に示すように、各シリコン膜４に熱酸化
膜からなるゲート絶縁ｐＩＡ６を形成して第２の多結晶
シリコン膜を堆積し、これをパターン形成してゲート電
極７を形成する。続いてイオン注入により、ｎ＋型のソ
ース領域８１゜ドレイン領１ａ８２を形成する。グー１
−電橘７は各島状シリコン膜を横切って連続的に配設さ
れてワード線となる。最後に（ｅ）に示すように、全面
にＣＶＤ絶縁膜９を堆積し、これにコンタク１−ホール
１１を開けて、ビット線となるＡ２配線１０を形成する
。

この実施例の構造では、基（反１が全メモリセルに共通
の基準電極として用いられる。そして情報電荷はＭＯＳ
トランジスタを介して各溝２内に埋め込まれたキャパシ
タ電極５に蓄積される。従つτα線等の入射により基板
１内で電荷が発生してもこれがメモリセルの記憶ノード
であるキャパシタ電極５に流入することはないから、ソ
フトエラーに対して非常に耐性の強いｄＲＡＭとなる。

また従来と同程度の耐性でよいとすれば、キャパシタの
満２の深さを浅くすることができるから、製造技術的に
も有利である。また隣接するメモリセル間は絶縁膜によ
り完全に分離されているため、ＩＩ積重電荷隣接するメ
モリセルに漏れることもなく、セル間分離は確実になる
。この結果、メ零リセルの占有面積を十分に小さくして
、大容量のｄＲＡＭを得ることができる。

上記実施例では、基板上のシリコン膜は完全に基板と分
離されるが、レーザ・アニールにより多結晶シリコン膜
を単結晶化する場合、多結晶シリコン膜の一部が単結晶
シリコン基板に一部接触していた方がよい。この接触部
が結晶成長の核となるからである。素子特性に影響を与
えない範囲でこの様な考慮を払った実１１ｉ！！例を以
下に説明する。

第３図はそのような実ｔＮ例のｄＲＡＭの第１図（ｂ）
に対応する部分の断面図である。第１図と対応する部分
には第１図と同一符号を付して詳細な説明は省略する。

図から明らかなようにこの実施例では、ＭＯＳトランジ
スタのゲート電極７下の部分でシリコン膜４の堆積前に
酸化膜３に孔１２を開けておき、この部分でシリコンＩ
ＩＷ４を基板１に接続させたものである。

この実施例によれば、シリコン１１４はレーザ・アニー
ルにより良質の単結晶になり易く、従って特性の優れた
スイッチングＭＯＳトランジスタが得られる。ゲート電
極７下でシリコン膜４が基板１と接触していることは、
素子特性に何等悪影響はなく、むしろＭＯＳトランジス
タの基板領域がフローティングでなく基板１と共に固定
電位にできるため、特性の安定化が図られるという利点
が得られる。

第４図は更に他の実施例のｄＲＡＭである。この実施例
の第３図と異なる点は、ＭＯＳトランジスタのドレイン
領域８２の下に孔１３を開けていることである。この場
合、ドレイン領［８ｚの下の基板１表面にｎ型１ｉｉ１
４が形成されることになる。

この実施例によっても第３図の実施例と同様の効果が得
られる。

本発明の構造は、溝に埋め込まれるキャパシタ電橋部分
とＭＯＳトランジスタ形成用のシリコン躾部分を２段階
に分けて形成してもよい。　　。

第５図（ａ）（ｂ）はそのような実施例のｄＲＡＭの製
造工程を説明するための断面図である。

即ち第５図（ａ）に示すように、先の実施例と同様にし
て基板１に満２を形成し、酸化１！Ｊ３を形成した後、
溝２にのみ高濃度に不純物を含むｎゝ型シリコン膜４１
を埋込み形成する。続いて第５図（ｂ）に示すように、
全面にシリコン膜４２を堆積する。この後は先の実施例
と同様の工程でｄＲＡＭを製造することができる。　こ
の実施例によれば、溝に埋め込まれるキャパシタ電極を
十分に低抵抗とすることができる。

その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果］ 以上述べたように本発明によれば、ソフトエラーに対し
て非常に強く、製造が簡単で大容量化を図ったｄＲＡＭ
を実現することができる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の一実施例のｄＲＡＭを示
す平面図とそのＡ−Ａ’　断面図、第２図（ａ）〜（ｅ
）はその製造工程を示す断面図、第３図および第４図は
他の実施例のｄＲＡＭを示す断面図、第５図（ａ）（ｂ
）は更に他の実施例のｄＲＡ〜１の製造工程を示す断面
図、第６図（ａ）（ｂ）は従来のｄＲＡＭの一例を示す
平面図とそのＡ−Ａ’　断面図である。 １・・・ｐ型シリコン基板、２・・・溝、３・・・熱酸
化３Ｑ（キャパシタ絶縁膜）、４・・・シリコン膜、　
５・・・ｎ１型キヤパシタ電極、６・・・ゲート絶縁膜
、７・・・ゲート電橋、８１・・・ｎ”型ソース領域、
　８２・・・ｎ＋型トドレイン領域９・・・ＣｖＤ絶縁
膜、１０・・・Ａ℃配線、１１・・・コンタクトホール
、１２．１３・・・孔、１４・・・ｎ型層。 第２図 第３図 第４図

Claims (4)

【特許請求の範囲】
1. （１）半導体基板に一個のキャパシタと一個のＭＯＳト
   ランジスタからなるメモリセルを集積形成してなる半導
   体記憶装置において、前記キャパシタは、前記基板に形
   成された溝内にキャパシタ絶縁膜を介してキャパシタ電
   極が埋め込まれて、前記基板を共通電極として構成され
   、前記ＭＯＳトランジスタは、前記キャパシタ電極と連
   続して形成された、その全部又は主要部が前記基板とは
   絶縁膜により分離された半導体膜に形成されていること
   を特徴とする半導体記憶装置。
2. （２）前記キャパシタ電極とこれに連続するＭＯＳトラ
   ンジスタ領域の半導体膜は一体形成されたシリコン膜で
   あり、前記キャパシタ絶縁膜とＭＯＳトランジスタ領域
   の半導体膜下の絶縁膜とは同時に形成された熱酸化膜で
   ある特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記キャパシタ電極とこれに連続するＭＯＳトラ
   ンジスタ領域の半導体膜は一体形成されたシリコン膜で
   あり、前記キャパシタ絶縁膜とＭＯＳトランジスタ領域
   の半導体膜下の絶縁膜とは同時に形成された熱酸化膜で
   あって、ＭＯＳトランジスタ領域の半導体膜下の熱酸化
   膜に孔が開けられてこの部分で半導体膜が基板と接続さ
   れている特許請求の範囲第１項記載の半導体記憶装置。
4. （４）前記キャパシタ電極の少なくとも一部は第１のシ
   リコン膜により前記溝に埋込み形成され、前記ＭＯＳト
   ランジスタ領域の半導体膜は前記第１のシリコン膜と重
   なる第２のシリコン膜により形成されたものである特許
   請求の範囲第１項記載の半導体記憶装置。