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JPH06216338A - 半導体メモリセル及びその製造方法 - Google Patents

半導体メモリセル及びその製造方法

Info

Publication number
JPH06216338A
JPH06216338A JP4318056A JP31805692A JPH06216338A JP H06216338 A JPH06216338 A JP H06216338A JP 4318056 A JP4318056 A JP 4318056A JP 31805692 A JP31805692 A JP 31805692A JP H06216338 A JPH06216338 A JP H06216338A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor
insulating layer
layer
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4318056A
Other languages
English (en)
Inventor
Makoto Igarashi
良 五十嵐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to JP4318056A priority Critical patent/JPH06216338A/ja
Priority to EP93308797A priority patent/EP0599506A1/en
Publication of JPH06216338A publication Critical patent/JPH06216338A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】 ＰＮ接合に起因したリーク電流が防止され、
しかも、製造が簡単で製造の際に高精度のマスク位置合
わせが必要とされないような構造の半導体メモリおよび
その製造方法を提供する。 【構成】 半導体メモリセル７２は、メモリキャパシタ
の誘電体として用いる絶縁膜７４を有する溝８１と絶縁
膜７４上のポリシリコン膜８５単結晶化する工程を経て
形成されるＭＯＳＦＥＴ８０とを有し、溝と溝の間を絶
縁膜７４で絶縁し、さらに、ＳＯＩ構造のＭＯＳＦＥＴ
を使用することによって、リーク電流を低減すると共に
高精度なマスク位置合わせが必要とされない高集積可能
な構造をなす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】
【０００２】本発明は、ダイナミック・ランダムアクセ
ス・メモリ装置に用いられる半導体メモリセル及びその
製造方法に関し、特に、ＳＯＩ(Semiconductor On Insu
lator)技術即ち、絶縁体上に設けた半導体領域にデバイ
スを形成する技術により作製されたＭＯＳ(Metal Oxide
Semiconductor)ＦＥＴ(電界効果型トランジスタ)と溝
型キャパシタとより構成される半導体メモリセルに関す
る。
【従来の技術】
【０００３】従来より、１個のＭＯＳＦＥＴと１個の溝
型キャパシタとにより構成されるダイナミック型半導体
メモリセルが色々提案されて用いられている。一般によ
く使用されているダイナミック型半導体メモリセルの回
路構成を図１７に示す。図１７において、１０はＭＯＳ
ＦＥＴであり、ゲート１１、ドレイン１２、ソース１３
の各電極を有する。１４はメモリキャパシタであり、ソ
ース１３と基板電位との間に接続されている。１５はワ
ード線、１６はビット線であり、それぞれゲート１１及
びドレイン１２に接続されている。
【０００４】上記の回路において、読出し時にワード線
を付勢電位として、ＭＯＳＦＥＴ１０を導通させると、
メモリキャパシタ１４の蓄積電荷の有無に対応した電位
変化がビット線１６に現れる。上記蓄積電荷の有無を２
値情報に対応させると、ビット線１６の電位変化の有無
により、読出動作が行われることになる。
【０００５】半導体メモリセルの構造については、例え
ば、次のようなものが提案されている。図１８は、図１
７に示す回路の半導体メモリセルの構造についての従来
例の一部断面図であり、複数個の半導体メモリセル２０
は、例えば、Ｐ型シリコン基板２１に形成される。図に
は示されていないが、シリコン基板２１には複数個の半
導体メモリセルがアレイ状に配置される。それぞれの半
導体メモリセルは、酸化物分離領域２２により分離され
ており、メモリキャパシタ２３と１個のＭＯＳＦＥＴ２
４から構成されている。ＭＯＳＦＥＴ２４は、Ｎ型不純
物をＰ型シリコン基板２１中に拡散して得られたＮ型領
域からなるドレイン領域２５及びソース領域２６と、ゲ
ート酸化膜２７の上に形成されたポリシリコンからなる
ゲート電極２８とで構成されている。一方、メモリキャ
パシタ２３はソース領域２６近傍のＰ型シリコン基板２
１に形成された溝３０の表面上に形成される。即ち、Ｐ
型シリコン基板２１を一方の電極とし、埋設ポリシリコ
ン領域３２を他方の電極として、これら両電極の間を二
酸化シリコンのような絶縁膜３１で絶縁することにより
メモリキャパシタ２３が形成されている。ソース領域２
６はアルミニュウム層３４を介して埋設ポリシリコン領
域３２に接続される。アルミニュウム層３５及び３６は
それぞれワード線及びビット線であり、絶縁膜３３に設
けられたコンタクト孔によってゲート電極２８及びドレ
イン領域２５に接続される。
【０００６】図１９は、特開平２−８１４７１号公報に
示された構造をなす半導体メモリセル４０である。４１
はＰ型シリコン基板である。このシリコン基板４１上に
は、ＭＯＳＦＥＴ４２が絶縁膜４３を介して形成されて
いる。このＭＯＳＦＥＴ４２の真下に位置するシリコン
基板４１には、ＭＯＳＦＥＴ４２の底面と略等しい断面
形状を有する溝４４が設けられ、メモリキャパシタ４５
が形成される。ＭＯＳＦＥＴ４２は、絶縁膜４３上に形
成されたポリシリコン膜にＮ型不純物を拡散して形成し
たドレイン領域４６及びソース領域４７とゲート酸化膜
４９の上に形成したポリシリコンからなるゲート電極５
０とで構成されている。
【０００７】一方、メモリキャパシタ４５は、溝４４の
内壁に形成された窒化膜５１とポリシリコン層５２とか
ら構成されている。また、絶縁膜４３にはコンタクト孔
５３が設けられている。その結果として、ソース領域４
７とポリシリコン層５２が接続されることになる。５４
及び５５はそれぞれアルミニュウム層からなるビット線
及びワード線であり、絶縁膜５６に設けられたコンタク
ト孔によって、ドレイン領域４６及びゲート電極５０に
それぞれ接続される。
【０００８】一方、特開昭６２−９８７６６号公報に
は、溝型キャパシタとエピタキシャル層を用いたＭＯＳ
ＦＥＴより構成される半導体メモリセルの構造が示され
ている。しかし、そのエピタキシャル層はＳＯＩ構造の
単結晶化膜に比べて膜厚が厚いため、逆バイアスされた
ＰＮ接合のリーク電流が大きくなる。即ち、溝型キャパ
シタに蓄えられた電荷がＰＮ接合を介してＰ+ シリコン
基板にリークし易くなる。
【発明が解決しようとする課題】
【０００９】図１８に示す構造の場合、ソース領域２６
とＰ型シリコン基板２１との間ではそのＰＮ接合が逆バ
イアス状態のとき空乏層が形成され、この空乏層中にア
ルファ線が入射すると正孔電子対が発生し、その結果リ
ーク電流が生ずる。この逆バイアス状態のリーク電流に
起因して、メモリキャパシタ２３の蓄積電荷が減少し、
結果として記憶保持時間が短くなるので、記憶保持時間
を長くする必要がある。また、メモリキャパシタ２３の
容量を増加させることが重要である。
【００１０】図１９に示す他の構造の場合には、ソース
領域４７とＰ型シリコン基板４１との間には、ＰＮ接合
が形成されないので、ＰＮ接合に起因したリーク電流に
よって、記憶保持時間が短くなることはない。しかし、
ゲート電極５０真下のＰ型領域４８、ドレイン領域４６
及びソース領域４７は、すべてポリシリコンであるた
め、このようなＭＯＳＦＥＴでは、単結晶を用いるもの
ものに比べ、良好な電気的特性は得られない。
【００１１】さらに、溝４４の真上に絶縁膜４３を介し
てＭＯＳＦＥＴ４２がマスク位置合わせして設けられる
構造のために、まず、絶縁膜４３にメモリキャパシタ４
５とのコンタクト孔５３を形成するときに、特に溝４４
の開孔面積が小さいときに、高精度のマスク位置合わせ
が要求され、そして、ソース領域４７をそのコンタクト
孔５３の上に高精度にマスク位置合わせして、形成しな
ければならない。このように、その構造は製造時に高精
度なマスク位置合わせを必要とするものである。その
上、ＭＯＳＦＥＴ４２をメモリキャパシタ４５から絶縁
するために絶縁膜４３をメモリキャパシタ４５の上に設
ける構造であるので、その製造プロセスには絶縁膜４３
を設けるステップが必要である。
【課題を解決するための手段】
【００１２】本発明は、上記課題を解決するためになさ
れたものであり、ＰＮ接合に起因したリーク電流が防止
され、しかも、製造が簡単で製造の際に高精度のマスク
位置合せが必要とされないような構造の半導体メモリセ
ル及びその製造方法を提供することを目的とするもので
ある。
【００１３】また、本発明は、ＳＯＩ技術を適用して簡
単に良好な電気的特性を有するＭＯＳＦＥＴを形成する
ようにすると共に、このＭＯＳＦＥＴと溝型メモリキャ
パシタとを組合せて記憶保持時間を長くした半導体メモ
リセル及びその製造方法を提供することを目的とするも
のである。
【００１４】さらに，本発明は、溝型メモリキャパシタ
に用いる絶縁膜をＳＯＩ膜形成のための絶縁体として兼
用して半導体プロセスの単純化を可能とした構造の半導
体メモリセル及びその製造方法を提供することを目的と
するものである。
【００１５】本発明のこれらの目的は、次のようにして
達成される。
【００１６】本発明による半導体メモリセルでは、半導
体基板の表面に互いに近接して１対の溝が設けられ、基
板の表面及び各溝の表面に絶縁層が設けられている。そ
して、基板表面の絶縁層と実質的に同じレベルまで各溝
を充填するように、埋設電荷蓄積手段が各溝表面の絶縁
層の上に設けられている。また、１対の溝の間の基板表
面の絶縁層及び各溝の埋設電荷蓄積手段の上には半導体
層が設けられている。この半導体層には、横方向に離し
て同じ導電型の３つの不純物領域が設けられており、３
つの不純物領域のうちの中央の不純物領域は全て１対の
溝の間の基板表面の絶縁層の上に位置している。中央の
不純物領域と他の２つの不純物領域の間の半導体層の上
には絶縁層を介して１対の制御電極が夫々設けられてい
る。さらに、絶縁膜が、基板表面の絶縁層、埋設電荷蓄
積手段、半導体層及び制御電極を覆い、この絶縁膜は、
１対の溝の間の基板表面の絶縁層の上に位置する中央の
不純物領域に接続するための開孔を有している。絶縁膜
のこの開孔を通して中央の不純物領域に導電体層が接続
されている。
【００１７】本発明による他の半導体メモリセルでは、
半導体基板の表面に溝が設けられ、基板の表面及び溝の
表面に絶縁層が設けられている。そして、基板表面の絶
縁層と実質的に同じレベルまで溝を充填するように、埋
設電荷蓄積手段が溝表面の絶縁層の上に設けられてい
る。また、基板表面の絶縁層及び埋設電荷蓄積手段の上
には半導体層が設けられている。この半導体層には、横
方向に離して同じ導電型の２つの不純物領域が設けられ
ており、２つの不純物領域のうちの一方が全て基板表面
の絶縁層の上に位置している。２つの不純物領域の間の
半導体層の上には絶縁層を介して制御電極が設けられて
いる。さらに、絶縁膜が、基板表面の絶縁層、埋設電荷
蓄積手段、半導体層及び制御電極を覆い、この絶縁膜
は、基板表面の絶縁層の上に位置する一方の不純物領域
に接続するための開孔を有している。絶縁膜のこの開孔
を通して一方の不純物領域に導電体層が接続されてい
る。
【００１８】本発明によるさらに他の半導体メモリセル
では、半導体基板の表面に互いに近接して１対の溝が設
けられ、各溝の表面に絶縁層が設けられている。そし
て、基板表面と実質的に同じレベルまで各溝を充填する
ように、埋設電荷蓄積手段が各溝表面の絶縁層の上に設
けられている。また、１対の溝の間の基板表面及び埋設
電荷蓄積手段の上に半導体層が設けられ、半導体層はイ
オン打ち込みにより形成された絶縁層で基板表面から絶
縁されている。さらに、半導体層には横方向に離して同
じ導電型の３つの不純物領域が設けられている。３つの
不純物領域は、それらのうちの中央の不純物領域が全て
１対の溝の間の基板表面の上に形成された絶縁層上に位
置するように設けられている。中央の不純物領域と他の
２つの不純物領域の間の半導体層の上に絶縁層を介して
１対の制御電極が夫々設けられている。そして、絶縁膜
が半導体層及び制御電極を覆っている。この絶縁膜は、
１対の溝の間の基板表面の上に形成された絶縁層上に位
置する中央の不純物領域に接続するための開孔を有して
いる。この開孔を通して中央の不純物領域に導電体層が
接続されている。
【００１９】これらの本発明による半導体メモリセルで
は、半導体層を単結晶にし、そして、埋設電荷蓄積手段
をドープされた半導体にすると良い。
【００２０】本発明による半導体メモリセルの製造方法
では、準備した半導体基板の表面に互いに近接して１対
の溝を形成し、各溝の表面及び基板の表面に絶縁層を形
成する。それから、基板の表面に形成した絶縁層と実質
的に同じレベルまで各溝に電荷蓄積物質を充填する。次
に、１対の溝の間の基板の表面に形成した絶縁層と各溝
に充填した電荷蓄積物質の上に半導体層を形成し、半導
体層の上に絶縁層を形成し、それから、半導体層の上に
形成した絶縁層の上に１対の制御電極を各制御電極の少
なくとも１部分が１対の溝の間の基板の表面を覆うよう
に形成する。その後、各制御電極をマスクにして半導体
層に同じ導電型の３つの不純物領域を形成する。そし
て、基板の表面に形成した絶縁層、溝に充填した電荷蓄
積物質、半導体層及び制御電極を覆う絶縁膜を形成し、
３つの不純物領域のうち１対の溝の間の基板の表面に形
成した絶縁層の上に位置する中央の不純物領域に接続す
るための開孔をその絶縁膜に形成してから、開孔及び絶
縁膜の上に導電体層を形成する。
【００２１】本発明による他の半導体メモリセルの製造
方法では、準備した半導体基板の表面に溝を形成し、溝
の表面及び基板の表面に絶縁層を形成する。それから、
基板の表面に形成した絶縁層と実質的に同じレベルまで
溝に電荷蓄積物質を充填する。次に、基板の表面に形成
した絶縁層と溝に充填した電荷蓄積物質の上に半導体層
を形成し、半導体層の上に絶縁層を形成し、それから、
半導体層の上に形成した絶縁層の上に制御電極を制御電
極の少なくとも１部分が溝のそばの基板の表面を覆うよ
うに形成する。その後、制御電極をマスクにして半導体
層に同じ導電型の２つの不純物領域を形成する。そし
て、基板の表面に形成した絶縁層、溝に充填した電荷蓄
積物質、半導体層及び制御電極を覆う絶縁膜を形成し、
２つの不純物領域のうち基板の表面に形成した絶縁層の
上に位置する不純物領域に接続するための開孔をその絶
縁膜に形成してから、開孔及び絶縁膜の上に導電体層を
形成する。
【００２２】これらの本発明による半導体メモリセルの
製造方法では、単結晶半導体基板を準備し、単結晶半導
体基板の表面に形成した絶縁層を溝のそばの所定部分の
み残して除去することにより単結晶半導体基板の表面を
露出し、残した所定部分の絶縁層と溝に充填した電荷蓄
積物質の上に多結晶半導体層を形成し、単結晶半導体基
板の露出した表面をシードとして用いて多結晶半導体層
を単結晶化して、半導体層を形成すると良い。
【００２３】本発明によるさらに他の半導体メモリセル
の製造方法では、半導体基板を準備し、基板の表面に互
いに近接して１対の溝を形成し、各溝の表面及び基板の
表面に絶縁層を形成する。そして、絶縁層上に電荷蓄積
物質を堆積して各溝を充填する。次に、基板の表面の絶
縁層が除去されるまで電荷蓄積物質の表面を平坦化し
て、基板の表面及び各溝の電荷蓄積物質の表面に半導体
層を形成する。各溝の電荷蓄積物質の表面の少なくとも
１部分を除いて、半導体層の表面からイオン打ち込みを
行う。イオン打ち込みの後で熱処理を施すことにより、
半導体層を基板の表面から絶縁する絶縁層を形成する。
それから、半導体層表面に絶縁層が形成される。次に、
半導体層表面に形成された絶縁層の上に１対の制御電極
を各制御電極の少なくとも１部分が１対の溝の間の基板
の表面を覆うように形成する。その後、各制御電極をマ
スクにして半導体層に同じ導電型の３つの不純物領域を
形成する。次に、半導体層及び制御電極を覆う絶縁膜を
形成し、３つの不純物領域のうち１対の溝の間の基板の
表面の上に形成した絶縁層上に位置する中央の不純物領
域に接続するための開孔をその絶縁膜に形成してから、
開孔及び絶縁膜の上に導電体層を形成する。
【実施例】
【００２４】図１１は本発明の一実施例である半導体メ
モリセルの構造を示す一部断面図、図１２は図１１の平
面図であり、図１乃至図１０は図１１の半導体メモリを
製造するプロセスを示す。以下これらの図を用いて説明
する。図１乃至図１２において、同じ個所には同じ参照
数字が用いられている。
【００２５】図１１において、半導体メモリセル７２は
Ｐ型シリコン基板７１中に形成されるメモリキャパシタ
のための溝８１及びＭＯＳＦＥＴ８０を有する。 まず、
Ｐ型シリコン基板７１に溝８１を形成する（図１及び図
２）。しかる後、絶縁膜７４を溝８１の表面ばかりでな
くシリコン基板７１の表面にも形成し（図３）、さらに
第１ポリシリコン７３により溝８１を埋める（図４）。
この場合、Ｐ型シリコン基板７１上（溝部分を除く）に
形成した絶縁膜７４と第１ポリシリコン７３の表面がほ
ぼ一致するようにする。即ち、溝部分を除くシリコン基
板７１の表面が絶縁膜７４で覆われ、絶縁膜７４の表面
が露出する。図１１及び図１２に示すように、一対のビ
ットＡとビットＢ周辺の絶縁膜７４は除去されて、シリ
コン基板７１の表面が露出される。これはシリコン基板
７１の露出表面の結晶をシードとして、絶縁膜７４上の
ポリシリコン膜を単結晶化するためである。なお、絶縁
膜７４はメモリキャパシタの誘電体として、また、ＳＯ
Ｉ膜即ち半導体領域形成のための絶縁体として使用さ
れ、シリコン酸化膜またはシリコン窒化膜、または、そ
れらの二層膜を使用することができる。
【００２６】次にＰ型の第２ポリシリコン膜８５を形成
する（図５）。続いて、レーザ光線等により第２ポリシ
リコン膜８５を単結晶化する。前に述べたように、この
単結晶化においては、シリコン基板７１の近接露出表面
をシードとして使用する。しかる後、第２ポリシリコン
膜８５の不要な部分が除去される。この除去に際して
は、図１２の平面図からもわかるように、溝８１の上に
残される第２ポリシリコン膜８５の部分が溝８１を大体
覆うようにマスク位置合わせされていれば良く、高精度
なマスク位置合わせは必要とされない。次に、単結晶化
されたシリコン層８５の表面を酸化してゲート絶縁膜７
８を形成する（図６）。次に、第３ポリシリコン膜によ
りゲート電極７９を形成する（図７）。このゲート電極
の形成に際しても、図１２の平面図からもわかるよう
に、ゲート電極７９の少なくとも１部分が溝８１のそば
のシリコン基板７１の表面を覆っていれば、溝８１にゲ
ート電極７９がかかっていても良く、高精度なマスク位
置合わせはやはり必要とされない。続いて燐等のイオン
打ち込みを行ない、Ｎ+領域７５及び７６を形成する
（図８）。 次に絶縁膜８２を形成する（図９）。 さらに
絶縁膜８２にバイアホール８３を形成し（図１０）、Ｎ
+ 領域７５をバイアホール８３を介してビット線８４に
接続する（図１１）。
【００２７】以上、図１乃至図１２を参照して述べた本
発明の実施例においては、メモリキャパシタ用の絶縁膜
７４とＳＯＩに用いられる絶縁膜７４は同一のものを用
いているが、これらの絶縁膜を別々の工程で作製するこ
ともできる。即ち、Ｐ型シリコン基板７１に溝８１を形
成して絶縁膜７４を形成した後、溝８１にポリシリコン
７３を埋設する。しかる後、溝８１の部分を除いて、シ
リコン基板７１の表面に被着した絶縁膜７４が丁度削り
取られる程度にシリコン基板７１の表面上のポリシリコ
ン７３及び絶縁膜７４を除去して平坦化する。次に、Ｓ
ＯＩ形成のためにシリコン基板７１の表面を酸化する。
このようにすれば、メモリキャパシタ用の絶縁膜とＳＯ
Ｉ用の絶縁膜のプロセスパラメータを最適化出来ること
になる。しかし、ポリシリコン７３の表面が酸化される
ので、ＭＯＳＦＥＴ８０のＮ+ 領域７６をポリシリコン
７３に接続するための開孔を形成する工程を付加する必
要がある。また、図１乃至図１２には、Ｎ+ 領域７５を
ビットＡとビットＢの各ＭＯＳＦＥＴ８０に対して共用
するようにして集積度を上げる構造が示されているが、
Ｎ+ 領域７５をビットＡとビットＢの各ＭＯＳＦＥＴ８
０に対して別々に設けるような構造であっても良い。
【００２８】このメモリセルの動作について説明する
と、ゲート電極７９に正の電圧を印加してＭＯＳＦＥＴ
８０が選択されと、読取動作においては溝８１の電荷が
ＭＯＳＦＥＴ８０を介してビット線８４に移動する。書
込動作においてはビット線８４の電位により溝８１に電
荷がＭＯＳＦＥＴ８０を介して蓄積される。 図１１から
分るように、ＭＯＳＦＥＴ８０はシリコン基板７１から
隔離されているため、シリコン基板７１へのリーク電流
は生じない。絶縁膜７４上に形成されるＰＮ接合の接合
面積は極めて小さい。従って、ＰＮ接合の逆バイアスに
よるリーク電流を小さくすることが可能となる。
【００２９】また、ＭＯＳＦＥＴ８０は単結晶化された
シリコン層８５に形成されるので、良好な電気特性を達
成できる。そして、その単結晶化は、シリコン基板１７
の近接露出表面をシードとして使用して行われるので、
容易に速く行なうことができ、しかも単結晶化されたシ
リコン層８５は質の良いものである。
【００３０】本発明の他の利点について述べると、図１
１にはビットＡ、ビットＢ及びビットＣが示されてい
る。ここで、ビットＡとビットＢとの距離を縮めた場合
について考えると、それぞれの溝８１は絶縁膜７４によ
って覆われているので、ビット間にリーク電流は発生し
ないことがわかる。同様にビットＢとビットＣとの間に
もリーク電流は発生しない。
【００３１】さて、本発明の他の実施例である半導体メ
モリセルの構造を図１６に示す。図１３乃至図１５は図
１６の半導体メモリセルを製造するプロセスを示す。以
下これらの図を用いて、本発明の他の実施例の半導体メ
モリセル及びその製造方法について説明する。
【００３２】図１６において、半導体メモリセル７２は
Ｐ型シリコン基板７１中に形成されるメモリキャパシタ
のための溝８１及びＭＯＳＦＥＴ８０を有する。まず、
Ｐ型シリコン基板７１に溝８１を形成し、しかる後、絶
縁膜７４を溝８１の表面ばかりでなくシリコン基板７１
の表面にも形成し、さらに、電荷蓄積手段として用いる
第１ポリシリコン７３により溝８１を埋める（図１
３）。
【００３３】次に、化学的機械的研磨方法によりシリコ
ン基板７１の表面に形成された絶縁膜７４が丁度削り取
られる程度にシリコン基板７１の表面を平坦化し、さら
に、この平面に別のＰ型シリコン膜９０をエピタキシャ
ル成長により形成する（図１４）。
【００３４】次に、シリコン膜９０上に形成されたフォ
ト・レジスト・パターン９１をマスクとして酸素イオン
の打ち込みを行う（図１５）。このフォト・レジスト・
パターン９１は、１対の溝８１の間のシリコン基板７１
の表面を覆わないようにさえ気を付ければ、溝８１に埋
設されている第１ポリシリコン７３の表面の少なくとも
１部分のみを覆えばよいので、フォト・レジスト・パタ
ーン９１を形成するのにやはり高精度のマスク位置合わ
せは必要とされない。酸素イオンは、シリコン基板７１
の表面に達するように、シリコン膜９０の表面から適切
な深さ（例えば２５０ｎｍ程度）に打ち込まれる。図に
は示されていないが、酸素イオンの打ち込みが終了した
後、フォト・レジスト・パターン９１を除去し、熱処理
が行われてＳＯＩの絶縁層９２が形成される（図１
５）。
【００３５】次に、所望ならば、シリコン膜９０の不要
な部分が除去される。この除去に際しては、溝８１の上
に残されるシリコン膜９０が溝８１を大体覆うようにマ
スク位置合わせがされていれば良く、高精度のマスク位
置合わせは必要としない。続いて、残されたシリコン膜
９０の表面に絶縁層を形成してから、第２ポリシリコン
膜によりゲート電極９３を形成する。その後、ゲート電
極９３をマスクとして燐等のイオン打ち込みを行い、Ｎ
＋領域７５及び７６を形成する。そして、絶縁層９２、
シリコン膜９０及びゲート電極９３を覆う絶縁膜８２を
形成し、Ｎ＋領域７５に接続するためのバイアホール８
３を絶縁膜８２に形成してから、バイアホール８３を介
してＮ＋領域７５をビット線８４に接続する（図１
６）。
【００３６】以上、図１３乃至図１６を参照して述べた
本発明の他の実施例の特徴は、図１乃至図１２を参照し
て述べた本発明の実施例の特徴に加えて、より優れた電
気的特性を有するＭＯＳＦＥＴが実現できることであ
る。即ち、エピタキシャル成長によるＰ型シリコン膜９
０と酸素イオンの打ち込みによるＳＯＩの絶縁層９２が
用いられているため、結晶性の優れたシリコン膜９０を
ＭＯＳＦＥＴの形成に用いることができる。
【００３７】以上述べたように、本発明では、リーク電
流を低減して記憶保持時間を長くすることにより記憶動
作の安定化が計られると共に溝間の距離を短縮すること
が可能となり、結果として高密度化が達成出来る。
【００３８】さらに、本発明では溝型メモリキャパシタ
に用いる絶縁膜７４をＳＯＩの形成にも利用するので、
ＳＯＩを用いて形成されるＭＯＳＦＥＴと溝型メモリキ
ャパシタとの組合せにおいて、ＭＯＳＦＥＴの形成に高
精度なマスク位置合わせが必要とされない構造で集積度
を高めることができる。
【００３９】その上、本発明では、ＭＯＳＦＥＴを溝型
メモリキャパシタから絶縁するための絶縁膜を別途設け
る必要のない構造となっているのので、その製造プロセ
スは、そのような絶縁膜を設けるステップが不要とな
り、製造時間及びコストが低減されている。
【００４０】具体例として、６４Ｍビット相当のメモリ
を構成する場合について述べると，図１１において，Ｎ
+ 領域７５，Ｐ領域７７、Ｎ+ 領域７６、溝８１及びビ
ットＡとビットＢの溝間のそれぞれのＸ方向の寸法を
０．４ｕｍ，０．４ｕｍ，０．４ｕｍ，０．５ｕｍ，及
び１．０ｕｍとすると、半導体メモリセルの面積は略
１．４ｕｍ2となり、マスク位置合わせの許容値は十分
な値が得られ、ＭＯＳＦＥＴ８０も良好な電気特性を有
する構造に形成され、実用に十分供することが出来る。
【００４１】次に、プロセスパラメータについて述べる
と、Ｎ+領域７５及び７６，Ｎ領域７３，Ｐ領域７７の
それぞれの不純物濃度は１ｘ１０20，１ｘ１０20，１ｘ
１０17，１ｘ１０17である。また、絶縁膜７４上のシリ
コン膜の厚さは５０ｎｍから２０００ｎｍに選ぶと良い
結果が得られる。実際に、第１ポリシリコン７３とＰ領
域７７との重なる部分において、Ｎ+領域７５の厚さを
一定としてＰ領域７７の厚さが厚くなると、実質的に第
１ポリシリコン７３とＮ+ 領域７５との間の距離が増え
るので、さらに大きなマスク位置合わせの許容値が得ら
れる。
【００４２】以上は最小寸法０．４ｕｍ（グランドルー
ル）の場合について述べたが、グラント゛ルールを０．２
５ｕｍに選ぶと、半導体メモリセルの面積は０．５ｕｍ
2程度となり２５６Ｍビット相当の半導体メモリが実現
可能となる。
【００４３】
【発明の効果】本発明により、ＰＮ接合に起因したリー
ク電流が防止され、しかも、製造が簡単で製造の際に高
精度のマスク位置合わせが必要とされないような構造の
半導体メモリセル及びその製造方法が得られる。
【図面の簡単な説明】
【図１】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図２】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図３】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図４】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図５】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図６】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図７】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図８】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図９】本発明の１実施例による半導体メモリセルの製
造ステップを示す図である。
【図１０】本発明の１実施例による半導体メモリセルの
製造ステップを示す図である。
【図１１】本発明の１実施例による半導体メモリセルの
一部断面図である。
【図１２】図１１の平面図である。
【図１３】本発明の他の実施例による半導体メモリセル
の製造ステップを示す図である。
【図１４】本発明の他の実施例による半導体メモリセル
の製造ステップを示す図である。
【図１５】本発明の他の実施例による半導体メモリセル
の製造ステップを示す図である。
【図１６】本発明の他の実施例による半導体メモリセル
の一部断面図である。
【図１７】ダイナミック型半導体メモリセル回路構成図
である。
【図１８】図１７に示す半導体メモリセルの従来例の一
部断面図である。
【図１９】他の従来例の一部断面図である。
【符合の説明】
７１・・・Ｐ型シリコン基板 ７２・・・半導体メモリセル ７３・・・第１ポリシリコン層 ７４・・・絶縁膜 ７５・・・Ｎ+領域 ７６・・・Ｎ+領域 ７７・・・Ｐ領域 ７８・・・ゲート絶縁膜 ７９・・・第３ポリシリコン層によるゲート ８０・・・ＭＯＳＦＥＴ ８１・・・メモリキャパシタ用溝 ８２・・・絶縁膜 ８３・・・バイアホール ８４・・・ビット線 ８５・・・第２ポリシリコン膜 ９０・・・エピタキシャル成長によるＰ型シリコン膜 ９１・・・フォト・レジスト・パターン ９２・・・ＳＯＩ絶縁層 ９３・・・第２ポリシリコン膜によるゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月２２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】さらに、溝４４の真上に絶縁膜４３を介し
てＭＯＳＦＥＴ４２がマスク位置合わせして設けられる
構造のために、まず、絶縁膜４３にメモリキャパシタ４
５とのコンタクト孔５３を形成するときに、特に溝４４
の開孔面積が小さいときに、高精度のマスク位置合わせ
が要求され、そして、ソース領域４７をそのコンタクト
孔５３の上に高精度にマスク位置合わせして、形成しな
ければならない。このように、その構造は製造時に高精
度なマスク位置合わせを必要とするものである。その
上、ＭＯＳＦＥＴ４２をメモリキャパシタ４５から絶縁
するために絶縁膜４３をメモリキャパシタ４５の上に設
ける構造であるので、その製造プロセスには絶縁膜４３
を形成してコンタクト孔を開けるステップが必要であ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】その上、本発明では、ＭＯＳＦＥＴを溝型
メモリキャパシタから絶縁するための絶縁膜を別途基板
表面に形成してコンタクト孔を開ける必要のない構造と
なっているので、その製造プロセスは、そのような絶縁
膜を形成してコンタクト孔を開けるステップが不要とな
り、製造時間及びコストが低減されている。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｄ 9056−4Ｍ 29/78 ３１１ Ｃ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 前記基板の表面に互いに近接して設けられた１対の溝
    と、 前記基板の表面及び前記各溝の表面に設けられた絶縁層
    と、 前記基板表面の絶縁層と実質的に同じレベルまで前記各
    溝を充填するように、前記各溝表面の絶縁層の上に設け
    られた埋設電荷蓄積手段と、 前記１対の溝の間の前記基板表面の絶縁層及び前記各溝
    の前記埋設電荷蓄積手段の上に設けられた半導体層であ
    つて、横方向に離して設けられた同じ導電型の３つの不
    純物領域を有し、当該３つの不純物領域のうちの中央の
    不純物領域が全て前記１対の溝の間の前記基板表面の絶
    縁層の上に位置する前記半導体層と、 前記中央の不純物領域と他の２つの前記不純物領域の間
    の前記半導体層の上に絶縁層を介して夫々設けられた１
    対の制御電極と、 前記基板表面の絶縁層、前記埋設電荷蓄積手段、前記半
    導体層及び前記制御電極を覆い、前記１対の溝の間の前
    記基板表面の絶縁層の上に位置する前記中央の不純物領
    域に接続するための開孔を有する絶縁膜と、 前記中央の不純物領域に前記絶縁膜の開孔を通して接続
    された導電体層と、 を備えた半導体メモリセル。
  2. 【請求項２】前記半導体層が、単結晶である請求項１の
    半導体メモリセル。
  3. 【請求項３】前記埋設電荷蓄積手段が、ドープされた半
    導体である請求項１の半導体メモリセル。
  4. 【請求項４】半導体基板と、 前記基板の表面に設けられた溝と、 前記基板の表面及び前記溝の表面に設けられた絶縁層
    と、 前記基板表面の絶縁層と実質的に同じレベルまで前記溝
    を充填するように、前記溝表面の絶縁層の上に設けられ
    た埋設電荷蓄積手段と、 前記基板表面の絶縁層及び前記埋設電荷蓄積手段の上に
    設けられた半導体層であつて、横方向に離して設けられ
    た同じ導電型の２つの不純物領域を有し、当該不純物領
    域のうちの一方が全て前記基板表面の絶縁層の上に位置
    する前記半導体層と、 前記２つの不純物領域の間の前記半導体層の上に絶縁層
    を介して設けられた制御電極と、 前記基板表面の絶縁層、前記埋設電荷蓄積手段、前記半
    導体層及び前記制御電極を覆い、前記基板表面の絶縁層
    の上に位置する前記一方の不純物領域に接続するための
    開孔を有する絶縁膜と、 前記一方の不純物領域に前記絶縁膜の開孔を通して接続
    された導電体層と、 を備えた半導体メモリセル。
  5. 【請求項５】前記半導体層が、単結晶である請求項４の
    半導体メモリセル。
  6. 【請求項６】前記埋設電荷蓄積手段が、ドープされた半
    導体である請求項４の半導体メモリセル。
  7. 【請求項７】半導体基板と、 前記基板の表面に互いに近接して設けられた１対の溝
    と、 前記各溝の表面に設けられた絶縁層と、 前記基板表面と実質的に同じレベルまで前記各溝を充填
    するように、前記各溝表面の絶縁層の上に設けられた埋
    設電荷蓄積手段と、 前記１対の溝の間の前記基板表面及び前記各溝の前記埋
    設電荷蓄積手段の上に設けられた半導体層であって、イ
    オン打ち込みにより形成された絶縁層により前記基板表
    面から絶縁され、横方向に離して設けられた同じ導電型
    の３つの不純物領域を有し、当該３つの不純物領域のう
    ちの中央の不純物領域が全て前記１対の溝の間の前記基
    板表面の上に形成された絶縁層上に位置する前記半導体
    層と、 前記中央の不純物領域と他の２つの前記不純物領域の間
    の前記半導体層の上に絶縁層を介して夫々設けられた１
    対の制御電極と、 前記半導体層及び前記制御電極を覆い、前記１対の溝の
    間の前記基板表面の上に形成された絶縁層上に位置する
    前記中央の不純物領域に接続するための開孔を有する絶
    縁膜と、 前記中央の不純物領域に前記絶縁膜の開孔を通して接続
    された導電体層と、 を備えた半導体メモリセル。
  8. 【請求項８】前記半導体層が、単結晶である請求項７の
    半導体メモリセル。
  9. 【請求項９】前記埋設電荷蓄積手段が、ドープされた半
    導体である請求項７の半導体メモリセル。
  10. 【請求項１０】半導体基板を準備し、 前記基板の表面に互いに近接して１対の溝を形成し、 前記各溝の表面及び前記基板の表面に絶縁層を形成し、 前記基板の表面に形成した絶縁層と実質的に同じレベル
    まで前記各溝に電荷蓄積物質を充填し、 前記１対の溝の間の前記基板の表面に形成した絶縁層と
    前記各溝に充填した電荷蓄積物質の上に半導体層を形成
    し、 前記半導体層の上に絶縁層を形成し、 前記半導体層の上に形成した絶縁層の上に１対の制御電
    極を当該各制御電極の少なくとも１部分が前記１対の溝
    の間の前記基板の表面を覆うように形成し、 前記各制御電極をマスクにして前記半導体層に同じ導電
    型の３つの不純物領域を形成し、 前記基板の表面に形成した絶縁層、前記溝に充填した電
    荷蓄積物質、前記半導体層及び前記制御電極を覆う絶縁
    膜を形成し、 前記３つの不純物領域のうち前記１対の溝の間の前記基
    板の表面に形成した絶縁層の上に位置する中央の不純物
    領域に接続するための開孔を前記絶縁膜に形成し、 前記開孔及び前記絶縁膜の上に導電体層を形成する、 ことを含む半導体メモリセルの製造方法。
  11. 【請求項１１】前記半導体基板を準備することが、単結
    晶半導体基板を準備することであり、前記半導体層を形
    成することが、前記単結晶半導体基板の表面に形成した
    絶縁層を前記１対の溝の間の前記単結晶半導体基板の表
    面の部分のみ残して除去することにより前記単結晶半導
    体基板の表面を露出し、前記残した部分の絶縁層と前記
    溝に充填した電荷蓄積物質の上に多結晶半導体層を形成
    し、前記単結晶半導体基板の露出した表面をシードとし
    て用いて前記多結晶半導体層を単結晶化することである
    請求項１０の半導体メモリセルの製造方法。
  12. 【請求項１２】半導体基板を準備し、 前記基板の表面に溝を形成し、 前記溝の表面及び前記基板の表面に絶縁層を形成し、 前記基板の表面に形成した絶縁層と実質的に同じレベル
    まで前記溝に電荷蓄積物質を充填し、 前記基板の表面に形成した絶縁層と前記溝に充填した電
    荷蓄積物質の上に半導体層を形成し、 前記半導体層の上に絶縁層を形成し、 前記半導体層の上に形成した絶縁層の上に制御電極を当
    該制御電極の少なくとも１部分が前記溝のそばの前記基
    板の表面を覆うように形成し、 前記制御電極をマスクにして前記半導体層に同じ導電型
    の２つの不純物領域を形成し、 前記基板の表面に形成した絶縁層、前記溝に充填した電
    荷蓄積物質、前記半導体層及び前記制御電極を覆う絶縁
    膜を形成し、 前記２つの不純物領域のうち前記基板の表面に形成した
    絶縁層の上に位置する不純物領域に接続するための開孔
    を前記絶縁膜に形成し、 前記開孔及び前記絶縁膜の上に導電体層を形成する、 ことを含む半導体メモリセルの製造方法。
  13. 【請求項１３】前記半導体基板を準備することが、単結
    晶半導体基板を準備することであり、前記半導体層を形
    成することが、前記単結晶半導体基板の表面に形成した
    絶縁層を前記溝のそばの所定部分のみ残して除去するこ
    とにより前記単結晶半導体基板の表面を露出し、前記残
    した所定部分の絶縁層と前記溝に充填した電荷蓄積物質
    の上に多結晶半導体層を形成し、前記単結晶半導体基板
    の露出した表面をシードとして用いて前記多結晶半導体
    層を単結晶化することである請求項１２の半導体メモリ
    セルの製造方法。
  14. 【請求項１４】半導体基板を準備し、 前記基板の表面に互いに近接して１対の溝を形成し、 前記各溝の表面及び前記基板の表面に絶縁層を形成し、 前記絶縁層上に電荷蓄積物質を堆積して前記各溝を充填
    し、 前記基板の表面の絶縁層が除去されるまで前記電荷蓄積
    物質の表面を平坦化し、 前記基板の表面及び前記各溝の前記電荷蓄積物質の表面
    に半導体層を形成し、 前記各溝の前記電荷蓄積物質の表面の少なくとも１部分
    を除いて、前記半導体層の表面からイオン打ち込みを行
    い、前記半導体層を前記基板の表面から絶縁する絶縁層
    を形成し、 前記半導体層の上に絶縁層を形成し、 前記半導体層の上に形成した絶縁層の上に１対の制御電
    極を当該各制御電極の少なくとも１部分が前記１対の溝
    の間の前記基板の表面を覆うように形成し、 前記各制御電極をマスクにして前記半導体層に同じ導電
    型の３つの不純物領域を形成し、 前記半導体層及び前記制御電極を覆う絶縁膜を形成し、 前記３つの不純物領域のうち前記１対の溝の間の前記基
    板の表面の上に形成した絶縁層上に位置する中央の不純
    物領域に接続するための開孔を前記絶縁膜に形成し、 前記開孔及び前記絶縁膜の上に導電体層を形成する、 ことを含む半導体メモリセルの製造方法。
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