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CN102365628B - 用于提供半导体存储器装置的技术 - Google Patents

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CN102365628B
CN102365628B CN201080014243.0A CN201080014243A CN102365628B CN 102365628 B CN102365628 B CN 102365628B CN 201080014243 A CN201080014243 A CN 201080014243A CN 102365628 B CN102365628 B CN 102365628B
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Abstract

本发明揭示用于提供半导体存储器装置的技术。可将所述技术实现为包含布置成行与列的阵列的多个存储器单元的半导体存储器装置。每一存储器单元可包含：第一区，其连接到在第一定向上延伸的源极线；第二区，其连接到在第二定向上延伸的位线；及主体区，其与字线间隔开且电容性耦合到所述字线，其中所述主体区为电浮动的且安置在所述第一区与所述第二区之间。所述半导体装置还可包含：第一势垒壁，其在所述阵列的所述第一定向上延伸；及第二势垒壁，其在所述阵列的所述第二定向上延伸且与所述第一势垒壁相交以形成经配置以容纳所述多个存储器单元中的每一者的沟槽区。

Description

用于提供半导体存储器装置的技术
相关申请案交叉参考
本专利申请案主张优先于2009年3月31日提出申请的第61/165,346号美国临时专利申请案，所述美国临时专利申请案的全文以引用的方式并入本文中。
技术领域
本发明大体来说涉及半导体存储器装置且更特定来说涉及用于提供半导体存储器装置的技术。
背景技术
半导体行业已经历已准许半导体存储器装置的密度及/或复杂性增加的技术进步。此外，所述技术进步已允许各种类型的半导体存储器装置的电力消耗及封装大小减小。持续的趋势是采用及/或制造使用改进性能、减小泄漏电流且增强总缩放的技术、材料及装置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及体块衬底是可用来制造此类半导体存储器装置的材料的实例。举例来说，此类半导体存储器装置可包含部分耗散(PD)型装置、完全耗散(FD)型装置、多个栅极装置(例如，双栅极、三个栅极或环绕栅极)及鳍型FET装置。
半导体存储器装置可包含具有存储器晶体管的存储器单元，所述存储器晶体管具有其中可存储有电荷的电浮动主体区。当过剩多数电荷载流子存储于所述电浮动主体区中时，存储器单元可存储逻辑高(例如，二进制“1”数据状态)。当电浮动主体区耗散多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“0”数据状态)。此外，半导体存储器装置可制造于绝缘体上硅(SOI)衬底或体块衬底(例如，实现主体隔离)上。举例来说，可将半导体存储器装置制造为三维(3-D)装置(例如，多个栅极装置、鳍型FET、凹陷栅极及柱)。
在一项常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及/或栅极来读取半导体存储器装置的存储器单元。因此，常规读取技术可涉及响应于源极/漏极区及/或栅极偏置信号的施加来感测由存储器单元的电浮动主体区提供/在所述电浮动主体区中产生的电流的量以确定存储于所述存储器单元中的数据状态。举例来说，存储器单元可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态(例如，两个不同电流条件/状态对应于两个不同逻辑状态：二进制“0”数据状态及二进制“1”数据状态)。
在另一常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及/或栅极来写入到半导体存储器装置的存储器单元。因此，常规写入技术可导致存储器单元的电浮动主体区中的多数电荷载流子的增加/减少，多数电荷载流子的增加/减少又可确定存储器单元的数据状态。电浮动主体区中的多数电荷载流子的增加可由碰撞电离、帶間遂穿(栅极诱发的漏极泄漏“GIDL”)或直接注入而产生。电浮动主体区中的多数电荷载流子的减少可由(例如)使用背部栅极脉冲供应经由漏极区电荷载流子移除、源极区电荷载流子移除或漏极与源极区电荷载流子移除来移除电荷载流子而产生。
通常，常规半导体存储器单元需要相对大的区域及/或当执行读取及/或写入操作时的大的电力消耗。举例来说，常规半导体存储器单元可经制造具有在平面定向上的各种区且占据绝缘体上硅(SOI)衬底或体块衬底上的大的区域。因此，常规半导体存储器单元可具有低效可缩放性且导致半导体存储器单元的大小的增加。此外，在读取及/或写入操作期间在正栅极偏置与负栅极偏置之间的脉冲供应可导致常规半导体存储器单元的电力消耗的增加。
鉴于前述内容，可理解可存在与常规浮体半导体存储器装置相关联的显著问题及缺点。
发明内容
本发明揭示用于提供半导体存储器装置的技术。在一个特定实例性实施例中，可将所述技术实现为包括布置成行与列的阵列的多个存储器单元的半导体存储器装置。每一存储器单元可包含连接到在第一定向上延伸的源极线的第一区。每一存储器单元还可包含连接到在第二定向上延伸的位线的第二区。每一存储器单元可进一步包含与字线间隔开且电容性耦合到所述字线的主体区，其中所述主体区为电浮动的且安置在所述第一区与所述第二区之间。所述半导体装置还可包括在所述阵列的所述第一定向上延伸的第一势垒壁及在所述阵列的所述第二定向上延伸且与所述第一势垒壁相交以形成经配置以容纳所述多个存储器单元中的每一者的沟槽区的第二势垒壁。
根据特定实例性实施例的其它方面，所述第一区及所述第二区可为N掺杂区。
根据此特定实例性实施例的其它方面，所述主体区可为P掺杂区。
根据此特定实例性实施例的额外方面，所述主体区可为未经掺杂区。
根据此特定实例性实施例的额外方面，所述第一势垒壁及所述第二势垒壁可由绝缘氧化物材料形成。
根据此特定实例性实施例的又一方面，所述第一势垒壁及所述第二势垒壁可形成于P型衬底上。
根据特定实例性实施例的其它方面，所述字线可沿所述主体区的一侧而安置。
根据此特定实例性实施例的其它方面，所述字线的高度可类似于所述主体区的高度。
根据此特定实例性实施例的额外方面，所述字线可邻近于所述主体区的一侧及所述第一区的至少一部分的一侧而安置。
根据此特定实例性实施例的额外方面，所述字线可沿所述主体区的一侧及所述第二区的至少一部分的一侧而安置。
根据此特定实例性实施例的又一方面，所述字线可沿所述主体区的一侧、所述第一区的一侧的至少一部分及所述第二区的一侧的至少一部分而安置。
根据特定实例性实施例的其它方面，所述字线的高度可短于所述主体区的高度。
根据此特定实例性实施例的其它方面，所述字线可具有矩形横截面形状。
根据此特定实例性实施例的额外方面，所述字线可具有U形横截面形状。
根据此特定实例性实施例的额外方面，所述字线可具有L形横截面形状。
根据此特定实例性实施例的又一方面，所述字线可电容性耦合到多个所述主体区。
根据特定实例性实施例的其它方面，所述字线可耦合到恒定电压电位。
根据此特定实例性实施例的其它方面，所述字线可耦合到接地电压电位。
根据此特定实例性实施例的额外方面，所述存储器单元阵列可包括分离所述存储器单元的邻近行的虚拟存储器单元行。
根据此特定实例性实施例的额外方面，所述源极线可在配置于所述第一区下面的平面中的所述第一定向上延伸。
根据此特定实例性实施例的又一方面，所述位线可在配置于所述第二区上面的平面中的所述第二定向上延伸。
根据特定实例性实施例的其它方面，所述位线可经由位线接触件连接到所述第二区。
现在将参照附图中所示的本发明实例性实施例来更详细地描述本发明。虽然下文参照实例性实施例来描述本发明，但应了解，本发明并不限于此。所属领域的技术人员通过阅读本文中的教示内容将会认识到额外实施方案、修改及实施例，这些额外实施方案、修改及实施例均属于本文中所述的本发明范围内且本发明对于这些额外实施方案、修改及实施例可具有显著实用性。
附图说明
为促进对本发明的更全面理解，现在参照随附图式，其中相同元件用相同编号指代。不应将这些图式视为限制本发明，而是打算仅具有实例性。
图1显示根据本发明实施例包含存储器单元阵列、数据写入与感测电路以及存储器单元选择与控制电路的半导体存储器装置的示意性框图。
图2显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的俯视图。
图3显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的横截面视图。
图4显示根据本发明的第一替代实施例具有多个存储器单元的存储器单元阵列的一部分的横截面视图。
图5显示根据本发明的第二替代实施例具有多个存储器单元的存储器单元阵列的一部分的横截面视图。
图6显示根据本发明实施例的存储器单元阵列的一部分的三维视图。
图7显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的俯视图及横截面视图。
图8显示根据本发明的第一替代实施例具有多个存储器单元的存储器单元阵列的一部分的俯视图及横截面视图。
图9显示根据本发明的第二替代实施例具有多个存储器单元的存储器单元阵列的一部分的俯视图及横截面视图。
具体实施方式
参照图1，其显示根据本发明实施例的半导体存储器装置10的示意性框图，所述半导体存储器装置包括存储器单元阵列20、数据写入与感测电路36以及存储器单元选择与控制电路38。存储器单元阵列20可包括多个存储器单元12，每一存储器单元经由字线(WL)28及/或源极线(EN)32连接到存储器单元选择与控制电路38且经由位线(CN)30连接到数据写入与感测电路36。应了解，位线(CN)30及源极线(EN)32是用来在两个信号线之间进行区分的称号且其可互换使用。数据写入与感测电路36可从选定存储器单元12读取数据且可将数据写入到选定存储器单元12。在实例性实施例中，数据写入与感测电路36可包括多个数据读出放大器。每一数据读出放大器可接收至少一个位线(CN)30及电流或电压参照信号。举例来说，每一数据读出放大器可为交叉耦合类型的读出放大器以感测存储于存储器单元12中的数据状态。
每一数据读出放大器可采用电压及/或电流感测电路及/或技术。在实例性实施例中，每一数据读出放大器可采用电流感测电路及/或技术。举例来说，电流读出放大器可比较来自选定存储器单元12的电流与参照电流(例如，一个或一个以上参照单元的电流)。根据所述比较，可确定选定存储器单元12是含有逻辑高(例如，二进制“1”数据状态)还是逻辑低(例如，二进制“0”数据状态)。所属领域的技术人员应了解，可采用各种类型或形式的数据写入与感测电路36(包含使用电压或电流感测技术、使用或不使用参照单元来感测存储于存储器单元12中的数据状态的一个或一个以上读出放大器)来读取存储于存储器单元12中的数据及/或将数据写入到存储器单元12。
此外，存储器单元选择与控制电路38可通过将控制信号施加于一个或一个以上字线(WL)28及/或源极线(EN)32上来选择及/或启用一个或一个以上预定存储器单元12以促进从所述预定存储器单元读取数据及/或将数据写入到所述预定存储器单元。存储器单元选择与控制电路38可根据地址信号(举例来说)行地址信号来产生此类控制信号。此外，存储器单元选择与控制电路38可包含字线解码器及/或驱动器。举例来说，存储器单元选择与控制电路38可包含一项或一项以上不同控制/选择技术(及因此电路)以选择及/或启用一个或一个以上预定存储器单元12。明显地，无论现在已知或以后研发的所有此类控制/选择技术及因此电路均打算归属于本发明的范围。
在实例性实施例中，半导体存储器装置10可实施两步写入操作，借此，通过执行“清除”或逻辑低(例如，二进制“0”数据状态)写入操作而首先将存储器单元12的有效行中的所有存储器单元12写入为逻辑低(例如，二进制“0”数据状态)。此后，可通过执行逻辑高(例如，二进制“1”数据状态)写入操作来将有效存储器单元12行中的选定存储器单元12选择性地写入为逻辑高(例如，二进制“1”数据状态)。半导体存储器装置10也可实施单步写入操作，借此，可在不首先实施“清除”操作的情形下将有效存储器单元12行中的选定存储器单元12选择性地写入为逻辑高(例如，二进制“1”数据状态)或逻辑低(例如，二进制“0”数据状态)。半导体存储器装置10可采用本文中所述的实例性写入、刷新、保持及/或读取技术中的任一者。
存储器单元12可包括N型、P型及/或两种类型的晶体管。在存储器阵列20外围的电路(举例来说，读出放大器或比较器、行及列地址解码器以及线驱动器(本文中未图解说明))也可包含P型及/或N型晶体管。不论在存储器阵列20中的存储器单元12中采用P型晶体管还是N型晶体管，依照本发明所属领域的技术人员应熟知用于从存储器单元12读取及/或写入到存储器单元12的适合电压电位(举例来说，正电压电位或负电压电位)。因此，为简洁起见，本文中将不包含对此类适合电压电位的论述。
参照图2，其显示根据本发明实施例具有多个存储器单元12的存储器单元阵列20的一部分的俯视图。如所述俯视图中所图解说明，存储器单元阵列20可包含布置成行与列的矩阵的多个存储器单元12，所述矩阵包含多个字线28(WL)、多个位线(CN)30及多个源极线(EN)32。每一位线(CN)30可在第一定向上沿存储器单元阵列20的第一平面延伸。每一源极线(EN)32可在第二定向上沿存储器单元阵列20的第二平面延伸。每一字线(WL)28可在第二定向上沿存储器单元阵列20的第三平面延伸。第一平面、第二平面及第三平面可布置在彼此平行的不同平面中。
参照图3，其显示根据本发明实施例具有多个存储器单元12的存储器单元阵列20的一部分的横截面视图。举例来说，图3图解说明沿图2中所示的俯视图的线(A-A)截取的横截面视图。所述横截面视图可图解说明存储器单元阵列20中的一列存储器单元12。在实例性实施例中，存储器单元阵列20的每一行及/或列可包含多个存储器单元12。每一存储器单元12可包括N+源极区120、P主体区122及N+漏极区124。N+源极区120、P主体区122及/或N+区124可以顺序相连关系安置于柱或鳍配置中，且可垂直或正交于由P衬底130所界定的平面延伸。
在实例性实施例中，N+源极区120可由包括施主杂质(例如，氮、砷及/或磷)的半导体材料(例如，硅)形成且连接到源极线(EN)32。在实例性实施例中，源极线(EN)32可由金属层形成。在另一实例性实施例中，源极线(EN)32可由多晶硅化物层(例如，金属材料与硅材料的组合)形成。在另一实例性实施例中，源极线(EN)32可由经N+掺杂的硅层形成。源极线(EN)32可连接到多个存储器单元12(例如，一行存储器单元12)。举例来说，源极线(EN)32可形成于N+源极区120下面。在另一实例性实施例中，源极线(EN)32可形成于N+源极区120的一侧上。
在实例性实施例中，P主体区122可为存储器单元12的经配置以积累/存储电荷的电浮动主体区且所述P主体区122可与字线(WL)28间隔开且电容性耦合到所述字线。在实例性实施例中，P主体区122可由包括受主杂质的半导体材料(例如，本征硅)形成。举例来说，P主体区122可由掺杂有硼杂质的硅材料形成。在另一实例性实施例中，P主体区122可由半导体材料(例如，本征硅)形成。在其它实例性实施例中，P主体区122可由未经掺杂的半导体材料形成。
字线(WL)28可由多晶硅化物层或金属层形成。字线(WL)28可在存储器单元阵列20的行方向上定向且连接到多个存储器单元12。字线(WL)28可布置在两个相连存储器单元12(例如，位于存储器单元阵列20的不同行上的存储器单元12)之间。字线(WL)28可共享于列方向上的两个相连存储器单元12之间。在实例性实施例中，字线(WL)28可具有类似于或等于P主体区122的高度的高度以减小可由字线(WL)28引起的干扰。在另一实例性实施例中，字线(WL)28可具有超过P主体区122的高度延伸的高度。举例来说，字线(WL)28可具有越过P主体区122的底部区延伸到邻近于N+源极区120的顶部区的高度。在另一实例性实施例中，字线(WL)28可具有越过P主体区122的顶部区延伸到邻近于N+漏极区124的底部区的高度。在其它实例性实施例中，字线(WL)28可具有越过P主体区122的底部区及顶部区两者分别延伸到邻近于N+源极区120的顶部区及N+漏极区124的底部区的高度。
此外，字线(WL)28可具有短于P主体区122的高度的高度。在实例性实施例中，字线(WL)28的底部区可与P主体区122的底部区齐平而字线(WL)28的顶部区可低于P主体区122的顶部区。在另一实例性实施例中，字线(WL)28的顶部区可与P主体区122的顶部区齐平而字线(WL)28的底部区可高于P主体区122的顶部区。在其它实例性实施例中，字线(WL)28的顶部区可低于P主体区122的顶部区且字线(WL)28的底部区可高于P主体区122的底部区。
P主体区122及字线(WL)28可经由绝缘或电介质区128电容性耦合。绝缘或电介质区128可由绝缘材料、电介质材料或绝缘材料与电介质材料的组合形成。在实例性实施例中，绝缘或电介质区128可布置在P主体区122的一个或一个以上侧上以将P主体区122电容耦合到字线(WL)28。在另一实例性实施例中，绝缘或电介质区128可沿圆周环绕P主体区122以将字线(WL)28电容性耦合到P主体区122。
在实例性实施例中，存储器单元12的N+漏极区124可连接到位线(CN)30。在实例性实施例中，N+漏极区124可由包括施主杂质(例如，氮、砷及/或磷)的半导体材料(例如，硅)形成。在实例性实施例中，位线(CN)30可由多晶硅化物层形成。在另一实例性实施例中，位线(CN)30可由金属层形成。举例来说，位线(CN)30可由铝、铜、钨、钛、氮化钛及/或其组合形成。在另一实例性实施例中，位线(CN)30可由经掺杂多晶硅层形成。
位线(CN)30可经由多个位线接触件132连接到多个存储器单元12(例如，一列存储器单元12)。举例来说，每一位线接触件132可对应于沿存储器单元阵列20的列方向的存储器单元12。每一位线接触件132可由金属层或多晶硅层形成以将来自位线(CN)30的预定电压电位耦合到存储器单元12的N+漏极区124。举例来说，位线接触件132可由钨、钛、氮化钛、多晶硅或其组合形成。位线接触件132可具有从位线(CN)30延伸到存储器单元12的N+漏极区124的高度。沿存储器单元阵列20的列方向的多个位线接触件132可经由电介质材料134彼此分离。在实例性实施例中，电介质材料134可由氮化硅形成以隔离沿存储器单元12的列方向的存储器单元12。
位线接触件132可经由绝缘体/电介质材料136与字线(WL)28隔离。绝缘体/电介质材料可由氮化硅或二氧化硅材料形成以减小施加于字线(WL)28上的电压电位与施加于位线(CN)30上的电压电位的干扰。在实例性实施例中，界面层138可提供于位线接触件132与绝缘体/电介质材料136之间以获得位线接触件132与绝缘体/电介质材料136之间的可靠接触。界面层138可布置在绝缘体/电介质材料136的顶部区及/或侧区上。举例来说，界面层138可由绝缘材料(例如，氮化硅或二氧化硅)形成。
在实例性实施例中，P衬底130可由包括受体杂质的半导体材料(例如，硅)制成且可形成存储器单元阵列20的基底。在替代实例性实施例中，多个P衬底130可形成存储器单元阵列20的基底或单个P衬底130可形成存储器单元阵列20的基底。此外，P衬底130可以P阱衬底的形式制成。
多个势垒壁140可形成于P衬底130上。举例来说，多个势垒壁140可由绝缘材料形成。在实例性实施例中，多个势垒壁140可由绝缘氧化物材料形成。多个势垒壁140可在存储器单元阵列20的列方向及行方向上定向。举例来说，多个势垒壁140中的第一势垒壁140可在列方向上定向。多个势垒壁140中的第二势垒壁140可在行方向上定向。在实例性实施例中，在列方向上定向的第一势垒壁140及在行方向上定向的第二势垒壁140可相交以形成沟槽区。沟槽区可具有可将存储器单元12容纳于其中的横截面形状。举例来说，所述沟槽区可具有方形、矩形、圆柱及/或可容纳存储器单元12的其它形状的横截面形状。势垒壁140的高度可相依于字线(WL)28的高度。举例来说，当字线(WL)28具有越过P主体区122的底部区延伸到邻近于N+源极区120的顶部区的高度时，势垒壁140可具有短于N+源极区120的高度延伸的高度。在另一实例性实施例中，当字线(WL)28具有与P主体区122类似的高度时，势垒壁140可具有与N+源极区120类似的高度。在其它实例性实施例中，当字线(WL)28具有未越过P主体区122的底部区延伸的高度时，势垒壁140可具有高于N+源极区120的高度的高度。
参照图4，其显示根据本发明第一替代实施例具有多个存储器单元12的存储器单元阵列20的一部分的横截面视图。图4图解说明存储器单元阵列20中的一列存储器单元12的横截面视图，其类似于图3中所示的横截面视图，除替代字线(WL)28配置以外。在实例性实施例中，字线(WL)28可由具有“U”形横截面形状的金属或导电层形成。在实例性实施例中，字线(WL)28可由两个侧部分与连接所述两个侧部分的互连底部部分形成。字线(WL)28可布置在两个相连存储器单元12(例如，位于存储器单元阵列20的不同行上的存储器单元12)之间。列方向上的两个相连存储器单元12之间可共享字线(WL)28。举例来说，字线(WL)28的每一侧部分可经由相应绝缘或电介质区128电容性耦合到相应P主体区122。因此，字线(WL)28的两个侧部分可经由底部部分连接到彼此以使得两个相连存储器单元12可共享字线(WL)28。
字线(WL)28可具有预定高度以施加电压电位以便对存储器单元12执行一个或一个以上操作(例如，读取、写入、刷新及/或其它有效操作)。在实例性实施例中，字线(WL)28的每一侧部分可具有类似于或等于相应P主体区122的高度的高度。在另一实例性实施例中，字线(WL)28的每一侧部分可具有超过相应P主体区122的高度延伸的高度。举例来说，字线(WL)28的每一侧部分可具有越过P主体区122的底部区延伸到邻近于N+源极区120的顶部区的高度。在另一实例性实施例中，字线(WL)28的每一侧部分可具有越过P主体区122的顶部区延伸到邻近于N+漏极区124的顶部区的高度。在其它实例性实施例中，字线(WL)28的每一侧部分可具有越过P主体区122的底部区及顶部区两者分别延伸到邻近于N+源极区120的顶部区及N+漏极区124的底部区的高度。
此外，字线(WL)28的每一侧部分可具有短于P主体区122的高度的高度。在实例性实施例中，字线(WL)28的每一侧部分的底部区可与P主体区122的底部区齐平而字线(WL)28的每一侧部分的顶部区可低于P主体区122的顶部区。在另一实例性实施例中，字线(WL)28的每一侧部分的顶部区可与P主体区122的顶部区齐平而字线(WL)28的每一侧部分的底部区可高于P主体区122的底部区。在其它实例性实施例中，字线(WL)28的每一侧部分的顶部区可低于P主体区122的顶部区且字线(WL)28的每一侧部分的底部区可高于P主体区122的底部区。
参照图5，其显示根据本发明第二替代实施例具有多个存储器单元12的存储器单元阵列20的一部分的横截面视图。图5图解说明存储器单元阵列20中的一列存储器单元12的横截面视图，其类似于图3中所示的横截面视图，除替代字线(WL)28配置以外。如上文所论述，字线(WL)28可由金属层或多晶硅化物层或任一其它导电层形成。字线(WL)28可具有位于P主体区122的两个侧上的一对横截面为“L”形的接触件。举例来说，字线(WL)28可电容性耦合到单个P主体区122且可不共享于列方向上的两个相连P主体区122之间。在实例性实施例中，字线(WL)28可由沿P主体区122的一侧的细长区及形成于势垒壁140上的短小底部区形成。在实例性实施例中，在存储器单元阵列20的列方向上布置的两个相连存储器单元12可不共享字线(WL)28。举例来说，每一字线(WL)28可对应于存储器单元阵列20的列方向上的每一存储器单元12。字线(WL)28可经由绝缘或电介质区128电容性耦合到P主体区122的两个侧。可经由位于P主体区122的侧上的字线(WL)28将电压电位电容性施加到P主体区122。
字线(WL)28可具有预定高度以施加电压电位以便执行一个或一个以上操作(例如，读取、写入、刷新及/或其它有效操作)。在实例性实施例中，字线(WL)28可具有类似于或高于P主体区122的高度的高度。在另一实例性实施例中，字线(WL)28可具有超过P主体区122的高度延伸的高度。举例来说，字线(WL)28可具有经过P主体区122的底部区延伸到N+源极区120中的高度。在另一实例性实施例中，字线(WL)28可具有经过P主体区122的顶部区延伸到N+漏极区124中的高度。在其它实例性实施例中，字线(WL)28可具有经过P主体区122的底部区及顶部区两者分别延伸到N+源极区120中及N+漏极区124中的高度。
此外，字线(WL)28可具有短于P主体区122的高度的高度。在实例性实施例中，字线(WL)28的底部区可与P主体区122的底部区齐平而字线(WL)28的顶部区可低于P主体区122的顶部区。在另一实例性实施例中，字线(WL)28的顶部区可与P主体区122的顶部区齐平而字线(WL)28的底部区可高于P主体区122的底部区。在其它实例性实施例中，字线(WL)28的顶部区可低于P主体区122的顶部区且字线(WL)28的底部区可高于P主体区122的底部区。
参照图6，其显示根据本发明实施例的存储器单元阵列20的一部分的三维视图。举例来说，图6图解说明图2中所示的存储器单元12的4x4阵列。如上文所论述，每一存储器单元12可包括N+源极区120、P主体区122及N+漏极区124。N+源极区120、P主体区122及N+漏极区124可以顺序相连关系安置于可垂直或正交于由P衬底130界定的平面延伸的柱或鳍配置内。
图7显示根据本发明实施例具有多个存储器单元12的存储器单元阵列20的一部分的俯视图及横截面视图。图7中所图解说明的俯视图可类似于图2中所示的俯视图。多个势垒壁140可在第一定向上沿存储器单元阵列20的第一平面延伸。此外，多个势垒壁140可在第二定向上沿存储器单元阵列20的第一平面延伸。在第一定向及第二定向上延伸的多个势垒壁140可形成沟槽区。存储器单元12可形成于多个势垒壁140的沟槽区之间。如上文所论述，每一字线(WL)28在第二定向上沿存储器单元阵列20的第二平面延伸。在实例性实施例中，每一字线(WL)28可布置于存储器单元阵列20的存储器单元12之间。举例来说，每一字线(WL)28可共享于在存储器单元阵列20的列方向上的相连存储器单元12之间。
横截面视图A-A是沿所述俯视图的线(A-A)截取，横截面视图B-B是沿所述俯视图的线(B-B)截取且横截面视图C-C是沿所述俯视图的线(C-C)截取。如横截面视图A-A中所示，字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。字线(WL)28及势垒壁140可布置于衬底130的顶部上。
横截面视图B-B可图解说明存储器单元阵列20中的一行存储器单元12。在第一定向上延伸的势垒壁140可分离存储器单元阵列20的每一存储器单元12列。举例来说，势垒壁140可分离存储器单元12的多个区(例如，N+源极区120、P主体区122及N+漏极区124)。
横截面视图C-C可图解说明存储器单元阵列20中的一列存储器单元12，其类似于图3的横截面视图。在实例性实施例中，存储器单元阵列20的每一行及/或列可包含多个存储器单元12。字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。
图8显示根据本发明第一替代实施例具有多个存储器单元12的存储器单元阵列20的一部分的俯视图及横截面视图。图8中所图解说明的俯视图及横截面视图可类似于图7中所示的俯视图及横截面视图。多个势垒壁140可在第一定向上沿存储器单元阵列20的第一平面延伸。此外，多个势垒壁140可在第二定向上沿存储器单元阵列20的第一平面延伸。在第一定向及第二定向上延伸的多个势垒壁140可形成存储器单元12可形成于其中的沟槽区。
如上文所论述，每一字线(WL)28可在第二定向上沿存储器单元阵列20的第二平面延伸。在实例性实施例中，每一字线(WL)28可布置于存储器单元阵列20的存储器单元12之间。举例来说，每一字线(WL)28可共享于在存储器单元阵列20的列方向上的相连存储器单元12之间。存储器单元阵列20可具有在第二定向上延伸的多个字线(WL)28。多个字线(WL)中的一者或一者以上28″可连接到恒定电压源而所述多个字线(WL)28中的其余部分可连接到可变电压源。举例来说，字线(WL)中的一者或一者以上28″可连接到接地。在另一实例性实施例中，一个或一个以上字线(WL)28″可连接到供应预定电压电位的恒定电压源。一个或一个以上字线(WL)28″可配置成预定布置。举例来说，可针对每隔一个字线(WL)28，插入一个或一个以上字线(WL)28″。
横截面视图A-A是沿所述俯视图的线(A-A)截取，横截面视图B-B是沿所述俯视图的线(B-B)截取且横截面视图C-C是沿所述俯视图的线(C-C)截取。如横截面视图A-A中所示，字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。字线(WL)28及势垒壁140可布置于衬底130的顶部上。
横截面视图B-B可图解说明存储器单元阵列20中的一行存储器单元12。在第一定向上延伸的势垒壁140可分离存储器单元阵列20的每一存储器单元12列。举例来说，势垒壁140可分离存储器单元12的多个区(例如，N+源极区120、P主体区122及N+漏极区124)。
横截面视图C-C可图解说明存储器单元阵列20中的一列存储器单元12，其类似于图3的横截面视图。在实例性实施例中，存储器单元阵列20的每一行及/或列可包含多个存储器单元12。字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。
图9显示根据本发明第二替代实施例具有多个存储器单元12的存储器单元阵列20的一部分的俯视图及横截面视图。图9中所图解说明的俯视图及横截面视图可类似于图7中所示的俯视图及横截面视图。多个势垒壁140可在第一定向上沿存储器单元阵列20的第一平面延伸。此外，多个势垒壁140可在第二定向上沿存储器单元阵列20的第一平面延伸。在第一定向及第二定向上延伸的多个势垒壁140可形成存储器单元12可形成于其中的沟槽区。
如上文所论述，每一字线(WL)28可在第二定向上沿存储器单元阵列20的第二平面延伸。存储器单元阵列20可具有在第二定向上延伸的多个字线(WL)28。举例来说，沿存储器单元阵列20的行方向的存储器单元12可不共享字线(WL)28。字线(WL)28可配置于存储器单元阵列12的两个侧上以电容性施加电压电位。在另一实例性实施例中，字线(WL)28可配置于存储器单元12的虚拟行902上。存储器单元12的虚拟行902可使存储器单元12行不与另一存储器单元12行共享字线(WL)28。
横截面视图A-A是沿所述俯视图的线(A-A)截取，横截面视图B是沿所述俯视图的线(B-B)截取且横截面视图C是沿线(C-C)截取。举例来说，字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。字线(WL)28及势垒壁140可布置于衬底130的顶部上。
横截面视图B-B可图解说明存储器单元阵列20中的一行存储器单元12。在第一定向上延伸的势垒壁140可分离存储器单元阵列20的每一存储器单元12列。举例来说，势垒壁140可分离存储器单元12的多个区(例如，N+源极区120、P主体区122及N+漏极区124)。
横截面视图C-C可图解说明存储器单元阵列20中的一列存储器单元12，其类似于图3的横截面视图。在实例性实施例中，存储器单元阵列20的每一行及/或列可包含多个存储器单元12。字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。两个虚拟存储器单元行902可配置在存储器单元12行的相邻行处。
本发明在范围上并不受限于本文中所述的特定实施例。确实，根据先前说明及随附图式，所属领域的技术人员将明了除本文中所描述之外的本发明的其它各种实施例及修改。因此，此类其它实施例及修改打算归属于本发明的范围内。此外，虽然本文中已在特定环境中的用于特定目的的特定实施方案的背景下描述了本发明，但所属领域的技术人员将认识到其使用性并不限于此且可受益地在任一数目的环境中出于任一数目的目的来实施本发明。因此，应依照本文中所述的本发明的全面宽度及精神来解释上文所述的权利要求书。

Claims (22)

1.一种半导体存储器装置，其包括：
多个存储器单元，其布置成行与列的阵列，每一存储器单元具有：
第一区，其电连接到源极线；
第二区，其电连接到位线；以及
主体区，其与字线间隔开且电容性耦合到所述字线，其中所述主体区为电浮动的且安置在所述第一区与所述第二区之间；
第一势垒壁，其在直接邻近于所述多个存储器单元的所述第一区的第一侧的所述阵列的第一定向上连续延伸；及
第二势垒壁，其在直接邻近于所述多个存储器单元的所述第一区的第二侧的所述阵列的第二定向上延伸；其中所述第二势垒壁与所述第一势垒壁相交以形成经配置以容纳所述多个存储器单元中的每一者的沟槽区；
其中所述位线电连接到直接相邻的存储器单元的相应的第二区。
2.根据权利要求1所述的半导体存储器装置，其中所述第一区及所述第二区为N掺杂区。
3.根据权利要求2所述的半导体存储器装置，其中所述主体区为P掺杂区。
4.根据权利要求2所述的半导体存储器装置，其中所述主体区为未经掺杂区。
5.根据权利要求1所述的半导体存储器装置，其中所述第一势垒壁及所述第二势垒壁由绝缘氧化物材料形成。
6.根据权利要求1所述的半导体存储器装置，其中所述第一势垒壁及所述第二势垒壁形成于P型衬底上。
7.根据权利要求1所述的半导体存储器装置，其中所述字线沿所述主体区的一侧而安置。
8.根据权利要求1所述的半导体存储器装置，其中所述字线的高度类似于所述主体区的高度。
9.根据权利要求1所述的半导体存储器装置，其中所述字线邻近于所述主体区的一侧及所述第一区的一侧的至少一部分而安置。
10.根据权利要求1所述的半导体存储器装置，其中所述字线沿所述主体区的一侧及所述第二区的一侧的至少一部分而安置。
11.根据权利要求1所述的半导体存储器装置，其中所述字线沿所述主体区的一侧、所述第一区的一侧的至少一部分及所述第二区的一侧的至少一部分而安置。
12.根据权利要求1所述的半导体存储器装置，其中所述字线的高度短于所述主体区的高度。
13.根据权利要求1所述的半导体存储器装置，其中所述字线具有矩形横截面形状。
14.根据权利要求1所述的半导体存储器装置，其中所述字线具有U形横截面形状。
15.根据权利要求1所述的半导体存储器装置，其中所述字线具有L形横截面形状。
16.根据权利要求1所述的半导体存储器装置，其中所述字线电容性耦合到多个所述主体区。
17.根据权利要求1所述的半导体存储器装置，其中所述字线耦合到恒定电压电位。
18.根据权利要求1所述的半导体存储器装置，其中所述字线耦合到接地电压电位。
19.根据权利要求1所述的半导体存储器装置，其中所述存储器单元阵列包括分离所述存储器单元的邻近行的虚拟存储器单元行。
20.根据权利要求1所述的半导体存储器装置，其中所述源极线在配置于所述第一区下面的平面中的所述第一定向上延伸。
21.根据权利要求1所述的半导体存储器装置，其中所述位线在配置于所述第二区上面的平面中的所述第二定向上延伸。
22.根据权利要求19所述的半导体存储器装置，其中所述位线经由位线接触件连接到所述第二区。
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