JPH11163329A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11163329A JPH11163329A JP9326393A JP32639397A JPH11163329A JP H11163329 A JPH11163329 A JP H11163329A JP 9326393 A JP9326393 A JP 9326393A JP 32639397 A JP32639397 A JP 32639397A JP H11163329 A JPH11163329 A JP H11163329A
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Abstract
(57)【要約】
【課題】 キャパシタからのリーク電流を抑えること
で、リフレッシュポーズ時間を長くすることができ、そ
れによって動作時間に対するデータ使用効率が向上し、
消費電力が抑制された半導体装置およびその製造方法を
提供する。 【解決手段】 ソース／ドレイン領域６よりも深くトレ
ンチ８を形成しているため、表面の汚染が除去されると
ともに、分離酸化膜２の端部付近のソース／ドレイン領
域６やｐ型半導体基板１に集中していた応力が緩和され
るのに加えて、シリコンよりもエネルギーバンドギャッ
プの大きい炭化シリコンプラグ１０を形成しているた
め、リーク電流が減少し、リフレッシュ特性が向上す
る。
で、リフレッシュポーズ時間を長くすることができ、そ
れによって動作時間に対するデータ使用効率が向上し、
消費電力が抑制された半導体装置およびその製造方法を
提供する。 【解決手段】 ソース／ドレイン領域６よりも深くトレ
ンチ８を形成しているため、表面の汚染が除去されると
ともに、分離酸化膜２の端部付近のソース／ドレイン領
域６やｐ型半導体基板１に集中していた応力が緩和され
るのに加えて、シリコンよりもエネルギーバンドギャッ
プの大きい炭化シリコンプラグ１０を形成しているた
め、リーク電流が減少し、リフレッシュ特性が向上す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものであり、特にＤＲＡＭ（Dy
namic Random Access Memory）のメモリセル構造に関す
るものである。
びその製造方法に関するものであり、特にＤＲＡＭ（Dy
namic Random Access Memory）のメモリセル構造に関す
るものである。
【０００２】
【従来の技術】半導体装置の１つとして、記憶情報のラ
ンダムな入出力が可能なＤＲＡＭがある。ＤＲＡＭは多
数の記憶情報を蓄積するための記憶領域となるメモリセ
ルアレイと、このメモリセルアレイに対して所定の入出
力動作を行なわせるための周辺回路部とから構成され
る。メモリセルアレイは、さらに最小記憶単位に相当す
るメモリセルが複数個配列されて構成されている。メモ
リセルは基本的に１つのキャパシタとこれに接続される
１つのトランスファゲートトランジスタとから構成され
る。そして、動作においては、キャパシタに所定の電荷
が蓄積されているか否かを判定し、これをデータ”
０”、”１”に対応させて記憶情報の処理を行なってい
る。
ンダムな入出力が可能なＤＲＡＭがある。ＤＲＡＭは多
数の記憶情報を蓄積するための記憶領域となるメモリセ
ルアレイと、このメモリセルアレイに対して所定の入出
力動作を行なわせるための周辺回路部とから構成され
る。メモリセルアレイは、さらに最小記憶単位に相当す
るメモリセルが複数個配列されて構成されている。メモ
リセルは基本的に１つのキャパシタとこれに接続される
１つのトランスファゲートトランジスタとから構成され
る。そして、動作においては、キャパシタに所定の電荷
が蓄積されているか否かを判定し、これをデータ”
０”、”１”に対応させて記憶情報の処理を行なってい
る。
【０００３】図３３は典型的なＤＲＡＭのメモリセルの
等価回路を示し、図において、２０１はキャパシタ、２
０２はセルトランジスタ、２０３はビット線、２０４は
ワード線である。図に示すように、キャパシタ２０１
は、セルトランジスタ２０２のソース／ドレイン領域の
一方に結合し、セルトランジスタ２０２のソース／ドレ
インの他方はビット線２０３につながっている。また、
セルトランジスタ２０２のゲート電極は、ワード線２０
４につながっている。
等価回路を示し、図において、２０１はキャパシタ、２
０２はセルトランジスタ、２０３はビット線、２０４は
ワード線である。図に示すように、キャパシタ２０１
は、セルトランジスタ２０２のソース／ドレイン領域の
一方に結合し、セルトランジスタ２０２のソース／ドレ
インの他方はビット線２０３につながっている。また、
セルトランジスタ２０２のゲート電極は、ワード線２０
４につながっている。
【０００４】記憶情報としてキャパシタ２０１に蓄積さ
れた電荷は、接合部分や絶縁膜等におけるリーク電流な
どにより、次第に放電してしまうため、ＤＲＡＭで記憶
を保持し続けるには適時電荷を注入するという動作が必
要となる。この動作をリフレッシュといい、センスアン
プによってキャパシタ２０１に書き込まれている情報を
判断し、キャパシタ２０１中に電荷が注入されていると
判断した場合は新たに電荷を補充し、電荷が注入されて
いないと判断した場合はキャパシタ２０１中の電荷が無
くなるように動作する。
れた電荷は、接合部分や絶縁膜等におけるリーク電流な
どにより、次第に放電してしまうため、ＤＲＡＭで記憶
を保持し続けるには適時電荷を注入するという動作が必
要となる。この動作をリフレッシュといい、センスアン
プによってキャパシタ２０１に書き込まれている情報を
判断し、キャパシタ２０１中に電荷が注入されていると
判断した場合は新たに電荷を補充し、電荷が注入されて
いないと判断した場合はキャパシタ２０１中の電荷が無
くなるように動作する。
【０００５】図３４は従来のメモリセルの構造を示す断
面図である。図において、１０１は半導体基板、１０２
は分離酸化膜、１０３はゲート酸化膜、１０４はゲート
電極、１０５および１０６はソース／ドレイン領域、１
０７はサイドウォール、１０１０および１０１１はポリ
シリコンプラグ、１０１２および１０１３はシリコン酸
化膜、１０１４はシリコン窒化膜、１０１５はトレン
チ、１０１７はストレージノードコンタクト、１０１９
はストレージノード、１０２０はキャパシタ絶縁膜、１
０２１はポリシリコンからなるセルプレート、１０２２
はキャパシタである。
面図である。図において、１０１は半導体基板、１０２
は分離酸化膜、１０３はゲート酸化膜、１０４はゲート
電極、１０５および１０６はソース／ドレイン領域、１
０７はサイドウォール、１０１０および１０１１はポリ
シリコンプラグ、１０１２および１０１３はシリコン酸
化膜、１０１４はシリコン窒化膜、１０１５はトレン
チ、１０１７はストレージノードコンタクト、１０１９
はストレージノード、１０２０はキャパシタ絶縁膜、１
０２１はポリシリコンからなるセルプレート、１０２２
はキャパシタである。
【０００６】分離酸化膜１０２はＳＴＩ（Shallow Tren
ch Isolation）であり、キャパシタ絶縁膜１０２０は窒
化チタン膜（ＴｉＮ）とその表面に形成されたタンタル
オキサイド膜（Ｔａ2Ｏ5膜）からなる。セルプレート１
０２１はｎ型不純物を含むポリシリコンからなり、スト
レージノード１０１９、キャパシタ絶縁膜１０２０、お
よびセルプレート１０２１によって、キャパシタ１０２
２が形成されている。選択されたゲート電極１０４およ
びソース／ドレイン領域１０５に電圧を印加して、上記
したように、このキャパシタに蓄えられた情報の読み出
し／書き込みをすることによって、リフレッシュ動作を
行なう。
ch Isolation）であり、キャパシタ絶縁膜１０２０は窒
化チタン膜（ＴｉＮ）とその表面に形成されたタンタル
オキサイド膜（Ｔａ2Ｏ5膜）からなる。セルプレート１
０２１はｎ型不純物を含むポリシリコンからなり、スト
レージノード１０１９、キャパシタ絶縁膜１０２０、お
よびセルプレート１０２１によって、キャパシタ１０２
２が形成されている。選択されたゲート電極１０４およ
びソース／ドレイン領域１０５に電圧を印加して、上記
したように、このキャパシタに蓄えられた情報の読み出
し／書き込みをすることによって、リフレッシュ動作を
行なう。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、読み出し動作による情報の損失
や、ストレージノード、ストレージノードコンタクトお
よびソース／ドレイン領域のｐｎ接合からのリーク電流
による情報の損失を防ぐために、１ｍｓｅｃ〜数百ｍｓ
ｅｃ程度の比較的短い周期で、全てのメモリセル中に蓄
えられた情報に対してリフレッシュを行なわなければな
らず、消費電力が増大してしまうだけでなく、リフレッ
シュを行なっている間は、メモリセルに蓄えられた情報
を読み出すことができないため、リフレッシュする時間
の間隔（リフレッシュポーズ時間）が短いと、動作時間
に対するデータ使用効率が下がるという問題点があっ
た。また、分離酸化膜の端部周辺にストレスによる微小
欠陥に誘起されたリーク電流が発生して、リフレッシュ
ポーズ時間が短くなるという問題点があった。
半導体装置においては、読み出し動作による情報の損失
や、ストレージノード、ストレージノードコンタクトお
よびソース／ドレイン領域のｐｎ接合からのリーク電流
による情報の損失を防ぐために、１ｍｓｅｃ〜数百ｍｓ
ｅｃ程度の比較的短い周期で、全てのメモリセル中に蓄
えられた情報に対してリフレッシュを行なわなければな
らず、消費電力が増大してしまうだけでなく、リフレッ
シュを行なっている間は、メモリセルに蓄えられた情報
を読み出すことができないため、リフレッシュする時間
の間隔（リフレッシュポーズ時間）が短いと、動作時間
に対するデータ使用効率が下がるという問題点があっ
た。また、分離酸化膜の端部周辺にストレスによる微小
欠陥に誘起されたリーク電流が発生して、リフレッシュ
ポーズ時間が短くなるという問題点があった。
【０００８】本発明は、上記した点に鑑みて考え出され
たもので、ストレージノードコンタクトやソース／ドレ
イン領域付近のｐｎ接合および分離酸化膜端部周辺での
リーク電流を抑えることで、リフレッシュポーズ時間を
長くすることができ、それによって、動作時間に対する
データ使用効率が向上し、消費電力が抑制された半導体
装置およびその製造方法を得ることを目的とするもので
ある。
たもので、ストレージノードコンタクトやソース／ドレ
イン領域付近のｐｎ接合および分離酸化膜端部周辺での
リーク電流を抑えることで、リフレッシュポーズ時間を
長くすることができ、それによって、動作時間に対する
データ使用効率が向上し、消費電力が抑制された半導体
装置およびその製造方法を得ることを目的とするもので
ある。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、半導体基板の主表面の分離領域に
形成された分離酸化膜と、半導体基板の主表面の分離領
域に囲まれた活性領域に形成された一対のソース／ドレ
イン領域と、ソース／ドレイン領域の主表面に形成され
たトレンチと、活性領域の主表面上に絶縁膜を介して形
成されたゲート電極と、全面を覆うように形成された層
間絶縁膜と、層間絶縁膜に開口され、トレンチに到達す
る配線と、ソース／ドレイン領域のいずれか一方に配線
を介して接続されるキャパシタとを備えたものである。
置は、半導体基板と、半導体基板の主表面の分離領域に
形成された分離酸化膜と、半導体基板の主表面の分離領
域に囲まれた活性領域に形成された一対のソース／ドレ
イン領域と、ソース／ドレイン領域の主表面に形成され
たトレンチと、活性領域の主表面上に絶縁膜を介して形
成されたゲート電極と、全面を覆うように形成された層
間絶縁膜と、層間絶縁膜に開口され、トレンチに到達す
る配線と、ソース／ドレイン領域のいずれか一方に配線
を介して接続されるキャパシタとを備えたものである。
【００１０】さらに、トレンチがソース／ドレイン領域
よりも深く形成され、配線は、シリコンよりもエネルギ
ーバンドギャップの大きい物質をトレンチに埋め込んで
形成される第１の層と、この第１の層に接続する第２の
層からなることを特徴とするものである。
よりも深く形成され、配線は、シリコンよりもエネルギ
ーバンドギャップの大きい物質をトレンチに埋め込んで
形成される第１の層と、この第１の層に接続する第２の
層からなることを特徴とするものである。
【００１１】加えて、第１の層が炭化シリコンからなる
ことを特徴とするものである。
ことを特徴とするものである。
【００１２】そして、トレンチがソース／ドレイン領域
よりも深く形成され、配線と半導体基板の界面に形成さ
れたシリコン酸化膜を備えたことを特徴とするものであ
る。
よりも深く形成され、配線と半導体基板の界面に形成さ
れたシリコン酸化膜を備えたことを特徴とするものであ
る。
【００１３】さらに、キャパシタに接続する方のソース
／ドレイン領域が分離酸化膜に隣接し、このソース／ド
レイン領域表面に形成されたトレンチが分離酸化膜上に
まで広がっていることを特徴とするものである。
／ドレイン領域が分離酸化膜に隣接し、このソース／ド
レイン領域表面に形成されたトレンチが分離酸化膜上に
まで広がっていることを特徴とするものである。
【００１４】また、半導体基板と、半導体基板の主表面
の分離領域に形成された分離酸化膜と、半導体基板の主
表面の分離領域に囲まれた活性領域に形成された一対の
ソース／ドレイン領域と、活性領域の主表面上に絶縁膜
を介して形成されたゲート電極と、全面を覆うように形
成された層間絶縁膜と、層間絶縁膜に開口されソース／
ドレイン領域に到達するコンタクトホールを埋め込んで
形成される配線と、ソース／ドレイン領域のいずれか一
方に配線を介して接続されるキャパシタと、配線層中に
キャパシタから離れて形成され、配線層よりも高抵抗な
物質からなる薄膜を備えたものである。
の分離領域に形成された分離酸化膜と、半導体基板の主
表面の分離領域に囲まれた活性領域に形成された一対の
ソース／ドレイン領域と、活性領域の主表面上に絶縁膜
を介して形成されたゲート電極と、全面を覆うように形
成された層間絶縁膜と、層間絶縁膜に開口されソース／
ドレイン領域に到達するコンタクトホールを埋め込んで
形成される配線と、ソース／ドレイン領域のいずれか一
方に配線を介して接続されるキャパシタと、配線層中に
キャパシタから離れて形成され、配線層よりも高抵抗な
物質からなる薄膜を備えたものである。
【００１５】さらに、配線層および薄膜はともに多結晶
シリコンからなり、配線層が有する不純物濃度は、薄膜
が有する不純物濃度よりも高いことを特徴とするもので
ある。
シリコンからなり、配線層が有する不純物濃度は、薄膜
が有する不純物濃度よりも高いことを特徴とするもので
ある。
【００１６】また、半導体基板と、半導体基板の主表面
の分離領域に形成された分離酸化膜と、半導体基板の主
表面の分離領域に囲まれた活性領域に形成された一対の
ソース／ドレイン領域と、活性領域の主表面上に絶縁膜
を介して形成されたゲート電極と、全面を覆うように形
成された層間絶縁膜と、層間絶縁膜に開口されソース／
ドレイン領域に到達するコンタクトホールを埋め込んで
形成される配線と、ソース／ドレイン領域のいずれか一
方に配線を介して接続されるキャパシタと、配線層中に
配線層よりもエネルギーバンドギャップの大きい物質か
らなる薄膜を備えたものである。
の分離領域に形成された分離酸化膜と、半導体基板の主
表面の分離領域に囲まれた活性領域に形成された一対の
ソース／ドレイン領域と、活性領域の主表面上に絶縁膜
を介して形成されたゲート電極と、全面を覆うように形
成された層間絶縁膜と、層間絶縁膜に開口されソース／
ドレイン領域に到達するコンタクトホールを埋め込んで
形成される配線と、ソース／ドレイン領域のいずれか一
方に配線を介して接続されるキャパシタと、配線層中に
配線層よりもエネルギーバンドギャップの大きい物質か
らなる薄膜を備えたものである。
【００１７】さらに、薄膜が炭化シリコンで形成されて
いることを特徴とするものである。
いることを特徴とするものである。
【００１８】また、半導体基板の主表面の分離領域に分
離酸化膜を形成する工程と、半導体基板の主表面上に絶
縁膜を介してゲート電極を形成する工程と、半導体基板
の主表面の分離領域に囲まれた活性領域に一対のソース
／ドレイン領域を形成する工程と、ゲート電極の側面に
サイドウォールを形成する工程と、ソース／ドレイン領
域の主表面をエッチングして、トレンチを形成する工程
と、第１の導電材料でトレンチを埋め込み第１の配線を
形成する工程と、全面に層間絶縁膜を形成する工程と、
層間絶縁膜の表面から第１の配線の表面に到達する開口
部を形成する工程と、第２の導電材料で開口部を埋め込
んで第２の配線を形成する工程と、ソース／ドレイン領
域のいずれか一方に第１および第２の配線を介して接続
さるキャパシタを形成する工程とを備えたものである。
離酸化膜を形成する工程と、半導体基板の主表面上に絶
縁膜を介してゲート電極を形成する工程と、半導体基板
の主表面の分離領域に囲まれた活性領域に一対のソース
／ドレイン領域を形成する工程と、ゲート電極の側面に
サイドウォールを形成する工程と、ソース／ドレイン領
域の主表面をエッチングして、トレンチを形成する工程
と、第１の導電材料でトレンチを埋め込み第１の配線を
形成する工程と、全面に層間絶縁膜を形成する工程と、
層間絶縁膜の表面から第１の配線の表面に到達する開口
部を形成する工程と、第２の導電材料で開口部を埋め込
んで第２の配線を形成する工程と、ソース／ドレイン領
域のいずれか一方に第１および第２の配線を介して接続
さるキャパシタを形成する工程とを備えたものである。
【００１９】さらに、トレンチをソース／ドレイン領域
よりも深く形成し、第１の導電材料が炭化シリコンであ
ることを特徴とするものである。
よりも深く形成し、第１の導電材料が炭化シリコンであ
ることを特徴とするものである。
【００２０】そして、トレンチをソース／ドレイン領域
よりも深く形成した後、熱酸化によって全面にシリコン
酸化膜を形成する工程と、エッチバックして、トレンチ
底面の半導体基板が露出した部分のみにシリコン酸化膜
を残す工程とを備えたことを特徴とするものである。
よりも深く形成した後、熱酸化によって全面にシリコン
酸化膜を形成する工程と、エッチバックして、トレンチ
底面の半導体基板が露出した部分のみにシリコン酸化膜
を残す工程とを備えたことを特徴とするものである。
【００２１】また、半導体基板の主表面の分離領域に分
離酸化膜を形成する工程と、半導体基板の主表面上に絶
縁膜を介してゲート電極を形成する工程と、半導体基板
の主表面の分離領域に囲まれた活性領域に一対のソース
／ドレイン領域を形成する工程と、ゲート電極の側面に
サイドウォールを形成する工程と、全面に層間絶縁膜を
形成する工程と、層間絶縁膜に、ソース／ドレイン領域
のいずれか一方に電気的に接続する配線を形成するため
の開口部を形成する工程と、開口部の途中まで第１の材
料を埋め込んで、配線の第１の部分を形成する工程と、
開口部に形成された配線の第１の部分の上に、開口部の
途中まで、第１の材料よりも高抵抗な第２の材料を埋め
込んで配線の第２の部分を形成する工程と、開口部に形
成された配線の第２の部分の上に、第１の材料を埋め込
んで配線の第３の部分を形成する工程と、第１、第２お
よび第３の部分からなる配線に電気的に接続するキャパ
シタを形成する工程とを備えたものである。
離酸化膜を形成する工程と、半導体基板の主表面上に絶
縁膜を介してゲート電極を形成する工程と、半導体基板
の主表面の分離領域に囲まれた活性領域に一対のソース
／ドレイン領域を形成する工程と、ゲート電極の側面に
サイドウォールを形成する工程と、全面に層間絶縁膜を
形成する工程と、層間絶縁膜に、ソース／ドレイン領域
のいずれか一方に電気的に接続する配線を形成するため
の開口部を形成する工程と、開口部の途中まで第１の材
料を埋め込んで、配線の第１の部分を形成する工程と、
開口部に形成された配線の第１の部分の上に、開口部の
途中まで、第１の材料よりも高抵抗な第２の材料を埋め
込んで配線の第２の部分を形成する工程と、開口部に形
成された配線の第２の部分の上に、第１の材料を埋め込
んで配線の第３の部分を形成する工程と、第１、第２お
よび第３の部分からなる配線に電気的に接続するキャパ
シタを形成する工程とを備えたものである。
【００２２】さらに、第１および第２の材料がともに多
結晶シリコンであり、第２の材料に対して第１の材料が
高濃度の不純物を含んでいることを特徴とするものであ
る。
結晶シリコンであり、第２の材料に対して第１の材料が
高濃度の不純物を含んでいることを特徴とするものであ
る。
【００２３】そして、半導体基板の主表面の分離領域に
分離酸化膜を形成する工程と、半導体基板の主表面上に
絶縁膜を介してゲート電極を形成する工程と、半導体基
板の主表面の分離領域に囲まれた活性領域に一対のソー
ス／ドレイン領域を形成する工程と、ゲート電極の側面
にサイドウォールを形成する工程と、全面に層間絶縁膜
を形成する工程と、層間絶縁膜に、ソース／ドレイン領
域のいずれか一方に電気的に接続する配線を形成するた
めの開口部を形成する工程と、開口部の一部に第１の材
料を埋め込んで、配線の第１の部分を形成する工程と、
開口部の一部を除くすべての部分に、第１の材料よりも
エネルギーバンドギャップの小さい第２の材料を埋め込
んで配線の第２の部分を形成する工程と、第１および第
２の部分からなる配線に電気的に接続するキャパシタを
形成する工程とを備えたものである。
分離酸化膜を形成する工程と、半導体基板の主表面上に
絶縁膜を介してゲート電極を形成する工程と、半導体基
板の主表面の分離領域に囲まれた活性領域に一対のソー
ス／ドレイン領域を形成する工程と、ゲート電極の側面
にサイドウォールを形成する工程と、全面に層間絶縁膜
を形成する工程と、層間絶縁膜に、ソース／ドレイン領
域のいずれか一方に電気的に接続する配線を形成するた
めの開口部を形成する工程と、開口部の一部に第１の材
料を埋め込んで、配線の第１の部分を形成する工程と、
開口部の一部を除くすべての部分に、第１の材料よりも
エネルギーバンドギャップの小さい第２の材料を埋め込
んで配線の第２の部分を形成する工程と、第１および第
２の部分からなる配線に電気的に接続するキャパシタを
形成する工程とを備えたものである。
【００２４】さらに、第１の材料が炭化シリコンであ
り、第２の材料が多結晶シリコンであることを特徴とす
るものである。
り、第２の材料が多結晶シリコンであることを特徴とす
るものである。
【００２５】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１を示す半導体装置の断面図である。以下図
を参照して、１はｐ型半導体基板、２は分離酸化膜、３
はゲート酸化膜、４はゲート電極、５および６はソース
／ドレイン領域、７はサイドウォール、８はトレンチ、
１０および１１は炭化シリコンプラグ（ＳｉＣ）、１２
および１３は窒化酸化膜（ＳｉＯＮ膜）、１４はシリコ
ン窒化膜、１５はトレンチ、１７はストレージノードコ
ンタクト、１９はストレージノード、２０は窒化チタン
膜およびタンタルオキサイド膜からなるキャパシタ絶縁
膜、２１はセルプレートであり、ストレージノード１
９、キャパシタ絶縁膜２０、およびセルプレート２１に
よってキャパシタ２２が成り立っている。
実施の形態１を示す半導体装置の断面図である。以下図
を参照して、１はｐ型半導体基板、２は分離酸化膜、３
はゲート酸化膜、４はゲート電極、５および６はソース
／ドレイン領域、７はサイドウォール、８はトレンチ、
１０および１１は炭化シリコンプラグ（ＳｉＣ）、１２
および１３は窒化酸化膜（ＳｉＯＮ膜）、１４はシリコ
ン窒化膜、１５はトレンチ、１７はストレージノードコ
ンタクト、１９はストレージノード、２０は窒化チタン
膜およびタンタルオキサイド膜からなるキャパシタ絶縁
膜、２１はセルプレートであり、ストレージノード１
９、キャパシタ絶縁膜２０、およびセルプレート２１に
よってキャパシタ２２が成り立っている。
【００２６】この半導体装置はｎ型のＭＯＳトランジス
タであり、ｐ型半導体基板１は例えば１×１０15／ｃｍ
3程度のボロンを含み、ゲート電極４はゲート長Ｌ＝
０．１〜０．２μｍで、リンやヒ素などのｎ型の不純物
を含んでいる。そして、ソース／ドレイン領域５および
６もリンやヒ素などのｎ型の不純物イオンを注入するこ
とによって形成されており、その不純物濃度は１×１０
17〜１×１０18／ｃｍ3程度である。また、炭化シリコ
ンプラグ１０および１１は６Ｈ−ＳｉＣや４Ｈ−ＳｉＣ
であり、ｎ型の不純物として窒素を１×１０18〜１×１
０20／ｃｍ3程度含んでいる。そして、エネルギーバン
ドギャップは６Ｈ−ＳｉＣが２．８６ｅＶ、４Ｈ−Ｓｉ
Ｃが３．２５ｅＶである。これに対して、シリコンのエ
ネルギーバンドギャップは１．１２ｅＶである。ここで
は、炭化シリコン（ＳｉＣ）を一例に挙げたが、シリコ
ンよりエネルギーバンドギャップが大きい半導体であれ
ば、他の物質でもよい。また、トレンチ８の深さは０．
０１μｍ〜０．１μｍ程度で、ソース／ドレイン領域５
および６を突き抜けて形成されていればよい。
タであり、ｐ型半導体基板１は例えば１×１０15／ｃｍ
3程度のボロンを含み、ゲート電極４はゲート長Ｌ＝
０．１〜０．２μｍで、リンやヒ素などのｎ型の不純物
を含んでいる。そして、ソース／ドレイン領域５および
６もリンやヒ素などのｎ型の不純物イオンを注入するこ
とによって形成されており、その不純物濃度は１×１０
17〜１×１０18／ｃｍ3程度である。また、炭化シリコ
ンプラグ１０および１１は６Ｈ−ＳｉＣや４Ｈ−ＳｉＣ
であり、ｎ型の不純物として窒素を１×１０18〜１×１
０20／ｃｍ3程度含んでいる。そして、エネルギーバン
ドギャップは６Ｈ−ＳｉＣが２．８６ｅＶ、４Ｈ−Ｓｉ
Ｃが３．２５ｅＶである。これに対して、シリコンのエ
ネルギーバンドギャップは１．１２ｅＶである。ここで
は、炭化シリコン（ＳｉＣ）を一例に挙げたが、シリコ
ンよりエネルギーバンドギャップが大きい半導体であれ
ば、他の物質でもよい。また、トレンチ８の深さは０．
０１μｍ〜０．１μｍ程度で、ソース／ドレイン領域５
および６を突き抜けて形成されていればよい。
【００２７】キャパシタ絶縁膜２０は１００Å〜５００
Å程度の窒化チタン膜とその表面に形成された５０Å〜
１００Å程度のタンタルオキサイド膜とからなってお
り、誘電率の高いタンタルオキサイド膜によって容量を
増加させるとともに、窒化チタン膜によってタンタル原
子（Ｔａ）がストレージノード１９から他の部分に拡散
するのを防いでいる。セルプレートは、１×１０20／ｃ
ｍ3程度のリンを含むポリシリコンで形成され、ストレ
ージノード１９はリンやヒ素などのｎ型不純物を１×１
０20〜１×１０21／ｃｍ3程度含んだポリシリコンで形
成されている。また、窒化酸化膜１２および１３は層間
絶縁膜であるが、フッ化酸化膜（ＳｉＯＦ）を用いても
よい。
Å程度の窒化チタン膜とその表面に形成された５０Å〜
１００Å程度のタンタルオキサイド膜とからなってお
り、誘電率の高いタンタルオキサイド膜によって容量を
増加させるとともに、窒化チタン膜によってタンタル原
子（Ｔａ）がストレージノード１９から他の部分に拡散
するのを防いでいる。セルプレートは、１×１０20／ｃ
ｍ3程度のリンを含むポリシリコンで形成され、ストレ
ージノード１９はリンやヒ素などのｎ型不純物を１×１
０20〜１×１０21／ｃｍ3程度含んだポリシリコンで形
成されている。また、窒化酸化膜１２および１３は層間
絶縁膜であるが、フッ化酸化膜（ＳｉＯＦ）を用いても
よい。
【００２８】分離酸化膜２で囲まれた１つの活性領域内
には、それぞれ２つのセルトランジスタが形成されてお
り、分離酸化膜２の上には他のアドレスのメモリセルで
使われるトランジスタのゲート電極が形成されている。
ここでは、分離酸化膜としてＳＴＩ（Shallow Trench I
solation）を図示しているが、これ以外の分離酸化膜で
もよく、半導体基板１中にはチャネル層やチャネルカッ
ト層が必要に応じて形成されている。
には、それぞれ２つのセルトランジスタが形成されてお
り、分離酸化膜２の上には他のアドレスのメモリセルで
使われるトランジスタのゲート電極が形成されている。
ここでは、分離酸化膜としてＳＴＩ（Shallow Trench I
solation）を図示しているが、これ以外の分離酸化膜で
もよく、半導体基板１中にはチャネル層やチャネルカッ
ト層が必要に応じて形成されている。
【００２９】リフレッシュ動作は、ゲート電極４に接続
するワード線のうちの選択された１つと、炭化シリコン
プラグ１１を介してソース／ドレイン領域５に接続する
選択されたビット線（図示せず）に同時に電圧が印加さ
れることによって、メモリセルの中の１つのトランジス
タがオンされ、この時流れた微少な電流をセンスアンプ
によって増幅することで、キャパシタ２２に書き込まれ
ている情報を読み出す。そして、情報を書き込む時も、
ゲート電極４とソース／ドレイン領域５に電圧が印加さ
れてトランジスタがオンし電流が流れるが、キャパシタ
２２に書き込まれる情報は、ソース／ドレイン領域５
（ビット線）に印加される電圧によって決定される。そ
れぞれの電圧はＶCC＝２Ｖ、ＶBB＝−１Ｖ、ＶDD＝２Ｖ
程度であり、ゲート電圧は昇圧されてＶG＝３．８Ｖ程
度で印加される。
するワード線のうちの選択された１つと、炭化シリコン
プラグ１１を介してソース／ドレイン領域５に接続する
選択されたビット線（図示せず）に同時に電圧が印加さ
れることによって、メモリセルの中の１つのトランジス
タがオンされ、この時流れた微少な電流をセンスアンプ
によって増幅することで、キャパシタ２２に書き込まれ
ている情報を読み出す。そして、情報を書き込む時も、
ゲート電極４とソース／ドレイン領域５に電圧が印加さ
れてトランジスタがオンし電流が流れるが、キャパシタ
２２に書き込まれる情報は、ソース／ドレイン領域５
（ビット線）に印加される電圧によって決定される。そ
れぞれの電圧はＶCC＝２Ｖ、ＶBB＝−１Ｖ、ＶDD＝２Ｖ
程度であり、ゲート電圧は昇圧されてＶG＝３．８Ｖ程
度で印加される。
【００３０】この半導体装置によれば、シリコンよりも
エネルギーバンドギャップの大きい４Ｈ−ＳｉＣや６Ｈ
−ＳｉＣによってソース／ドレイン領域６とストレージ
ノードコンタクト１７をつなぐプラグを形成しているの
で、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）
生成過程による電流と、バンド間トンネル電流をともに
抑え、ソース／ドレイン領域付近の接合リーク電流を減
少させることができる。それによって、リフレッシュ特
性が向上するとともに、半導体装置の信頼性も向上す
る。
エネルギーバンドギャップの大きい４Ｈ−ＳｉＣや６Ｈ
−ＳｉＣによってソース／ドレイン領域６とストレージ
ノードコンタクト１７をつなぐプラグを形成しているの
で、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）
生成過程による電流と、バンド間トンネル電流をともに
抑え、ソース／ドレイン領域付近の接合リーク電流を減
少させることができる。それによって、リフレッシュ特
性が向上するとともに、半導体装置の信頼性も向上す
る。
【００３１】さらに、トレンチを形成しているため、分
離酸化膜２の端部付近のソース／ドレイン領域６やｐ型
半導体基板１に集中していた応力が緩和されてリーク電
流が減少する。加えて、炭化シリコンプラグがソース／
ドレイン領域を突き抜ける構造としたため、ソース／ド
レイン領域の表面の汚染が除去されるとともに、炭化シ
リコンと半導体基板が接続するため、接合不良が抑制さ
れるのに合わせて、エネルギーバンドギャップが大きく
なり、よりいっそうリーク電流を減少させることがで
き、リフレッシュ特性が向上するとともに、半導体装置
の信頼性も向上する。また、層間絶縁膜として窒化酸化
膜やフッ化酸化膜を用いており、ともにシリコン酸化膜
に比べて誘電率が低いため層間寄生容量が減少し、トラ
ンジスタの動作のスピードアップを図ることができる。
離酸化膜２の端部付近のソース／ドレイン領域６やｐ型
半導体基板１に集中していた応力が緩和されてリーク電
流が減少する。加えて、炭化シリコンプラグがソース／
ドレイン領域を突き抜ける構造としたため、ソース／ド
レイン領域の表面の汚染が除去されるとともに、炭化シ
リコンと半導体基板が接続するため、接合不良が抑制さ
れるのに合わせて、エネルギーバンドギャップが大きく
なり、よりいっそうリーク電流を減少させることがで
き、リフレッシュ特性が向上するとともに、半導体装置
の信頼性も向上する。また、層間絶縁膜として窒化酸化
膜やフッ化酸化膜を用いており、ともにシリコン酸化膜
に比べて誘電率が低いため層間寄生容量が減少し、トラ
ンジスタの動作のスピードアップを図ることができる。
【００３２】図２〜図９は、この発明の実施の形態１を
示す半導体装置の製造方法の一工程を示す断面図であ
る。図を参照して、９は炭化シリコン層（ＳｉＣ）、１
６はｎ型ポリシリコン、１８はシリコン酸化膜である。
示す半導体装置の製造方法の一工程を示す断面図であ
る。図を参照して、９は炭化シリコン層（ＳｉＣ）、１
６はｎ型ポリシリコン、１８はシリコン酸化膜である。
【００３３】まず、図２に示すように、半導体基板１の
分離領域に浅いトレンチを形成して酸化膜で埋め込んだ
後、ＣＭＰ（Chemical Mechanical Polishing）によっ
て表面を平坦化し分離酸化膜２を形成する。ここでは、
分離酸化膜としてＳＴＩ（Shallow Trench Isolation）
を図示し、図中ではその表面は半導体基板１の表面の高
さと一致しているが、必ずしも一致するものではなく、
また、他の形状の分離酸化膜でもよい。
分離領域に浅いトレンチを形成して酸化膜で埋め込んだ
後、ＣＭＰ（Chemical Mechanical Polishing）によっ
て表面を平坦化し分離酸化膜２を形成する。ここでは、
分離酸化膜としてＳＴＩ（Shallow Trench Isolation）
を図示し、図中ではその表面は半導体基板１の表面の高
さと一致しているが、必ずしも一致するものではなく、
また、他の形状の分離酸化膜でもよい。
【００３４】次に、必要に応じて、ボロンやフッ化ボロ
ンなどの不純物によるチャネル注入やチャネルカット注
入をおこなった後（図示せず）、図３に示すように熱酸
化でゲート酸化膜３を形成してから、リンやヒ素などの
ｎ型の不純物を含むポリシリコン膜からなるゲート電極
４を形成する。そして、リンまたはヒ素などのｎ型の不
純物をイオン注入してソース／ドレイン領域５および６
を形成した後、全面に形成したシリコン酸化膜をエッチ
バックしてサイドウォール７を形成する。この時、サイ
ドウォールは、シリコン窒化膜で形成してもかまわな
い。
ンなどの不純物によるチャネル注入やチャネルカット注
入をおこなった後（図示せず）、図３に示すように熱酸
化でゲート酸化膜３を形成してから、リンやヒ素などの
ｎ型の不純物を含むポリシリコン膜からなるゲート電極
４を形成する。そして、リンまたはヒ素などのｎ型の不
純物をイオン注入してソース／ドレイン領域５および６
を形成した後、全面に形成したシリコン酸化膜をエッチ
バックしてサイドウォール７を形成する。この時、サイ
ドウォールは、シリコン窒化膜で形成してもかまわな
い。
【００３５】図４に示すように、分離酸化膜２およびサ
イドウォール７をマスクとしてソース／ドレイン領域
５、６および半導体基板１をエッチングし、自己整合的
にソース／ドレイン領域５および６を突き抜ける０．０
１μｍ〜０．１μｍ程度のトレンチ８を形成した後、表
面にｎ型の不純物である窒素を含む炭化シリコン層（Ｓ
ｉＣ）９をエピタキシャル成長させる。この形成方法に
ついては米国特許第５，５１０，６３０号などに開示さ
れている。そして、ゲート電極４上を除く部分にマスク
をして、図５に示すように窒素を１×１０18〜１×１０
20／ｃｍ3程度含んだ炭化シリコンプラグ１０および１
１を形成する。
イドウォール７をマスクとしてソース／ドレイン領域
５、６および半導体基板１をエッチングし、自己整合的
にソース／ドレイン領域５および６を突き抜ける０．０
１μｍ〜０．１μｍ程度のトレンチ８を形成した後、表
面にｎ型の不純物である窒素を含む炭化シリコン層（Ｓ
ｉＣ）９をエピタキシャル成長させる。この形成方法に
ついては米国特許第５，５１０，６３０号などに開示さ
れている。そして、ゲート電極４上を除く部分にマスク
をして、図５に示すように窒素を１×１０18〜１×１０
20／ｃｍ3程度含んだ炭化シリコンプラグ１０および１
１を形成する。
【００３６】次に、窒化酸化膜（ＳｉＯＮ）１２を全面
に堆積してからマスクパターニングを行ない、炭化シリ
コンプラグ１１に達するトレンチを形成する（図示せ
ず）。その後、タングステン層を堆積し、ＣＭＰにより
表面を平坦化しマスクパターニングを行なってエッチン
グすることによってビット線を形成する（図示せず）。
さらに図６に示すように、全面に窒化酸化膜１３および
シリコン窒化膜１４を堆積してから、マスクパターニン
グとエッチングを行ない、窒化膜１４の表面からの深さ
が０．１μｍ〜０．３μｍ程度のトレンチ１５を形成す
る。そして、リンやヒ素などのｎ型の不純物を１×１０
20〜１×１０21／ｃｍ3程度含んだｎ型ポリシリコン膜
１６を全面に形成してトレンチ１５を埋め込んだ後、図
７に示すようにＣＭＰによりシリコン窒化膜１４の表面
と同じ高さになるまでエッチングして平坦化し、ストレ
ージノードコンタクト１７を形成する。
に堆積してからマスクパターニングを行ない、炭化シリ
コンプラグ１１に達するトレンチを形成する（図示せ
ず）。その後、タングステン層を堆積し、ＣＭＰにより
表面を平坦化しマスクパターニングを行なってエッチン
グすることによってビット線を形成する（図示せず）。
さらに図６に示すように、全面に窒化酸化膜１３および
シリコン窒化膜１４を堆積してから、マスクパターニン
グとエッチングを行ない、窒化膜１４の表面からの深さ
が０．１μｍ〜０．３μｍ程度のトレンチ１５を形成す
る。そして、リンやヒ素などのｎ型の不純物を１×１０
20〜１×１０21／ｃｍ3程度含んだｎ型ポリシリコン膜
１６を全面に形成してトレンチ１５を埋め込んだ後、図
７に示すようにＣＭＰによりシリコン窒化膜１４の表面
と同じ高さになるまでエッチングして平坦化し、ストレ
ージノードコンタクト１７を形成する。
【００３７】次に図８に示すように、ストレージノード
コンタクト１７の上部のストレージノード形成領域を除
く全面にシリコン酸化膜を形成してから、ストレージノ
ードコンタクト１７と同種の不純物を同じように含むｎ
型ポリシリコン膜を堆積する。ここでは、筒型キャパシ
タを図示しているが、フィン型キャパシタなど他のキャ
パシタ形状でもよく、表面を粗面化するなどの処理を行
なう場合はこの後に続いて行なう。
コンタクト１７の上部のストレージノード形成領域を除
く全面にシリコン酸化膜を形成してから、ストレージノ
ードコンタクト１７と同種の不純物を同じように含むｎ
型ポリシリコン膜を堆積する。ここでは、筒型キャパシ
タを図示しているが、フィン型キャパシタなど他のキャ
パシタ形状でもよく、表面を粗面化するなどの処理を行
なう場合はこの後に続いて行なう。
【００３８】そしてシリコン酸化膜１８を除去した後、
図９に示すように窒化チタン膜（ＴｉＮ）と、その表面
にさらに５０Å〜１００Å程度のタンタルオキサイド膜
（Ｔａ2Ｏ5膜）を全面に形成する。その後、１×１０20
／ｃｍ3程度のリンを含むポリシリコンを全面に堆積
し、パターニングを行なってセルプレート２１を形成す
る。キャパシタ絶縁膜およびセルプレートは、メモリセ
ル領域全面を覆うように形成してもよいし、メモリセル
領域で複数個に分割して形成してもよい。このようにし
て、図１に示した半導体装置が形成される。また、メモ
リセルと周辺回路が同一基板内に形成されるものについ
ては、キャパシタの形成を行なう際に、メモリセル領域
のみが露出するようにマスクをしてから上記の処理を行
なう。
図９に示すように窒化チタン膜（ＴｉＮ）と、その表面
にさらに５０Å〜１００Å程度のタンタルオキサイド膜
（Ｔａ2Ｏ5膜）を全面に形成する。その後、１×１０20
／ｃｍ3程度のリンを含むポリシリコンを全面に堆積
し、パターニングを行なってセルプレート２１を形成す
る。キャパシタ絶縁膜およびセルプレートは、メモリセ
ル領域全面を覆うように形成してもよいし、メモリセル
領域で複数個に分割して形成してもよい。このようにし
て、図１に示した半導体装置が形成される。また、メモ
リセルと周辺回路が同一基板内に形成されるものについ
ては、キャパシタの形成を行なう際に、メモリセル領域
のみが露出するようにマスクをしてから上記の処理を行
なう。
【００３９】この半導体装置の製造方法によれば、サイ
ドウォールと分離酸化膜をマスクとして自己整合的にト
レンチを形成し、炭化シリコンプラグを形成しているの
で、簡略な工程でソース／ドレイン領域の表面の汚染が
除去されるとともに分離酸化膜２の端部付近のソース／
ドレイン領域６やｐ型半導体基板１に集中していた応力
が緩和されてリーク電流が減少する。
ドウォールと分離酸化膜をマスクとして自己整合的にト
レンチを形成し、炭化シリコンプラグを形成しているの
で、簡略な工程でソース／ドレイン領域の表面の汚染が
除去されるとともに分離酸化膜２の端部付近のソース／
ドレイン領域６やｐ型半導体基板１に集中していた応力
が緩和されてリーク電流が減少する。
【００４０】また、シリコンよりもエネルギーバンドギ
ャップの大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣによってソ
ース／ドレイン領域６とストレージノードコンタクト１
７をつなぐプラグを形成しているので、Ｓｈｏｃｋｌｅ
ｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成過程による電流
と、バンド間トンネル電流をともに抑え、ソース／ドレ
イン６付近の接合リーク電流を減少させることができ、
それによって、リフレッシュ特性が向上するとともに、
半導体装置の信頼性も向上した半導体装置の製造方法を
得ることができる。さらに、層間絶縁膜として窒化酸化
膜やフッ化酸化膜を用いており、ともにシリコン酸化膜
に比べて誘電率が低いため層間寄生容量が減少し、トラ
ンジスタの動作のスピードアップを図ることができる。
ャップの大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣによってソ
ース／ドレイン領域６とストレージノードコンタクト１
７をつなぐプラグを形成しているので、Ｓｈｏｃｋｌｅ
ｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成過程による電流
と、バンド間トンネル電流をともに抑え、ソース／ドレ
イン６付近の接合リーク電流を減少させることができ、
それによって、リフレッシュ特性が向上するとともに、
半導体装置の信頼性も向上した半導体装置の製造方法を
得ることができる。さらに、層間絶縁膜として窒化酸化
膜やフッ化酸化膜を用いており、ともにシリコン酸化膜
に比べて誘電率が低いため層間寄生容量が減少し、トラ
ンジスタの動作のスピードアップを図ることができる。
【００４１】実施の形態２．図１０〜図１５はこの発明
の実施の形態２を示す半導体装置の断面図である。以下
図を参照して、２３および２４はポリシリコンプラグ、
２５はポリシリコン膜である。まず、図１０を参照し
て、このポリシリコン膜２５の厚さは１ｎｍ程度で、リ
ンやヒ素などのｎ型不純物を含む場合はその不純物濃度
が１×１０16〜１×１０18／ｃｍ3程度であるが、不純
物を含まなくてもよい。これ以外に実施の形態１と異な
る点は、トレンチ８が形成されていないことである。こ
の半導体装置は、書き込みおよび読み出しをトンネル電
流で行なう。
の実施の形態２を示す半導体装置の断面図である。以下
図を参照して、２３および２４はポリシリコンプラグ、
２５はポリシリコン膜である。まず、図１０を参照し
て、このポリシリコン膜２５の厚さは１ｎｍ程度で、リ
ンやヒ素などのｎ型不純物を含む場合はその不純物濃度
が１×１０16〜１×１０18／ｃｍ3程度であるが、不純
物を含まなくてもよい。これ以外に実施の形態１と異な
る点は、トレンチ８が形成されていないことである。こ
の半導体装置は、書き込みおよび読み出しをトンネル電
流で行なう。
【００４２】ポリシリコン膜２５は、図１１に示すよう
に、ストレージノードコンタクト１７とポリシリコンプ
ラグ２３との界面に形成されてもよく、また、図１２に
示すように、ポリシリコンプラグ２３の内部や、図１３
に示すようにポリシリコンプラグ２３とソース／ドレイ
ン領域６の界面に形成されてもよい。しかし、ポリシリ
コンプラグ２３とソース／ドレイン領域６の接合部分に
は、ソース／ドレイン領域６の表面状態に依存したコン
タクト抵抗が生じるため、この部分にポリシリコン膜２
５を形成するとさらに抵抗が大きくなって、データの書
き込み速度が低下する。よって、ポリシリコン膜２５
は、ポリシリコンプラグ２３とソース／ドレイン領域６
の接合面から離して形成する方が好ましい。
に、ストレージノードコンタクト１７とポリシリコンプ
ラグ２３との界面に形成されてもよく、また、図１２に
示すように、ポリシリコンプラグ２３の内部や、図１３
に示すようにポリシリコンプラグ２３とソース／ドレイ
ン領域６の界面に形成されてもよい。しかし、ポリシリ
コンプラグ２３とソース／ドレイン領域６の接合部分に
は、ソース／ドレイン領域６の表面状態に依存したコン
タクト抵抗が生じるため、この部分にポリシリコン膜２
５を形成するとさらに抵抗が大きくなって、データの書
き込み速度が低下する。よって、ポリシリコン膜２５
は、ポリシリコンプラグ２３とソース／ドレイン領域６
の接合面から離して形成する方が好ましい。
【００４３】これらの半導体装置によれば、ストレージ
コンタクト１７はｎ型の不純物であるリンやヒ素を１×
１０20〜１×１０21／ｃｍ3程度含むポリシリコンによ
って形成され、ポリシリコンプラグ２３はリンやヒ素な
どのｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度
含んでいるのに対して、それよりも低い不純物濃度のポ
リシリコン膜２５を形成しているので、ポリシリコン膜
２５の抵抗が大きくなる。このポリシリコン膜２５は電
圧をかけないとほとんど電流が流れないので、ストレー
ジノード１９とソース／ドレイン領域６の間に電流が流
れるのを抑制し、リフレッシュポーズ時間を長くするこ
とができる。
コンタクト１７はｎ型の不純物であるリンやヒ素を１×
１０20〜１×１０21／ｃｍ3程度含むポリシリコンによ
って形成され、ポリシリコンプラグ２３はリンやヒ素な
どのｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度
含んでいるのに対して、それよりも低い不純物濃度のポ
リシリコン膜２５を形成しているので、ポリシリコン膜
２５の抵抗が大きくなる。このポリシリコン膜２５は電
圧をかけないとほとんど電流が流れないので、ストレー
ジノード１９とソース／ドレイン領域６の間に電流が流
れるのを抑制し、リフレッシュポーズ時間を長くするこ
とができる。
【００４４】また、層間絶縁膜として窒化酸化膜やフッ
化酸化膜を用いており、ともにシリコン酸化膜に比べて
誘電率が低いため層間寄生容量が減少し、トランジスタ
の動作のスピードアップを図ることができる。さらに、
ポリシリコン膜２５の代わりに、窒素などのｎ型不純物
を１×１０18〜１×１０20／ｃｍ3程度含む炭化シリコ
ン膜を形成すると、エネルギーバンドギャップが大きい
ためリーク電流を減少させることができ、リフレッシュ
特性が向上した半導体装置を得ることができる。
化酸化膜を用いており、ともにシリコン酸化膜に比べて
誘電率が低いため層間寄生容量が減少し、トランジスタ
の動作のスピードアップを図ることができる。さらに、
ポリシリコン膜２５の代わりに、窒素などのｎ型不純物
を１×１０18〜１×１０20／ｃｍ3程度含む炭化シリコ
ン膜を形成すると、エネルギーバンドギャップが大きい
ためリーク電流を減少させることができ、リフレッシュ
特性が向上した半導体装置を得ることができる。
【００４５】ポリシリコンプラグ２３が形成されない場
合も、図１４に示すようにストレージノードコンタクト
１７の内部や、図１５に示すようにストレージノードコ
ンタクト１７とソース／ドレイン領域６の界面に形成す
ればよいが、ストレージノードコンタクト１７とソース
／ドレイン領域６の接合部分には、ソース／ドレイン領
域６の表面状態に依存したコンタクト抵抗が生じる。よ
って、この部分にポリシリコン膜２５を形成するとさら
に抵抗が大きくなって、データの書き込み速度が低下す
るため、ポリシリコン膜２５は、図１４に示したように
ストレージノードコンタクト１７とソース／ドレイン領
域６の接合面から離して形成する方が好ましい。
合も、図１４に示すようにストレージノードコンタクト
１７の内部や、図１５に示すようにストレージノードコ
ンタクト１７とソース／ドレイン領域６の界面に形成す
ればよいが、ストレージノードコンタクト１７とソース
／ドレイン領域６の接合部分には、ソース／ドレイン領
域６の表面状態に依存したコンタクト抵抗が生じる。よ
って、この部分にポリシリコン膜２５を形成するとさら
に抵抗が大きくなって、データの書き込み速度が低下す
るため、ポリシリコン膜２５は、図１４に示したように
ストレージノードコンタクト１７とソース／ドレイン領
域６の接合面から離して形成する方が好ましい。
【００４６】図１６〜図１８は、この発明の実施の形態
２を示す半導体装置の製造方法の一工程を示す断面図で
あり、図において、２６はポリシリコン膜、２７はシリ
コン窒化膜である。
２を示す半導体装置の製造方法の一工程を示す断面図で
あり、図において、２６はポリシリコン膜、２７はシリ
コン窒化膜である。
【００４７】まず、図１０に示した半導体装置の製造方
法について説明する。実施の形態１と同様にして、分離
酸化膜２、ゲート酸化膜３、ゲート電極４、ソース／ド
レイン領域５および６、サイドウォール７を形成した
後、実施の形態１で炭化シリコンプラグを形成したとき
と同様にして、ポリシリコンプラグ２３および２４を形
成し、窒化酸化膜１２および１３、シリコン窒化膜１
４、トレンチ１５を形成する。
法について説明する。実施の形態１と同様にして、分離
酸化膜２、ゲート酸化膜３、ゲート電極４、ソース／ド
レイン領域５および６、サイドウォール７を形成した
後、実施の形態１で炭化シリコンプラグを形成したとき
と同様にして、ポリシリコンプラグ２３および２４を形
成し、窒化酸化膜１２および１３、シリコン窒化膜１
４、トレンチ１５を形成する。
【００４８】次に、リンやヒ素などのｎ型の不純物を１
×１０20〜１×１０21／ｃｍ3程度含んだｎ型ポリシリ
コン膜１６を全面に形成してエッチバックすることによ
り、トレンチ１５を途中まで埋め込んだ後、図１６に示
すように、リンやヒ素などのｎ型の不純物を１×１０16
〜１×１０18／ｃｍ3程度含むか、あるいは不純物を含
まないポリシリコン膜２６を全面に形成し、エッチバッ
クすることによって、１ｎｍ程度の厚さのポリシリコン
膜２５を形成する。その後、シリコン窒化膜２７を除去
する。そして、トレンチ１５を全部埋め込むようにポリ
シリコン膜１６を全面に形成した後、実施の形態１と同
様にしてＣＭＰによりシリコン窒化膜１４の表面と同程
度の高さになるまでエッチングして平坦化し、その上に
キャパシタを形成する。
×１０20〜１×１０21／ｃｍ3程度含んだｎ型ポリシリ
コン膜１６を全面に形成してエッチバックすることによ
り、トレンチ１５を途中まで埋め込んだ後、図１６に示
すように、リンやヒ素などのｎ型の不純物を１×１０16
〜１×１０18／ｃｍ3程度含むか、あるいは不純物を含
まないポリシリコン膜２６を全面に形成し、エッチバッ
クすることによって、１ｎｍ程度の厚さのポリシリコン
膜２５を形成する。その後、シリコン窒化膜２７を除去
する。そして、トレンチ１５を全部埋め込むようにポリ
シリコン膜１６を全面に形成した後、実施の形態１と同
様にしてＣＭＰによりシリコン窒化膜１４の表面と同程
度の高さになるまでエッチングして平坦化し、その上に
キャパシタを形成する。
【００４９】また、トレンチ１５を形成した後、ｎ型ポ
リシリコン膜１６を形成する前にポリシリコン膜２６を
形成すると、図１１に示したストレージノードコンタク
ト１７とポリシリコンプラグ２３との界面にポリシリコ
ン膜２５が形成された半導体装置が得られる。
リシリコン膜１６を形成する前にポリシリコン膜２６を
形成すると、図１１に示したストレージノードコンタク
ト１７とポリシリコンプラグ２３との界面にポリシリコ
ン膜２５が形成された半導体装置が得られる。
【００５０】次に図１２に示した半導体装置の製造方法
について説明する。実施の形態１と同様にして、分離酸
化膜２、ゲート酸化膜３、ゲート電極４、ソース／ドレ
イン領域５および６、サイドウォール７を形成する。次
に、リンやヒ素などのｎ型の不純物を１×１０18〜１×
１０20／ｃｍ3程度含むポリシリコン膜を全面に形成し
てエッチバックすることによって、ソース／ドレイン領
域５および６の表面にポリシリコンプラグ２３および２
４の一部を形成した後、図１７に示すようにソース／ド
レイン領域６の表面のみを露出するようにシリコン窒化
膜２７でマスクして、リンやヒ素などのｎ型の不純物を
１×１０16〜１×１０18／ｃｍ3程度含むか、あるいは
不純物を含まないポリシリコン膜２６を全面に形成し、
エッチバックしてポリシリコン膜２５を１ｎｍ程度の厚
さで形成する。その後、シリコン窒化膜２７を除去す
る。
について説明する。実施の形態１と同様にして、分離酸
化膜２、ゲート酸化膜３、ゲート電極４、ソース／ドレ
イン領域５および６、サイドウォール７を形成する。次
に、リンやヒ素などのｎ型の不純物を１×１０18〜１×
１０20／ｃｍ3程度含むポリシリコン膜を全面に形成し
てエッチバックすることによって、ソース／ドレイン領
域５および６の表面にポリシリコンプラグ２３および２
４の一部を形成した後、図１７に示すようにソース／ド
レイン領域６の表面のみを露出するようにシリコン窒化
膜２７でマスクして、リンやヒ素などのｎ型の不純物を
１×１０16〜１×１０18／ｃｍ3程度含むか、あるいは
不純物を含まないポリシリコン膜２６を全面に形成し、
エッチバックしてポリシリコン膜２５を１ｎｍ程度の厚
さで形成する。その後、シリコン窒化膜２７を除去す
る。
【００５１】そして、実施の形態１で炭化シリコンプラ
グを形成したときと同様にしてポリシリコンプラグ２３
および２４を形成し、窒化酸化膜１２および１３、シリ
コン窒化膜１４、トレンチ１５、ストレージノードコン
タクト１７、キャパシタ２２を形成する。また、サイド
ウォール７を形成した後、ポリシリコンプラグ２３およ
び２４を形成する前にポリシリコン膜２６を形成する
と、図１３に示したソース／ドレイン領域６とポリシリ
コンプラグ２３との界面にポリシリコン膜２５が形成さ
れた半導体装置が得られる。
グを形成したときと同様にしてポリシリコンプラグ２３
および２４を形成し、窒化酸化膜１２および１３、シリ
コン窒化膜１４、トレンチ１５、ストレージノードコン
タクト１７、キャパシタ２２を形成する。また、サイド
ウォール７を形成した後、ポリシリコンプラグ２３およ
び２４を形成する前にポリシリコン膜２６を形成する
と、図１３に示したソース／ドレイン領域６とポリシリ
コンプラグ２３との界面にポリシリコン膜２５が形成さ
れた半導体装置が得られる。
【００５２】次に図１４に示した半導体装置の製造方法
について説明する。実施の形態１と同様にして、分離酸
化膜２、ゲート酸化膜３、ゲート電極４、ソース／ドレ
イン領域５および６、サイドウォール７、窒化酸化膜１
２および１３、シリコン窒化膜１４した後、ソース／ド
レイン領域６に達するトレンチ１５を形成する。
について説明する。実施の形態１と同様にして、分離酸
化膜２、ゲート酸化膜３、ゲート電極４、ソース／ドレ
イン領域５および６、サイドウォール７、窒化酸化膜１
２および１３、シリコン窒化膜１４した後、ソース／ド
レイン領域６に達するトレンチ１５を形成する。
【００５３】次に、リンやヒ素などのｎ型の不純物を１
×１０20〜１×１０21／ｃｍ3程度含んだｎ型ポリシリ
コン膜１６を全面に形成してエッチバックすることによ
り、トレンチ１５を途中まで埋め込んだ後、図１８に示
すように、リンやヒ素などのｎ型の不純物を１×１０16
〜１×１０18／ｃｍ3程度含むか、あるいは不純物を含
まないポリシリコン膜２６を全面に形成し、エッチバッ
クして１ｎｍ程度の厚さのポリシリコン膜２５を形成す
る。その後、シリコン窒化膜２７を除去する。この時、
ポリシリコンプラグ２４は形成されていてもよい。そし
て、トレンチ１５を全部埋め込むようにポリシリコン膜
１６を全面に形成した後、実施の形態１と同様にしてＣ
ＭＰによりシリコン窒化膜１４の表面と同程度の高さに
なるまでエッチングして平坦化し、その上にキャパシタ
を形成する。
×１０20〜１×１０21／ｃｍ3程度含んだｎ型ポリシリ
コン膜１６を全面に形成してエッチバックすることによ
り、トレンチ１５を途中まで埋め込んだ後、図１８に示
すように、リンやヒ素などのｎ型の不純物を１×１０16
〜１×１０18／ｃｍ3程度含むか、あるいは不純物を含
まないポリシリコン膜２６を全面に形成し、エッチバッ
クして１ｎｍ程度の厚さのポリシリコン膜２５を形成す
る。その後、シリコン窒化膜２７を除去する。この時、
ポリシリコンプラグ２４は形成されていてもよい。そし
て、トレンチ１５を全部埋め込むようにポリシリコン膜
１６を全面に形成した後、実施の形態１と同様にしてＣ
ＭＰによりシリコン窒化膜１４の表面と同程度の高さに
なるまでエッチングして平坦化し、その上にキャパシタ
を形成する。
【００５４】また、トレンチ１５を形成した後、ｎ型ポ
リシリコン膜１６を形成する前にポリシリコン膜２６を
形成すると、図１５に示したストレージノードコンタク
ト１７とソース／ドレイン領域６との界面にポリシリコ
ン膜２５が形成された半導体装置が得られるが、この場
合もポリシリコンプラグ２４は形成されていてもよい。
リシリコン膜１６を形成する前にポリシリコン膜２６を
形成すると、図１５に示したストレージノードコンタク
ト１７とソース／ドレイン領域６との界面にポリシリコ
ン膜２５が形成された半導体装置が得られるが、この場
合もポリシリコンプラグ２４は形成されていてもよい。
【００５５】これらの半導体装置によれば、ストレージ
コンタクト１７はｎ型の不純物であるリンやヒ素を１×
１０20〜１×１０21／ｃｍ3程度含むポリシリコンによ
って形成され、ポリシリコンプラグ２３はリンやヒ素な
どのｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度
含んでいるのに対して、それよりも低い不純物濃度のポ
リシリコン膜２５を形成しているので、ポリシリコン膜
２５の抵抗が大きくなる。これによって、ストレージノ
ード１９とソース／ドレイン領域６の間に電流が流れる
のを抑制し、リフレッシュポーズ時間の長い半導体装置
の製造方法を得ることができる。
コンタクト１７はｎ型の不純物であるリンやヒ素を１×
１０20〜１×１０21／ｃｍ3程度含むポリシリコンによ
って形成され、ポリシリコンプラグ２３はリンやヒ素な
どのｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度
含んでいるのに対して、それよりも低い不純物濃度のポ
リシリコン膜２５を形成しているので、ポリシリコン膜
２５の抵抗が大きくなる。これによって、ストレージノ
ード１９とソース／ドレイン領域６の間に電流が流れる
のを抑制し、リフレッシュポーズ時間の長い半導体装置
の製造方法を得ることができる。
【００５６】また、層間絶縁膜として窒化酸化膜やフッ
化酸化膜を用いており、ともにシリコン酸化膜に比べて
誘電率が低いため層間寄生容量が減少し、トランジスタ
の動作のスピードアップを図ることができる。さらに、
ポリシリコン膜２５を形成するときと同様の方法で、窒
素などのｎ型不純物を１×１０18〜１×１０20／ｃｍ3
程度含む炭化シリコン膜を形成することもでき、炭化シ
リコン膜を形成すると、エネルギーバンドギャップが大
きいためリーク電流を減少させることができ、リフレッ
シュ特性が向上した半導体装置の製造方法を得ることが
できる。
化酸化膜を用いており、ともにシリコン酸化膜に比べて
誘電率が低いため層間寄生容量が減少し、トランジスタ
の動作のスピードアップを図ることができる。さらに、
ポリシリコン膜２５を形成するときと同様の方法で、窒
素などのｎ型不純物を１×１０18〜１×１０20／ｃｍ3
程度含む炭化シリコン膜を形成することもでき、炭化シ
リコン膜を形成すると、エネルギーバンドギャップが大
きいためリーク電流を減少させることができ、リフレッ
シュ特性が向上した半導体装置の製造方法を得ることが
できる。
【００５７】実施の形態３．図１９はこの発明の実施の
形態３を示す半導体装置の断面図である。以下図を参照
して、２８はシリコン酸化膜、２９はｐ型不純物層であ
る。この半導体装置は、ソース／ドレイン領域５および
６の一部にトレンチ８が形成され、その下のｐ型半導体
基板１中には１×１０20〜１×１０21／ｃｍ3程度のボ
ロンなどを含むｐ型不純物層２９が形成されている。ま
た、ポリシリコンプラグ２３および２４とｐ型半導体基
板１の間には、１ｎｍ〜１０ｎｍ程度の膜厚のシリコン
酸化膜２８が形成され、ｐ型半導体基板１とポリシリコ
ンプラグ２３および２４は直接接触しない。
形態３を示す半導体装置の断面図である。以下図を参照
して、２８はシリコン酸化膜、２９はｐ型不純物層であ
る。この半導体装置は、ソース／ドレイン領域５および
６の一部にトレンチ８が形成され、その下のｐ型半導体
基板１中には１×１０20〜１×１０21／ｃｍ3程度のボ
ロンなどを含むｐ型不純物層２９が形成されている。ま
た、ポリシリコンプラグ２３および２４とｐ型半導体基
板１の間には、１ｎｍ〜１０ｎｍ程度の膜厚のシリコン
酸化膜２８が形成され、ｐ型半導体基板１とポリシリコ
ンプラグ２３および２４は直接接触しない。
【００５８】この半導体装置によれば、ソース／ドレイ
ン領域６の一部がポリシリコンプラグ２３に置き換えら
れ、ポリシリコンプラグ２３とｐ型半導体基板１は、そ
の間にシリコン酸化膜２８が介在して直接接触せず、ソ
ース／ドレイン領域６とｐ型半導体基板１のｐｎ接合の
面積が減少して接合不良が減少し、リーク電流を抑制で
きるため、リフレッシュポーズ時間の長いＤＲＡＭセル
を実現することができる。また、トレンチ８を形成する
ことによって、ソース／ドレイン領域の表面の汚染が除
去されるので、接合不良が抑制されるとともに、分離酸
化膜２の端部付近のソース／ドレイン領域６やｐ型半導
体基板１に集中していた応力が緩和されるので、リーク
電流を減少させることができ、リフレッシュ特性が向上
するなど、半導体装置の信頼性が向上する。さらに、層
間絶縁膜として窒化酸化膜やフッ化酸化膜を用いてお
り、ともにシリコン酸化膜に比べて誘電率が低いため層
間寄生容量が減少し、トランジスタの動作のスピードア
ップを図ることができる。
ン領域６の一部がポリシリコンプラグ２３に置き換えら
れ、ポリシリコンプラグ２３とｐ型半導体基板１は、そ
の間にシリコン酸化膜２８が介在して直接接触せず、ソ
ース／ドレイン領域６とｐ型半導体基板１のｐｎ接合の
面積が減少して接合不良が減少し、リーク電流を抑制で
きるため、リフレッシュポーズ時間の長いＤＲＡＭセル
を実現することができる。また、トレンチ８を形成する
ことによって、ソース／ドレイン領域の表面の汚染が除
去されるので、接合不良が抑制されるとともに、分離酸
化膜２の端部付近のソース／ドレイン領域６やｐ型半導
体基板１に集中していた応力が緩和されるので、リーク
電流を減少させることができ、リフレッシュ特性が向上
するなど、半導体装置の信頼性が向上する。さらに、層
間絶縁膜として窒化酸化膜やフッ化酸化膜を用いてお
り、ともにシリコン酸化膜に比べて誘電率が低いため層
間寄生容量が減少し、トランジスタの動作のスピードア
ップを図ることができる。
【００５９】また、ソース／ドレイン領域５が形成され
ている部分も、ソース／ドレイン領域６の部分と同様に
トレンチおよびシリコン酸化膜を形成されているので、
ｐ型半導体基板１とソース／ドレイン領域５のｐｎ接合
の面積が減少して接合不良が減少するとともにソース／
ドレイン領域５の表面の汚染が除去されるので、接合不
良が抑制され、リーク電流を減少させることができ、駆
動能力が向上するという効果を奏する。ただし、パンチ
スルー耐性の向上を重視する場合には、ソース／ドレイ
ン領域６部分だけにトレンチ８を形成してもよい（図示
せず）。
ている部分も、ソース／ドレイン領域６の部分と同様に
トレンチおよびシリコン酸化膜を形成されているので、
ｐ型半導体基板１とソース／ドレイン領域５のｐｎ接合
の面積が減少して接合不良が減少するとともにソース／
ドレイン領域５の表面の汚染が除去されるので、接合不
良が抑制され、リーク電流を減少させることができ、駆
動能力が向上するという効果を奏する。ただし、パンチ
スルー耐性の向上を重視する場合には、ソース／ドレイ
ン領域６部分だけにトレンチ８を形成してもよい（図示
せず）。
【００６０】図２０、図２２および図２３は図１９に示
した半導体装置の製造方法の一工程を示す断面図であ
り、図２１および図２４は図１９に示した半導体装置の
製造方法の一工程を示す上面図である。図を参照して、
３０はレジスト、３１はシリコン酸化膜であり、波線３
２は、活性領域と素子分離酸化膜２の境界部分を表して
いる。まず、実施の形態１と同様にして、分離酸化膜
２、ゲート酸化膜３、ゲート電極４、ソース／ドレイン
領域５および６、サイドウォール７を形成した後、図２
０に示すように、ソース／ドレイン領域５および６の表
面以外の全体を覆うレジスト３０を形成する。図２１
は、ここまでの工程を終了した時の上面図である。そし
て、このレジスト３０とサイドウォール７をマスクとし
て異方性エッチングし、ソース／ドレイン領域５および
６を突き抜けるトレンチ８を形成する。
した半導体装置の製造方法の一工程を示す断面図であ
り、図２１および図２４は図１９に示した半導体装置の
製造方法の一工程を示す上面図である。図を参照して、
３０はレジスト、３１はシリコン酸化膜であり、波線３
２は、活性領域と素子分離酸化膜２の境界部分を表して
いる。まず、実施の形態１と同様にして、分離酸化膜
２、ゲート酸化膜３、ゲート電極４、ソース／ドレイン
領域５および６、サイドウォール７を形成した後、図２
０に示すように、ソース／ドレイン領域５および６の表
面以外の全体を覆うレジスト３０を形成する。図２１
は、ここまでの工程を終了した時の上面図である。そし
て、このレジスト３０とサイドウォール７をマスクとし
て異方性エッチングし、ソース／ドレイン領域５および
６を突き抜けるトレンチ８を形成する。
【００６１】次に、図２２に示すようにトレンチ８を形
成したのと同じマスクを用いて、トレンチ８が形成され
たｐ型半導体基板１の表面にボロンを１×１０20〜１×
１０21／ｃｍ3程度含むｐ型不純物層２９を形成する。
ここでは、マスクとしてレジスト３０を例にあげたが、
シリコン窒化膜でもかまわない。そして、レジスト３０
を除去した後、図２３に示すように熱酸化によってシリ
コン酸化膜３１を形成する。
成したのと同じマスクを用いて、トレンチ８が形成され
たｐ型半導体基板１の表面にボロンを１×１０20〜１×
１０21／ｃｍ3程度含むｐ型不純物層２９を形成する。
ここでは、マスクとしてレジスト３０を例にあげたが、
シリコン窒化膜でもかまわない。そして、レジスト３０
を除去した後、図２３に示すように熱酸化によってシリ
コン酸化膜３１を形成する。
【００６２】この酸化により、ソース／ドレイン領域５
の表面とトレンチ８の内壁部分に露出したソース／ドレ
イン領域６表面およびｐ型半導体基板１表面がシリコン
酸化膜で覆われるが、トレンチ８底面のｐ型半導体基板
１表面には、高濃度のボロンを含むｐ型不純物層２９が
形成されているため、増速酸化が起こる。ソース／ドレ
イン領域５もｎ型不純物の高濃度層であるため、その上
面では同様に増速酸化が起こるが、ｐ型不純物層２９の
濃度とソース／ドレイン領域５および６の濃度を調節す
ることにより、トレンチ８底面で形成されるシリコン酸
化膜厚がソース／ドレイン領域５上面でのシリコン酸化
膜厚よりも厚くなるようにシリコン酸化膜を形成するこ
とができる。
の表面とトレンチ８の内壁部分に露出したソース／ドレ
イン領域６表面およびｐ型半導体基板１表面がシリコン
酸化膜で覆われるが、トレンチ８底面のｐ型半導体基板
１表面には、高濃度のボロンを含むｐ型不純物層２９が
形成されているため、増速酸化が起こる。ソース／ドレ
イン領域５もｎ型不純物の高濃度層であるため、その上
面では同様に増速酸化が起こるが、ｐ型不純物層２９の
濃度とソース／ドレイン領域５および６の濃度を調節す
ることにより、トレンチ８底面で形成されるシリコン酸
化膜厚がソース／ドレイン領域５上面でのシリコン酸化
膜厚よりも厚くなるようにシリコン酸化膜を形成するこ
とができる。
【００６３】そして、シリコン酸化膜３１を全面的にエ
ッチングすると、１ｎｍ〜１０ｎｍ程度のシリコン酸化
膜２８が形成される。この後、実施の形態２と同様にし
て、ポリシリコンプラグ２３および２４を形成し、実施
の形態２と同様にして、窒化酸化膜１２および１３、シ
リコン窒化膜１４、トレンチ１５、ストレージノードコ
ンタクト１７、キャパシタ２２を形成する。
ッチングすると、１ｎｍ〜１０ｎｍ程度のシリコン酸化
膜２８が形成される。この後、実施の形態２と同様にし
て、ポリシリコンプラグ２３および２４を形成し、実施
の形態２と同様にして、窒化酸化膜１２および１３、シ
リコン窒化膜１４、トレンチ１５、ストレージノードコ
ンタクト１７、キャパシタ２２を形成する。
【００６４】この半導体装置の製造方法によれば、ソー
ス／ドレイン領域６の一部にトレンチ８を自己整合的に
形成しているので、簡単な工程で、ソース／ドレイン領
域の表面の汚染が除去されるとともに、ｐｎ接合の面積
を減少させて、接合不良が抑制されるのに加えて、分離
酸化膜２の端部付近のソース／ドレイン領域６やｐ型半
導体基板１に集中していた応力が緩和されるので、リー
ク電流を減少させることができ、リフレッシュ特性が向
上するなど、半導体装置の信頼性が向上する。また、層
間絶縁膜として窒化酸化膜やフッ化酸化膜を用いてお
り、ともにシリコン酸化膜に比べて誘電率が低いため層
間寄生容量が減少し、トランジスタの動作のスピードア
ップを図ることができる。さらに、ソース／ドレイン領
域５が形成されている部分も、ソース／ドレイン領域６
の部分と同様にトレンチおよびシリコン酸化膜を形成さ
れているので、ｐ型半導体基板１とソース／ドレイン領
域５のｐｎ接合の面積が減少して接合不良が減少すると
ともにソース／ドレイン領域５の表面の汚染が除去され
るので、接合不良が抑制され、リーク電流を減少させる
ことができ、駆動能力が向上するという効果を奏する。
ス／ドレイン領域６の一部にトレンチ８を自己整合的に
形成しているので、簡単な工程で、ソース／ドレイン領
域の表面の汚染が除去されるとともに、ｐｎ接合の面積
を減少させて、接合不良が抑制されるのに加えて、分離
酸化膜２の端部付近のソース／ドレイン領域６やｐ型半
導体基板１に集中していた応力が緩和されるので、リー
ク電流を減少させることができ、リフレッシュ特性が向
上するなど、半導体装置の信頼性が向上する。また、層
間絶縁膜として窒化酸化膜やフッ化酸化膜を用いてお
り、ともにシリコン酸化膜に比べて誘電率が低いため層
間寄生容量が減少し、トランジスタの動作のスピードア
ップを図ることができる。さらに、ソース／ドレイン領
域５が形成されている部分も、ソース／ドレイン領域６
の部分と同様にトレンチおよびシリコン酸化膜を形成さ
れているので、ｐ型半導体基板１とソース／ドレイン領
域５のｐｎ接合の面積が減少して接合不良が減少すると
ともにソース／ドレイン領域５の表面の汚染が除去され
るので、接合不良が抑制され、リーク電流を減少させる
ことができ、駆動能力が向上するという効果を奏する。
【００６５】トレンチ８を形成する際のマスクを、図２
４に示したように、ソース／ドレイン領域６の表面のみ
を露出するように形成するとソース／ドレイン領域５部
分にはトレンチ８が形成されず、パンチスルー耐性の向
上を図ることができる。
４に示したように、ソース／ドレイン領域６の表面のみ
を露出するように形成するとソース／ドレイン領域５部
分にはトレンチ８が形成されず、パンチスルー耐性の向
上を図ることができる。
【００６６】実施の形態４．図２５〜図２８はこの発明
の実施の形態４を示す半導体装置の断面図である。以下
図を参照して、３３はトレンチである。図２５を参照し
て、この半導体装置は、ソース／ドレイン領域５および
６の一部にソース／ドレイン領域５および６とｐ型半導
体基板１とのｐｎ接合よりも浅くトレンチ３３が形成さ
れている。
の実施の形態４を示す半導体装置の断面図である。以下
図を参照して、３３はトレンチである。図２５を参照し
て、この半導体装置は、ソース／ドレイン領域５および
６の一部にソース／ドレイン領域５および６とｐ型半導
体基板１とのｐｎ接合よりも浅くトレンチ３３が形成さ
れている。
【００６７】この半導体装置によれば、トレンチ３３を
形成したことによって、ソース／ドレイン領域５および
６の一部の表面がエッチング除去され、表面付近の汚染
による接続不良を防ぐことができるとともに、分離酸化
膜２の端部付近のソース／ドレイン領域６やｐ型半導体
基板１に集中していた応力が緩和されてリーク電流が減
少する。さらに、層間絶縁膜として窒化酸化膜やフッ化
酸化膜を用いており、ともにシリコン酸化膜に比べて誘
電率が低いため層間寄生容量が減少し、トランジスタの
動作のスピードアップを図ることができる。
形成したことによって、ソース／ドレイン領域５および
６の一部の表面がエッチング除去され、表面付近の汚染
による接続不良を防ぐことができるとともに、分離酸化
膜２の端部付近のソース／ドレイン領域６やｐ型半導体
基板１に集中していた応力が緩和されてリーク電流が減
少する。さらに、層間絶縁膜として窒化酸化膜やフッ化
酸化膜を用いており、ともにシリコン酸化膜に比べて誘
電率が低いため層間寄生容量が減少し、トランジスタの
動作のスピードアップを図ることができる。
【００６８】また、図２６に示すように分離酸化膜２の
表面の一部を削ってポリシリコンプラグ２３が形成され
ていてもよい。この半導体装置によれば、分離酸化膜２
の一部がエッチングされて除去されているので、ソース
／ドレイン領域６とポリシリコンプラグ２３の接合面積
に比べて、ポリシリコンプラグ２３の面積を大きく取る
ことができ、コンタクト抵抗が小さくなるので、書き込
み効率が上昇するなど、微細化されても信頼性の向上を
図ることができる。
表面の一部を削ってポリシリコンプラグ２３が形成され
ていてもよい。この半導体装置によれば、分離酸化膜２
の一部がエッチングされて除去されているので、ソース
／ドレイン領域６とポリシリコンプラグ２３の接合面積
に比べて、ポリシリコンプラグ２３の面積を大きく取る
ことができ、コンタクト抵抗が小さくなるので、書き込
み効率が上昇するなど、微細化されても信頼性の向上を
図ることができる。
【００６９】さらに、図２７に示すように、１つのトラ
ンジスタ当たりのソース／ドレイン領域５の長さをａと
し、ソース／ドレイン領域６の長さをｂとして、ａ≧ｂ
となるように形成すると、ソース／ドレイン領域６の長
さが短くなった分だけ、メモリセルの面積を縮小するこ
とができるとともに、ポリシリコンプラグ２３とソース
／ドレイン領域６の接続面積が小さくなるため、リーク
電流が減少し、リフレッシュポーズ時間を長くすること
ができるが、コンタクト面積は大きくとれるので書き込
み効率は低下しないという効果を奏する。なお、ソース
／ドレイン領域５は隣接する２つのトランジスタに共通
のものであるので、トランジスタ１つあたりのソース／
ドレイン領域５の長さはａとなる。
ンジスタ当たりのソース／ドレイン領域５の長さをａと
し、ソース／ドレイン領域６の長さをｂとして、ａ≧ｂ
となるように形成すると、ソース／ドレイン領域６の長
さが短くなった分だけ、メモリセルの面積を縮小するこ
とができるとともに、ポリシリコンプラグ２３とソース
／ドレイン領域６の接続面積が小さくなるため、リーク
電流が減少し、リフレッシュポーズ時間を長くすること
ができるが、コンタクト面積は大きくとれるので書き込
み効率は低下しないという効果を奏する。なお、ソース
／ドレイン領域５は隣接する２つのトランジスタに共通
のものであるので、トランジスタ１つあたりのソース／
ドレイン領域５の長さはａとなる。
【００７０】また、図２８に示すように、分離酸化膜２
の表面がｐ型半導体基板１の主表面よりも高く形成さ
れ、かつソース／ドレイン領域５および６が非常に浅く
形成されている場合には、ソース／ドレイン領域５およ
び６の表面にトレンチを形成する際に、ウエハ内のエッ
チング深さを均一にして、ソース／ドレイン領域５およ
び６とｐ型半導体基板１とのｐｎ接合よりも浅くするの
が難しいので、分離酸化膜２の端部のみを削ったトレン
チ３３が形成されていてもよい。この半導体装置によれ
ば、ソース／ドレイン領域６とポリシリコンプラグ２３
の接続する面積が減少するため、よりいっそうリーク電
流を抑えることができ、リフレッシュポーズ時間を長く
することができる。
の表面がｐ型半導体基板１の主表面よりも高く形成さ
れ、かつソース／ドレイン領域５および６が非常に浅く
形成されている場合には、ソース／ドレイン領域５およ
び６の表面にトレンチを形成する際に、ウエハ内のエッ
チング深さを均一にして、ソース／ドレイン領域５およ
び６とｐ型半導体基板１とのｐｎ接合よりも浅くするの
が難しいので、分離酸化膜２の端部のみを削ったトレン
チ３３が形成されていてもよい。この半導体装置によれ
ば、ソース／ドレイン領域６とポリシリコンプラグ２３
の接続する面積が減少するため、よりいっそうリーク電
流を抑えることができ、リフレッシュポーズ時間を長く
することができる。
【００７１】図２９〜図３２は、この発明の実施の形態
４を示す半導体装置の製造方法の一工程を示す図であ
り、図２９、図３０および図３２は断面図であり、図３
１は上面図である。まず、図２５に示した半導体装置の
製造方法について説明する。実施の形態１と同様にし
て、分離酸化膜２、ゲート酸化膜３、ゲート電極４、ソ
ース／ドレイン領域５および６、サイドウォール７を形
成した後、図２９に示すように、シリコン酸化膜との選
択比を大きく確保することのできるシリコンエッチング
材によって、自己整合的にソース／ドレイン領域５およ
び６よりも浅いトレンチ３３を形成する。そして、ソー
ス／ドレイン領域５および６とｐ型半導体基板１のｐｎ
接合がトレンチ３３の底面よりも深くなるように、全面
にリンをイオン注入する。
４を示す半導体装置の製造方法の一工程を示す図であ
り、図２９、図３０および図３２は断面図であり、図３
１は上面図である。まず、図２５に示した半導体装置の
製造方法について説明する。実施の形態１と同様にし
て、分離酸化膜２、ゲート酸化膜３、ゲート電極４、ソ
ース／ドレイン領域５および６、サイドウォール７を形
成した後、図２９に示すように、シリコン酸化膜との選
択比を大きく確保することのできるシリコンエッチング
材によって、自己整合的にソース／ドレイン領域５およ
び６よりも浅いトレンチ３３を形成する。そして、ソー
ス／ドレイン領域５および６とｐ型半導体基板１のｐｎ
接合がトレンチ３３の底面よりも深くなるように、全面
にリンをイオン注入する。
【００７２】この後、実施の形態２と同様にして、ポリ
シリコンプラグ２３および２４を形成し、実施の形態２
と同様にして、窒化酸化膜１２および１３、シリコン窒
化膜１４、トレンチ１５、ストレージノードコンタクト
１７、キャパシタ２２を形成することによって、図２５
に示した半導体装置が形成される。
シリコンプラグ２３および２４を形成し、実施の形態２
と同様にして、窒化酸化膜１２および１３、シリコン窒
化膜１４、トレンチ１５、ストレージノードコンタクト
１７、キャパシタ２２を形成することによって、図２５
に示した半導体装置が形成される。
【００７３】この半導体装置の製造方法によれば、自己
整合的にトレンチ３３を形成したことによって、簡略な
工程で、ソース／ドレイン領域５および６の一部の表面
がエッチング除去され、表面付近の汚染による接続不良
を防ぐことができるとともに、分離酸化膜２の端部付近
のソース／ドレイン領域６やｐ型半導体基板１に集中し
ていた応力が緩和されてリーク電流が減少した半導体装
置を得ることができる。また、層間絶縁膜として窒化酸
化膜やフッ化酸化膜を用いており、ともにシリコン酸化
膜に比べて誘電率が低いため層間寄生容量が減少し、ト
ランジスタの動作のスピードアップを図ることができ
る。
整合的にトレンチ３３を形成したことによって、簡略な
工程で、ソース／ドレイン領域５および６の一部の表面
がエッチング除去され、表面付近の汚染による接続不良
を防ぐことができるとともに、分離酸化膜２の端部付近
のソース／ドレイン領域６やｐ型半導体基板１に集中し
ていた応力が緩和されてリーク電流が減少した半導体装
置を得ることができる。また、層間絶縁膜として窒化酸
化膜やフッ化酸化膜を用いており、ともにシリコン酸化
膜に比べて誘電率が低いため層間寄生容量が減少し、ト
ランジスタの動作のスピードアップを図ることができ
る。
【００７４】次に図２６に示した半導体装置の製造方法
について説明する。実施の形態１と同様にして、分離酸
化膜２、ゲート酸化膜３、ゲート電極４、ソース／ドレ
イン領域５および６、サイドウォール７を形成するが、
サイドウォール７はシリコン窒化酸化膜（ＳｉＯＮ膜）
である。
について説明する。実施の形態１と同様にして、分離酸
化膜２、ゲート酸化膜３、ゲート電極４、ソース／ドレ
イン領域５および６、サイドウォール７を形成するが、
サイドウォール７はシリコン窒化酸化膜（ＳｉＯＮ膜）
である。
【００７５】図３０に示すように、分離酸化膜２のうち
の端部以外の部分の表面を覆うようにレジスト３０でマ
スクする。図３１は、ここまでの工程を終了した時の上
面図である。そして、ソース／ドレイン領域５および６
と、分離酸化膜２の表面を、サイドウォール７とレジス
ト３０をマスクとしてエッチング除去し、ソース／ドレ
イン領域５および６よりも浅く、かつ分離酸化膜２端部
の表面上に広がるトレンチ３３を形成する。その後、ソ
ース／ドレイン領域５および６とｐ型半導体基板１のｐ
ｎ接合がトレンチ３３の底面よりも深くなるように、全
面にリンをイオン注入する。
の端部以外の部分の表面を覆うようにレジスト３０でマ
スクする。図３１は、ここまでの工程を終了した時の上
面図である。そして、ソース／ドレイン領域５および６
と、分離酸化膜２の表面を、サイドウォール７とレジス
ト３０をマスクとしてエッチング除去し、ソース／ドレ
イン領域５および６よりも浅く、かつ分離酸化膜２端部
の表面上に広がるトレンチ３３を形成する。その後、ソ
ース／ドレイン領域５および６とｐ型半導体基板１のｐ
ｎ接合がトレンチ３３の底面よりも深くなるように、全
面にリンをイオン注入する。
【００７６】シリコン窒化酸化膜（ＳｉＯＮ膜）で形成
されたサイドウォール７とレジスト３０をマスクとして
エッチングを行なうので、ソース／ドレイン領域６と接
する部分の分離酸化膜２の端部が自己整合的に除去され
る。これによって、ソース／ドレイン領域６のコンタク
ト面積を大きく取ることができて、コンタクト抵抗が小
さくなるので、書き込み効率が上昇するなど、微細化さ
れても信頼性の向上した半導体装置の製造方法を得るこ
とができる。
されたサイドウォール７とレジスト３０をマスクとして
エッチングを行なうので、ソース／ドレイン領域６と接
する部分の分離酸化膜２の端部が自己整合的に除去され
る。これによって、ソース／ドレイン領域６のコンタク
ト面積を大きく取ることができて、コンタクト抵抗が小
さくなるので、書き込み効率が上昇するなど、微細化さ
れても信頼性の向上した半導体装置の製造方法を得るこ
とができる。
【００７７】さらに、１つのトランジスタ当たりのソー
ス／ドレイン領域５の長さをａとし、ソース／ドレイン
領域６の長さをｂとして、ａ≧ｂとなるようにすると、
図２７に示した半導体装置が形成される。これによっ
て、ソース／ドレイン領域６の長さが短くなった分だ
け、メモリセルの面積を縮小することができるととも
に、ポリシリコンプラグ２３とソース／ドレイン領域６
の接続面積が小さくなるため、リーク電流が減少し、リ
フレッシュポーズ時間を長くすることができる。なお、
ソース／ドレイン領域５は隣接する２つのトランジスタ
に共通のものであるので、トランジスタ１つあたりのソ
ース／ドレイン領域５の長さはａとなる。
ス／ドレイン領域５の長さをａとし、ソース／ドレイン
領域６の長さをｂとして、ａ≧ｂとなるようにすると、
図２７に示した半導体装置が形成される。これによっ
て、ソース／ドレイン領域６の長さが短くなった分だ
け、メモリセルの面積を縮小することができるととも
に、ポリシリコンプラグ２３とソース／ドレイン領域６
の接続面積が小さくなるため、リーク電流が減少し、リ
フレッシュポーズ時間を長くすることができる。なお、
ソース／ドレイン領域５は隣接する２つのトランジスタ
に共通のものであるので、トランジスタ１つあたりのソ
ース／ドレイン領域５の長さはａとなる。
【００７８】また、分離酸化膜２の表面がｐ型半導体基
板１の主表面よりも高く形成され、かつソース／ドレイ
ン領域５および６が非常に浅く形成されている場合に
も、まず実施の形態１と同様にして、分離酸化膜２、ゲ
ート酸化膜３、ゲート電極４、ソース／ドレイン領域５
および６を形成した後、全面に形成したシリコン窒化酸
化膜をエッチバックしてサイドウォール７を形成する。
板１の主表面よりも高く形成され、かつソース／ドレイ
ン領域５および６が非常に浅く形成されている場合に
も、まず実施の形態１と同様にして、分離酸化膜２、ゲ
ート酸化膜３、ゲート電極４、ソース／ドレイン領域５
および６を形成した後、全面に形成したシリコン窒化酸
化膜をエッチバックしてサイドウォール７を形成する。
【００７９】そして、図３２に示したようにレジスト３
０でマスクをするが、分離酸化膜２上に形成されたゲー
ト電極４とそれを覆うサイドウォール７は、分離酸化膜
２と活性領域の境界から距離を持って、分離酸化膜２の
中央よりに形成されているため、この後、シリコンおよ
びシリコン窒化酸化膜との選択比を大きく確保すること
のできる酸化膜エッチング材によって自己整合的にエッ
チングすると、分離酸化膜２の端部のみが除去される。
このようにして、トレンチ３３が形成される。そして、
実施の形態２と同様にして、ポリシリコンプラグ２３お
よび２４を形成し、実施の形態２と同様にして、窒化酸
化膜１２および１３、シリコン窒化膜１４、トレンチ１
５、ストレージノードコンタクト１７、キャパシタ２２
を形成することによって、図２８に示した半導体装置が
形成される。
０でマスクをするが、分離酸化膜２上に形成されたゲー
ト電極４とそれを覆うサイドウォール７は、分離酸化膜
２と活性領域の境界から距離を持って、分離酸化膜２の
中央よりに形成されているため、この後、シリコンおよ
びシリコン窒化酸化膜との選択比を大きく確保すること
のできる酸化膜エッチング材によって自己整合的にエッ
チングすると、分離酸化膜２の端部のみが除去される。
このようにして、トレンチ３３が形成される。そして、
実施の形態２と同様にして、ポリシリコンプラグ２３お
よび２４を形成し、実施の形態２と同様にして、窒化酸
化膜１２および１３、シリコン窒化膜１４、トレンチ１
５、ストレージノードコンタクト１７、キャパシタ２２
を形成することによって、図２８に示した半導体装置が
形成される。
【００８０】この半導体装置の製造方法よれば、分離酸
化膜２の表面がｐ型半導体基板１の表面よりも高く形成
されていて、かつ、ソース／ドレイン領域５および６が
非常に浅く形成されている場合でも、分離酸化膜２の端
部を除去しているので、簡単な工程で、ソース／ドレイ
ン領域６とポリシリコンプラグ２３の接続する面積が減
少し、リーク電流を抑えてリフレッシュポーズ時間を長
くした半導体装置を形成できる。図３２においては、分
離酸化膜２の端部を削って形成されたトレンチ３３の底
面が、ソース／ドレイン領域６の表面と一致している
が、一致していない場合にも同様の効果を得ることがで
きる。
化膜２の表面がｐ型半導体基板１の表面よりも高く形成
されていて、かつ、ソース／ドレイン領域５および６が
非常に浅く形成されている場合でも、分離酸化膜２の端
部を除去しているので、簡単な工程で、ソース／ドレイ
ン領域６とポリシリコンプラグ２３の接続する面積が減
少し、リーク電流を抑えてリフレッシュポーズ時間を長
くした半導体装置を形成できる。図３２においては、分
離酸化膜２の端部を削って形成されたトレンチ３３の底
面が、ソース／ドレイン領域６の表面と一致している
が、一致していない場合にも同様の効果を得ることがで
きる。
【００８１】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、ソ
ース／ドレイン領域の表面にトレンチを形成しているた
め、ソース／ドレイン領域の表面の汚染が除去されると
ともに、分離酸化膜の端部付近のソース／ドレイン領域
やｐ型半導体基板に集中していた応力が緩和されてリー
ク電流が減少し、リフレッシュ特性が向上するととも
に、半導体装置の信頼性も向上する。
ているので、以下のような効果を奏する。本発明は、ソ
ース／ドレイン領域の表面にトレンチを形成しているた
め、ソース／ドレイン領域の表面の汚染が除去されると
ともに、分離酸化膜の端部付近のソース／ドレイン領域
やｐ型半導体基板に集中していた応力が緩和されてリー
ク電流が減少し、リフレッシュ特性が向上するととも
に、半導体装置の信頼性も向上する。
【００８２】さらに、ソース／ドレイン領域よりも深く
形成したトレンチを、シリコンよりもエネルギーバンド
ギャップの大きい物質によって埋め込み、ソース／ドレ
イン領域とストレージノードコンタクトをつなぐプラグ
を形成しているので、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈ
ａｌｌ（ＳＲＨ）生成過程による電流と、バンド間トン
ネル電流をともに抑えるとともに、ソース／ドレイン領
域とｐ型半導体基板によって形成されるｐｎ接合が減少
し、接合不良が抑制されるので、ソース／ドレイン領域
付近の接合リーク電流を減少させることができる。
形成したトレンチを、シリコンよりもエネルギーバンド
ギャップの大きい物質によって埋め込み、ソース／ドレ
イン領域とストレージノードコンタクトをつなぐプラグ
を形成しているので、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈ
ａｌｌ（ＳＲＨ）生成過程による電流と、バンド間トン
ネル電流をともに抑えるとともに、ソース／ドレイン領
域とｐ型半導体基板によって形成されるｐｎ接合が減少
し、接合不良が抑制されるので、ソース／ドレイン領域
付近の接合リーク電流を減少させることができる。
【００８３】さらに、シリコンよりもバンドギャップの
大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどの炭化シリコン
によってプラグを形成しているので、効率よくＳｈｏｃ
ｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成過程によ
る電流と、バンド間トンネル電流をともに抑え、ソース
／ドレイン領域付近の接合リーク電流を減少させること
ができる。
大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどの炭化シリコン
によってプラグを形成しているので、効率よくＳｈｏｃ
ｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成過程によ
る電流と、バンド間トンネル電流をともに抑え、ソース
／ドレイン領域付近の接合リーク電流を減少させること
ができる。
【００８４】また、トレンチがソース／ドレイン領域よ
りも深く形成され、このトレンチを埋め込んで形成され
た配線とｐ型半導体基板との間にシリコン酸化膜が形成
されているため、ソース／ドレイン領域とｐ型半導体基
板のｐｎ接合の面積が減少して接合不良が減少し、リー
ク電流を抑制できるため、リフレッシュポーズ時間の長
いＤＲＡＭセルを実現することができる。
りも深く形成され、このトレンチを埋め込んで形成され
た配線とｐ型半導体基板との間にシリコン酸化膜が形成
されているため、ソース／ドレイン領域とｐ型半導体基
板のｐｎ接合の面積が減少して接合不良が減少し、リー
ク電流を抑制できるため、リフレッシュポーズ時間の長
いＤＲＡＭセルを実現することができる。
【００８５】そして、分離酸化膜に隣接するソース／ド
レイン領域に表面に形成されたトレンチが、分離酸化膜
上に広がって形成され、このソース／ドレイン領域にキ
ャパシタが接続されているため、ソース／ドレイン領域
と配線の接続面積が小さくてもコンタクト面積を大きく
取ることができてコンタクト抵抗が小さくなり、書き込
み効率が上昇するなど、微細化されても信頼性の向上を
図ることができる。
レイン領域に表面に形成されたトレンチが、分離酸化膜
上に広がって形成され、このソース／ドレイン領域にキ
ャパシタが接続されているため、ソース／ドレイン領域
と配線の接続面積が小さくてもコンタクト面積を大きく
取ることができてコンタクト抵抗が小さくなり、書き込
み効率が上昇するなど、微細化されても信頼性の向上を
図ることができる。
【００８６】また、キャパシタとソース／ドレイン領域
を接続する配線層中の、キャパシタから離れた部分に、
高抵抗の薄膜が形成されているため、電圧をかけない時
にキャパシタとソース／ドレイン領域の間に電流が流れ
るのを抑制し、リフレッシュポーズ時間を長くすること
ができる。
を接続する配線層中の、キャパシタから離れた部分に、
高抵抗の薄膜が形成されているため、電圧をかけない時
にキャパシタとソース／ドレイン領域の間に電流が流れ
るのを抑制し、リフレッシュポーズ時間を長くすること
ができる。
【００８７】さらに、配線層と高抵抗の薄膜を多結晶シ
リコンで形成し、それに含まれる不純物濃度によってそ
れぞれの抵抗を調節しているので、埋め込み性がよく、
良好な接続が得られるとともに、リーク電流も抑えるこ
とができる。
リコンで形成し、それに含まれる不純物濃度によってそ
れぞれの抵抗を調節しているので、埋め込み性がよく、
良好な接続が得られるとともに、リーク電流も抑えるこ
とができる。
【００８８】また、キャパシタとソース／ドレイン領域
を接続する配線層中に、この配線層よりもエネルギーバ
ンドギャップの大きい物質で薄膜を形成しているので、
Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成
過程による電流と、バンド間トンネル電流をともに抑え
るので、リーク電流を減少させることができ、リフレッ
シュポーズ時間を長くすることができる。
を接続する配線層中に、この配線層よりもエネルギーバ
ンドギャップの大きい物質で薄膜を形成しているので、
Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成
過程による電流と、バンド間トンネル電流をともに抑え
るので、リーク電流を減少させることができ、リフレッ
シュポーズ時間を長くすることができる。
【００８９】さらに、シリコンよりもバンドギャップの
大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどの炭化シリコン
によって配線層中の薄膜を形成しているので、効率よく
Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成
過程による電流と、バンド間トンネル電流をともに抑
え、ソース／ドレイン領域付近の接合リーク電流を減少
させることができる。
大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどの炭化シリコン
によって配線層中の薄膜を形成しているので、効率よく
Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成
過程による電流と、バンド間トンネル電流をともに抑
え、ソース／ドレイン領域付近の接合リーク電流を減少
させることができる。
【００９０】また、ソース／ドレイン領域の表面にトレ
ンチを形成しているため、簡略な工程で分離酸化膜の端
部付近のソース／ドレイン領域やｐ型半導体基板に集中
していた応力が緩和されてリーク電流が減少し、リフレ
ッシュ特性が向上するとともに、信頼性の向上した半導
体装置の製造方法を得ることができる。
ンチを形成しているため、簡略な工程で分離酸化膜の端
部付近のソース／ドレイン領域やｐ型半導体基板に集中
していた応力が緩和されてリーク電流が減少し、リフレ
ッシュ特性が向上するとともに、信頼性の向上した半導
体装置の製造方法を得ることができる。
【００９１】さらに、ソース／ドレイン領域よりも深く
形成したトレンチを、シリコンよりもエネルギーバンド
ギャップの大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどの炭
化シリコンによって埋め込み、ソース／ドレイン領域と
ストレージノードコンタクトをつなぐプラグを形成して
いるので、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（Ｓ
ＲＨ）生成過程による電流と、バンド間トンネル電流を
ともに抑えるとともに、ソース／ドレイン領域とｐ型半
導体基板によって形成されるｐｎ接合が減少し、接合不
良が抑制されるので、ソース／ドレイン領域付近の接合
リーク電流を減少させることができる。
形成したトレンチを、シリコンよりもエネルギーバンド
ギャップの大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどの炭
化シリコンによって埋め込み、ソース／ドレイン領域と
ストレージノードコンタクトをつなぐプラグを形成して
いるので、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（Ｓ
ＲＨ）生成過程による電流と、バンド間トンネル電流を
ともに抑えるとともに、ソース／ドレイン領域とｐ型半
導体基板によって形成されるｐｎ接合が減少し、接合不
良が抑制されるので、ソース／ドレイン領域付近の接合
リーク電流を減少させることができる。
【００９２】また、トレンチをソース／ドレイン領域よ
りも深く形成し、熱酸化によって形成したシリコン酸化
膜をエッチバックしてトレンチの内のｐ型半導体基板が
露出している部分にのみシリコン酸化膜を残すため、簡
単な工程でソース／ドレイン領域とｐ型半導体基板のｐ
ｎ接合の面積が減少して接合不良が減少し、リーク電流
を抑制できるため、リフレッシュポーズ時間の長いＤＲ
ＡＭセルを実現することができる。
りも深く形成し、熱酸化によって形成したシリコン酸化
膜をエッチバックしてトレンチの内のｐ型半導体基板が
露出している部分にのみシリコン酸化膜を残すため、簡
単な工程でソース／ドレイン領域とｐ型半導体基板のｐ
ｎ接合の面積が減少して接合不良が減少し、リーク電流
を抑制できるため、リフレッシュポーズ時間の長いＤＲ
ＡＭセルを実現することができる。
【００９３】また、わずかな工程の増加で、キャパシタ
とソース／ドレイン領域を接続する配線層中の、キャパ
シタから離れた部分に、高抵抗の薄膜を形成しているた
め、電圧をかけない時にキャパシタとソース／ドレイン
領域の間に電流が流れるのを抑制し、リフレッシュポー
ズ時間を長くすることができる。
とソース／ドレイン領域を接続する配線層中の、キャパ
シタから離れた部分に、高抵抗の薄膜を形成しているた
め、電圧をかけない時にキャパシタとソース／ドレイン
領域の間に電流が流れるのを抑制し、リフレッシュポー
ズ時間を長くすることができる。
【００９４】さらに、配線層と高抵抗の薄膜を多結晶シ
リコンで形成し、それに含まれる不純物濃度によってそ
れぞれの抵抗を調節しているので、埋め込み性がよく、
良好な接続が得られるとともに、リーク電流も抑えるこ
とができる。
リコンで形成し、それに含まれる不純物濃度によってそ
れぞれの抵抗を調節しているので、埋め込み性がよく、
良好な接続が得られるとともに、リーク電流も抑えるこ
とができる。
【００９５】また、わずかな工程の増加で、キャパシタ
とソース／ドレイン領域を接続する配線層中に、この配
線層よりもエネルギーバンドギャップの大きい物質で薄
膜を形成しているので、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−
Ｈａｌｌ（ＳＲＨ）生成過程による電流と、バンド間ト
ンネル電流をともに抑え、リーク電流が減少し、リフレ
ッシュポーズ時間の長い半導体装置を得ることができ
る。
とソース／ドレイン領域を接続する配線層中に、この配
線層よりもエネルギーバンドギャップの大きい物質で薄
膜を形成しているので、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−
Ｈａｌｌ（ＳＲＨ）生成過程による電流と、バンド間ト
ンネル電流をともに抑え、リーク電流が減少し、リフレ
ッシュポーズ時間の長い半導体装置を得ることができ
る。
【００９６】さらに、シリコンよりもバンドギャップの
大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどの炭化シリコン
によって配線層中の薄膜を形成しているので、効率よく
Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成
過程による電流と、バンド間トンネル電流をともに抑
え、ソース／ドレイン領域付近の接合リーク電流を減少
させることができる。
大きい４Ｈ−ＳｉＣや６Ｈ−ＳｉＣなどの炭化シリコン
によって配線層中の薄膜を形成しているので、効率よく
Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）生成
過程による電流と、バンド間トンネル電流をともに抑
え、ソース／ドレイン領域付近の接合リーク電流を減少
させることができる。
【図１】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法をの一工程を示す断面図である。
造方法をの一工程を示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法をの一工程を示す断面図である。
造方法をの一工程を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法をの一工程を示す断面図である。
造方法をの一工程を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法をの一工程を示す断面図である。
造方法をの一工程を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法をの一工程を示す断面図である。
造方法をの一工程を示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法をの一工程を示す断面図である。
造方法をの一工程を示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法をの一工程を示す断面図である。
造方法をの一工程を示す断面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製
造方法をの一工程を示す断面図である。
造方法をの一工程を示す断面図である。
【図１０】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
示す断面図である。
【図１３】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
示す断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１７】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１８】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１９】 本発明の実施の形態３に係る半導体装置を
示す断面図である。
示す断面図である。
【図２０】 本発明の実施の形態３に係る半導体装置に
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図２１】 本発明の実施の形態３に係る半導体装置に
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図２２】 本発明の実施の形態３に係る半導体装置に
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図２３】 本発明の実施の形態３に係る半導体装置に
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図２４】 本発明の実施の形態３に係る半導体装置に
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図２５】 本発明の実施の形態４に係る半導体装置を
示す断面図である。
示す断面図である。
【図２６】 本発明の実施の形態４に係る半導体装置を
示す断面図である。
示す断面図である。
【図２７】 本発明の実施の形態４に係る半導体装置を
示す断面図である。
示す断面図である。
【図２８】 本発明の実施の形態４に係る半導体装置を
示す断面図である。
示す断面図である。
【図２９】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図３０】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す上面図である。
製造方法の一工程を示す上面図である。
【図３１】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す上面図である。
製造方法の一工程を示す上面図である。
【図３２】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図３３】 従来の半導体装置のメモリセルの等価回路
を示す図である。
を示す図である。
【図３４】 従来の半導体装置を示す断面図である。
１ ｐ型半導体基板、 ２ 分離酸化膜、 ３ ゲート
酸化膜、 ４ ゲート電極、 ５ ソース／ドレイン領
域、 ６ ソース／ドレイン領域、 ７ サイドウォー
ル、 ８ トレンチ、 ９ 炭化シリコン層（Ｓｉ
Ｃ）、 １０ 炭化シリコンプラグ、 １１ 炭化シリ
コンプラグ、 １２ 窒化酸化膜（ＳｉＯＮ膜）、 １
３ 窒化酸化膜（ＳｉＯＮ膜）、 １４ シリコン窒化
膜、 １５トレンチ、 １７ ストレージノードコンタ
クト、 １８ シリコン酸化膜、１９ ストレージノー
ド、 ２０ キャパシタ絶縁膜、 ２１ セルプレー
ト、２３ ポリシリコンプラグ、 ２４ ポリシリコン
プラグ、 ２５ ポリシリコン膜、 ２７ シリコン窒
化膜、 ２８ シリコン酸化膜、 ２９ ｐ型不純物
層、 ３０ レジスト、 ３１ シリコン酸化膜、 ３
３ トレンチ
酸化膜、 ４ ゲート電極、 ５ ソース／ドレイン領
域、 ６ ソース／ドレイン領域、 ７ サイドウォー
ル、 ８ トレンチ、 ９ 炭化シリコン層（Ｓｉ
Ｃ）、 １０ 炭化シリコンプラグ、 １１ 炭化シリ
コンプラグ、 １２ 窒化酸化膜（ＳｉＯＮ膜）、 １
３ 窒化酸化膜（ＳｉＯＮ膜）、 １４ シリコン窒化
膜、 １５トレンチ、 １７ ストレージノードコンタ
クト、 １８ シリコン酸化膜、１９ ストレージノー
ド、 ２０ キャパシタ絶縁膜、 ２１ セルプレー
ト、２３ ポリシリコンプラグ、 ２４ ポリシリコン
プラグ、 ２５ ポリシリコン膜、 ２７ シリコン窒
化膜、 ２８ シリコン酸化膜、 ２９ ｐ型不純物
層、 ３０ レジスト、 ３１ シリコン酸化膜、 ３
３ トレンチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｂ 21/8242
Claims (16)
- 【請求項１】 半導体基板と、 前記半導体基板の主表面の分離領域に形成された分離酸
化膜と、 前記半導体基板の主表面の前記分離領域に囲まれた活性
領域に形成された一対のソース／ドレイン領域と、 前記ソース／ドレイン領域の主表面に形成されたトレン
チと、 前記活性領域の主表面上に絶縁膜を介して形成されたゲ
ート電極と、 全面を覆うように形成された層間絶縁膜と、 前記層間絶縁膜に開口され、前記トレンチに到達する配
線と、 前記ソース／ドレイン領域のいずれか一方に前記配線を
介して接続されるキャパシタとを備えた半導体装置。 - 【請求項２】 トレンチがソース／ドレイン領域よりも
深く形成され、配線は、シリコンよりもエネルギーバン
ドギャップの大きい物質を前記トレンチに埋め込んで形
成される第１の層と、この第１の層に接続する第２の層
からなることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１の層が炭化シリコンからなることを
特徴とする請求項２記載の半導体装置。 - 【請求項４】 トレンチがソース／ドレイン領域よりも
深く形成され、配線と半導体基板の界面に形成されたシ
リコン酸化膜を備えたことを特徴とする請求項１記載の
半導体装置。 - 【請求項５】 キャパシタに接続する方のソース／ドレ
イン領域が分離酸化膜に隣接し、このソース／ドレイン
領域表面に形成されたトレンチが分離酸化膜上にまで広
がっていることを特徴とする請求項１記載の半導体装
置。 - 【請求項６】 半導体基板と、 前記半導体基板の主表面の分離領域に形成された分離酸
化膜と、 前記半導体基板の主表面の前記分離領域に囲まれた活性
領域に形成された一対のソース／ドレイン領域と、 前記活性領域の主表面上に絶縁膜を介して形成されたゲ
ート電極と、 全面を覆うように形成された層間絶縁膜と、 前記層間絶縁膜に開口され前記ソース／ドレイン領域に
到達するコンタクトホールを埋め込んで形成される配線
と、 前記ソース／ドレイン領域のいずれか一方に前記配線を
介して接続されるキャパシタと、 前記配線層中に前記キャパシタから離れて形成され、前
記配線層よりも高抵抗な物質からなる薄膜を備えた半導
体装置。 - 【請求項７】 配線層および薄膜はともに多結晶シリコ
ンからなり、前記配線層が有する不純物濃度は、前記薄
膜が有する不純物濃度よりも高いことを特徴とする請求
項６記載の半導体装置。 - 【請求項８】 半導体基板と、 前記半導体基板の主表面の分離領域に形成された分離酸
化膜と、 前記半導体基板の主表面の前記分離領域に囲まれた活性
領域に形成された一対のソース／ドレイン領域と、 前記活性領域の主表面上に絶縁膜を介して形成されたゲ
ート電極と、 全面を覆うように形成された層間絶縁膜と、 前記層間絶縁膜に開口され前記ソース／ドレイン領域に
到達するコンタクトホールを埋め込んで形成される配線
と、 前記ソース／ドレイン領域のいずれか一方に前記配線を
介して接続されるキャパシタと、 前記配線層中に前記配線層よりもエネルギーバンドギャ
ップの大きい物質からなる薄膜を備えた半導体装置。 - 【請求項９】 薄膜が炭化シリコンで形成されているこ
とを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 半導体基板の主表面の分離領域に分離
酸化膜を形成する工程と、 前記半導体基板の主表面上に絶縁膜を介してゲート電極
を形成する工程と、 前記半導体基板の主表面の前記分離領域に囲まれた活性
領域に一対のソース／ドレイン領域を形成する工程と、 前記ゲート電極の側面にサイドウォールを形成する工程
と、 前記ソース／ドレイン領域の主表面をエッチングして、
トレンチを形成する工程と、 第１の導電材料で前記トレンチを埋め込み第１の配線を
形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜の表面から前記第１の配線の表面に到達
する開口部を形成する工程と、 第２の導電材料で前記開口部を埋め込んで第２の配線を
形成する工程と、 前記ソース／ドレイン領域のいずれか一方に前記第１お
よび第２の配線を介して接続されるキャパシタを形成す
る工程とを備えた半導体装置の製造方法。 - 【請求項１１】 トレンチをソース／ドレイン領域より
も深く形成し、第１の導電材料が炭化シリコンであるこ
とを特徴とする請求項１０記載の半導体装置の製造方
法。 - 【請求項１２】 トレンチをソース／ドレイン領域より
も深く形成した後、熱酸化によって全面にシリコン酸化
膜を形成する工程と、 エッチバックして、前記トレンチ底面の前記半導体基板
が露出した部分のみに前記シリコン酸化膜を残す工程と
を備えたことを特徴とする請求項１０記載の半導体装置
の製造方法。 - 【請求項１３】 半導体基板の主表面の分離領域に分離
酸化膜を形成する工程と、 前記半導体基板の主表面上に絶縁膜を介してゲート電極
を形成する工程と、 前記半導体基板の主表面の前記分離領域に囲まれた活性
領域に一対のソース／ドレイン領域を形成する工程と、 前記ゲート電極の側面にサイドウォールを形成する工程
と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜に、前記ソース／ドレイン領域のいずれ
か一方に電気的に接続する配線を形成するための開口部
を形成する工程と、 前記開口部の途中まで第１の材料を埋め込んで、前記配
線の第１の部分を形成する工程と、 前記開口部に形成された前記配線の第１の部分の上に、
前記開口部の途中まで、前記第１の材料よりも高抵抗な
第２の材料を埋め込んで前記配線の第２の部分を形成す
る工程と、 前記開口部に形成された前記配線の第２の部分の上に、
前記第１の材料を埋め込んで前記配線の第３の部分を形
成する工程と、 前記第１、第２および第３の部分からなる前記配線に電
気的に接続するキャパシタを形成する工程とを備えた半
導体装置の製造方法。 - 【請求項１４】 第１および第２の材料がともに多結晶
シリコンであり、第２の材料に対して第１の材料が高濃
度の不純物を含んでいることを特徴とする請求項１３記
載の半導体装置の製造方法。 - 【請求項１５】 半導体基板の主表面の分離領域に分離
酸化膜を形成する工程と、 前記半導体基板の主表面上に絶縁膜を介してゲート電極
を形成する工程と、 前記半導体基板の主表面の前記分離領域に囲まれた活性
領域に一対のソース／ドレイン領域を形成する工程と、 前記ゲート電極の側面にサイドウォールを形成する工程
と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜に、前記ソース／ドレイン領域のいずれ
か一方に電気的に接続する配線を形成するための開口部
を形成する工程と、 前記開口部の一部に第１の材料を埋め込んで、前記配線
の第１の部分を形成する工程と、 前記開口部の前記一部を除くすべての部分に、前記第１
の材料よりもエネルギーバンドギャップの小さい第２の
材料を埋め込んで前記配線の第２の部分を形成する工程
と、 前記第１および第２の部分からなる前記配線に電気的に
接続するキャパシタを形成する工程とを備えた半導体装
置の製造方法。 - 【請求項１６】 第１の材料が炭化シリコンであり、第
２の材料が多結晶シリコンであることを特徴とする請求
項１５記載の半導体装置の製造方法。
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