[go: up one dir, main page]

JPH11168202A - メモリセルおよび該メモリセルを形成する方法 - Google Patents

メモリセルおよび該メモリセルを形成する方法

Info

Publication number
JPH11168202A
JPH11168202A JP10277765A JP27776598A JPH11168202A JP H11168202 A JPH11168202 A JP H11168202A JP 10277765 A JP10277765 A JP 10277765A JP 27776598 A JP27776598 A JP 27776598A JP H11168202 A JPH11168202 A JP H11168202A
Authority
JP
Japan
Prior art keywords
layer
silicon
trench
forming
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10277765A
Other languages
English (en)
Inventor
Gerd Scheller
シェラー ゲルト
Martin Gall
ガル マーティン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPH11168202A publication Critical patent/JPH11168202A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 新規なプロセスによって製造されるユニーク
な構造をもつメモリセルを提供する。 【解決手段】 ＤＲＡＭにおいて使用するためキャパシ
タとしてシリコンの充電されたバーティカルトレンチを
用い、シリコンチップ中のバーティカルトレンチの上に
重ねられたバーティカルトランジスタを用いる。トレン
チ内の充填物最上部にエピタキシャル層が形成され、ト
レンチ内の最初のポリシリコン充填物２３に対し種晶が
与えられる。チップ最上面にポリシリコン層が析出さ
れ、トレンチ最上部に開口部が形成され、その側壁が酸
化される。この開口部がエピタキシャルシリコンによっ
て再び充填され、そこには動作時にトランジスタのチャ
ネルとして用いられる反転層と、ワードライン５０とし
て用いられる析出されたポリシリコン層が形成される。
さらに別のシリコン層がエピタキシャル層の上に析出さ
れ、これはビットライン３６として用いられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ワードラインとビ
ットラインによりアドレス指定されるシリコンチップの
単結晶バルク部分内におけるメモリセルの行と列から成
るアレイにおいて使用するためのメモリセル、および該
メモリセルを形成する方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、集積回路ディバイスにおい
て最も重要なものの１つとなっており、絶え間ない研究
や開発のみなもとであって、この場合、殊にその記憶容
量を増やすことおよび読み書き速度を上げることを目標
としている。そしてこのためには、メモリアレイにおい
て使用するためのいっそう小さくかついっそう密に間隔
のおかれたメモリセルを用いることが必要とされてき
た。その際、以下のようなメモリセルの重要性が高まっ
ている。すなわちこのメモリセル内では、シリコンチッ
プ中のポリシリコンで充填されたトレンチによって蓄積
ノードが設けられており、さらにスイッチングトランジ
スタがトレンチの上のチップに配置されたバーティカル
トランジスタによって構成されている。スイッチングト
ランジスタとしてＭＯＳＦＥＴを用いるＤＲＡＭは公知
である。この場合、トランジスタの２つの出力電流端子
は、蓄積ノードが充電および放電すると、ソースとドレ
インの間で役割を交替する。したがってこれらの端子の
各々は、個々の役割に関して適切であるようにソース／
ドレインとも書けるし、ドレイン／ソースとも書ける。
しかしここでは説明の都合上、これらの端子に関して単
にソース／ドレインと呼ぶことにする。バーティカルト
ランジスタは、セルにより使われるチップ表面面積がバ
ーティカルトレンチにより使われるチップ表面面積と実
質的に同じになるように、蓄積ノードの上に配置され
る。理想的には、バーティカルトランジスタを使用する
セルは、蓄積ノードを成すトレンチの隣りに配置された
横形のスイッチングトランジスタを使用するセルよりも
高い記憶密度を有している。１９９６年１２月２０日付
アメリカ合衆国 No.08/770,962 には、バーティカルト
レンチセルの上に配置されたバーティカルトランジスタ
の１つの形式について述べられている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、新規
なプロセスによって製造されるユニークな構造をもつメ
モリセルを提供することにある。
【０００４】
【課題を解決するための手段】本発明によればこの課題
は、キャパシタが設けられており、該キャパシタはシリ
コンによって充填されたバーティカルトレンチから成
り、該キャパシタはその壁に沿って誘電層を有してお
り、該誘電層によってシリコン充填物がチップのバルク
部分と分離されており、トレンチの上に重ねられたバー
ティカルトランジスタが設けられており、該バーティカ
ルトランジスタは、前記トレンチの最上部においてシリ
コンと結合された第１のソース／ドレイン領域と、中間
シリコン層と、該中間シリコン層とオーバラップした第
２のソース／ドレイン領域と、前記中間シリコン層を取
り囲むゲート誘電層と、該誘電層を取り囲むゲートを有
しており、前記中間シリコン層はトレンチ最上部でシリ
コン充填物と結合されていて第１のソース／ドレインが
形成され、該第１のソース／ドレイン領域内で反転層が
生成されて導電チャネルが形成されることになり、前記
ゲートはチップ表面に沿って延在し、そこから誘電的に
分離されていてワードラインと結合されており、ビット
ラインが設けられており、該ビットラインは前記第２の
ソース／ドレインと電気的に接触しており、他の点では
トレンチ表面の上に延在していてワードラインおよびチ
ップから電気的に絶縁されていることにより解決され
る。
【０００５】
【発明の実施の形態】このように本発明のメモリセル
は、新規のプロセスにより製造されるユニークな構造を
有している。１つの実施形態によれば半導体チップにま
ずはじめに、セルの蓄積キャパシタの形成に用いられる
バーティカルトレンチが設けられる。トレンチ形成後、
その壁に誘電材料をコーティングすることによってキャ
パシタの誘電体が形成される。キャパシタの蓄積ノード
は、ドープされたポリシリコンをトレンチに充填するこ
とによって形成される。トレンチ最上部には実質的に単
結晶のシリコンが設けられ、これはバーティカルトラン
ジスタの一方のソース／ドレインの形成に適している。
次に、２つの誘電層の間に介在して配置された付加的な
シリコン層がチップ上に析出される。これら３つの層に
はトレンチ上部の領域に開口部が設けられ、これによっ
て充填物の最上部が露出する。典型的にはこの層はポリ
シリコンである。開口部を設けることで露出した付加的
なポリシリコン層が酸化され、トランジスタのゲート誘
電層が形成される。次にこの開口部はシリコンによって
充填され、これはトランジスタの中間層を形成するのに
適したものである。そしてこの中間層には動作中、トラ
ンジスタにおける各ソース／ドレイン領域の間のチャネ
ルを成す反転層が形成されることになる。最終的に、こ
の中間層とともにトランジスタの第２のソース／ドレイ
ン領域を成す付加的なシリコン層が形成される。そして
この層に対しビットラインコネクションが形成され、ワ
ードラインは開口されたポリシリコン層によって形成さ
れる。
【０００６】本発明の別の実施形態は、シリコンチップ
の単結晶バルク部分内のメモリセルの行と列から成るメ
モリアレイにおいて用いられ、ワードラインとビットラ
インによってアドレス指定されるメモリセルに関するも
のである。このメモリセルは、キャパシタ、バーティカ
ルトランジスタ、ワードライン、ならびにビットライン
を有している。この場合、キャパシタはシリコンによっ
て充填されたバーティカルトレンチから成り、その壁に
沿って誘電層を有しており、これによってシリコン充填
物がチップのバルク部分と分離される。バーティカルト
ランジスタはトレンチの上に重なっており、トレンチ最
上部におけるシリコンと結合された第１のソース／ドレ
インと、中間シリコン層と、この中間シリコン層の上に
位置する第２のソース／ドレイン領域と、中間シリコン
層を取り囲むゲート誘電層と、ゲート誘電層を取り囲む
ゲートとを有している。その際、中間シリコン層は、ト
レンチ最上部におけるシリコン充填物と結合され、そこ
において導電チャネルを形成するために反転層が生成さ
れる。また、ゲートはチップ表面に沿って延在してお
り、チップに対し誘電的に分離されていて、ワードライ
ンと結合されている。ビットラインは第２のソース／ド
レインと接触しており、その他の点ではトレンチの表面
上に延在しており、ワードラインとチップから電気的に
絶縁されている。
【０００７】別の実施形態によれば、本発明はトレンチ
内に堆積されるポリシリコンに種晶を与えるようにした
新規なセル製造プロセスに関する。この種晶によって、
トランジスタのチャネルを生成可能な半導体中間層を設
けることができるようになる。
【０００８】さらに別の実施形態によれば、本発明はメ
モリセルを形成するための方法に関する。この方法は以
下のステップを有している。すなわち、一方の導電形の
半導体チップにトレンチを形成するステップと、トレン
チ壁上に誘電層を形成するステップと、チップの導電形
とは反対の導電形のポリシリコンによりトレンチを充填
するステップと、第１のソース／ドレインとして用いる
チップの導電形とは反対の導電性の実質的に単結晶のシ
リコンの層をトレンチ頂部上に形成するために十分な厚
さでチップ表面上にエピタキシャルシリコン層を成長さ
せるステップと、第１の誘電層をチップ表面上に形成す
るステップと、この第１の誘電層の表面上にチップの導
電形とは反対の導電形のポリシリコン層を形成するステ
ップと、このポリシリコン層の表面上に第２の誘電層を
形成するステップと、第１および第２の誘電層を貫通し
て開口部をエッチングし、トレンチ最上部上の実質的に
単結晶のシリコンを露出させるステップと、ポリシリコ
ン層における開口部の側壁に沿って選択的にシリコン酸
化物層を形成するステップと、開口部のポリシリコン層
側壁上におけるシリコン酸化物がゲート誘電体として用
いられるバーティカルトランジスタのチャネルが形成さ
れることになる中間層を形成するため、開口部内に前記
の一方の導電形の単結晶シリコンを成長させるステップ
と、第２のソース／ドレインおよびセルのビットライン
として用いるため中間シリコン層と接触したチップ最上
面上に前記の反対の導電形の導体層を堆積させるステッ
プとを有している。
【０００９】次に、図面を参照しながら本発明について
詳細に説明する。
【００１０】
【実施例】図１には、メモリセル１０の電気回路概略図
が示されている。この種のセルはたとえば、ランダムア
クセスメモリ（ＲＡＭ）集積回路（ＩＣ）または集積チ
ップにおいて用いられる。また、この種のセルは、ダイ
ナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ
（ＳＤＲＡＭ）、または他のメモリチップにおいて使用
できる。このセルは、キャパシタ１４と直列に接続され
たＭＯＳトランジスタ１２を有している。トランジスタ
１２は、第１および第２の出力電流電極１２Ａ，１２Ｂ
ならびにゲート電極１２Ｃを有している。スイッチング
トランジスタのゲート電極１２Ｃは、ＤＲＡＭアレイの
ワードラインと接続されている。電極１２Ａがトランジ
スタのドレインとして用いられるのは、正の電流がそこ
からトランジスタ１２を通って電極１２Ｂへ流れる場合
であって、このとき電極１２Ｂはソースとして用いられ
る。これは論理情報（データ、信号ビットつまり”１”
または”０”）がメモリセル１０に読み込まれるかまた
はメモリセルをリフレッシュするとききに発生する。電
極１２Ｂがドレインとして用いられるのは、情報がメモ
リセル１２から読み出されるときであって、この場合、
電流は電極１２Ｂからトランジスタ１２を通して電極１
２Ａへ流れ、このとき電極１２Ａはソースとして用いら
れる。
【００１１】しかし先に述べたようにここでは簡単にす
るため、各々をトランジスタ１２のソース／ドレインと
書くことにする。キャパシタ１４は、第１の極板１４Ａ
および第２の極板１４Ｂを有している。極板１４Ｂは典
型的には基準電圧と結合されており、これはこの図では
アース１７として示されている。いくつかの事例では、
極板１４ＢにおいてＶｐｐ／２など何らかの別の基準電
圧を用いるのが望ましい場合もある。トランジスタ１２
がスイッチオンされると、電極１２Ａと接続されたビッ
トライン１８からキャパシタ１４へ電流が流れる。これ
はビットライン１８からキャパシタ１４を絶縁するた
め、スイッチオフされる。情報（論理情報）のビットに
対応する信号は、キャパシタ１４における電荷として蓄
積される。適切な信号がワードライン１９へ供給されビ
ットライン１８へ供給されると、データが電荷としてキ
ャパシタ１４上に蓄積され、そこにおいて有効な期間に
わたり保持される。蓄積ノード１６からの漏れがあるた
めに通常、蓄積されたデータを周期的にリフレッシュす
る必要がある。
【００１２】図２には、本発明によるメモリセル１１の
構造が示されている。この場合、複数のメモリセルが相
互接続されており、これによってアレイが形成される。
この種のアレイは、ＤＲＡＭ、シンクロナスＤＲＡＭ
（ＳＤＲＡＭ）または他のメモリＩＣなどメモリ集積回
路を形成するために用いられる。図示されているように
メモリセル１１は、半導体ウェハなど半導体チップ２０
の一部分に形成されている。このウェハはたとえばシリ
コンから成る。シリコン・オン・インシュレータ（ＳＯ
Ｉ）またはヒ化ガリウムを有する他の半導体ウェハも有
用である。ウェハはドープしなくてもよいし、あるいは
第１の導電形のドーパントによって低濃度または高濃度
でドープすることもできる。１つの実施形態の場合、チ
ップは、有利にはｐ形単結晶シリコンであるバルク部分
を有している。このメモリセルは、図１に示されている
ような電気回路を有している。バルク単結晶部分２１を
有するチップ２０は、トレンチ２２を有している。１つ
の実施形態によればこのトレンチは、たとえば高濃度で
ドープされたｎ＋形多結晶シリコン２３によって充填さ
れたほぼ正方形の断面を有しており、これはメモリセル
１１の蓄積ノード１６として用いられる。他の横断面を
もつトレンチも有用である。この場合、ｎ＋形ポリシリ
コン充填物は、トランジスタ１２のソース／ドレイン１
２Ｂと結合されたキャパシタ１４の一方の極板１４Ａ
（図１）にも対応する。
【００１３】トレンチ２２の側壁と底部は誘電層２４に
より囲まれており、これはキャパシタ１４の誘電体とし
て用いられる。選択的な構成として、誘電層２４により
充填物と分離されたトレンチ２２の外側が、高濃度でド
ープされたｎ＋形層２６によって取り囲まれる。層２６
は、キャパシタ１４の他方の極板１４Ｂ（図１）として
用いられる。典型的にはチップ２０のｐ形バルク２１は
上述のとおり、基準電位典型的にはアース電位に保持さ
れている。Ｖｐｐ／２など他の基準電位も有用である。
【００１４】トレンチ２２の上にはバーティカルトラン
ジスタが配置されており、これはトランジスタ１２に対
応する。この場合、バーティカルＭＯＳＦＥＴトランジ
スタはｎ＋形層３４および３７を有しており、一般にこ
れは各々断面が円形であり、図１のソース／ドレイン１
２Ｂおよびソース／ドレイン１２Ａに対応していて、つ
まりはトランジスタにおける２つの出力電流端子を成し
ている。これらの間の部分にはｐ形層３０が延在してお
り、その中にｎ形反転層（図示せず）が形成されること
になり、これはゲート電圧がトランジスタをその閉成ス
イッチング導電状態におくようなものであるときに、層
３４と３７の間の導電チャネルとして用いられる。トラ
ンジスタのゲート誘電体は、層３０を取り囲むシリコン
酸化物層３２によって形成されている。層３４は導電層
３６と組み合わせられることになり、これはＤＲＡＭの
ビットライン５２として用いられ、これはトレンチ表面
上を図平面に対し垂直方向に延在している。層３７は、
メモリセル１０の蓄積ノード１６（図１）に対応する。
【００１５】部分３８Ａ、３８Ｂとして示されているセ
グメント化されたｎ＋形層によってワードライン５０が
形成され、これもやはりチップ２０の最上面上をビット
ライン３６に対し垂直に延在する。これについてはあと
で図３の説明のところで説明する。層部分３８Ａ，３８
Ｂは、トランジスタ１２のゲート電極１２Ｃとして用い
られる。ｐ＋形の中間領域３０とゲート誘電層３２は実
質的に、ワードライン５０の２つのセグメント３８Ａと
３８Ｂの間で綴じ合わせられている。また、酸化物層４
０によって、ワードライン５０の底部がシリコンチップ
２０の最上面から分離されている。
【００１６】ここで望ましいのは、中間領域３０がたと
えばＮＭＯＳ形トランジスタにおける電子のような電荷
キャリアのために高い移動度をもつことである。それと
いうのも、そのポテンシャルはいっそう高いスイッチン
グ速度に対するものだからである。それゆえ、中間領域
が実質的に単結晶であるのが望ましい。本発明の１つの
実施形態によれば、スイッチングトランジスタにおける
一方のソース／ドレイン１２Ａ（図１）として用いられ
るトレンチ２２の多結晶充填物２３と、スイッチングト
ランジスタにおける他方のソース／ドレイン１２Ｂ（図
１）として用いられる領域３０の上のシリコン層３４と
の間に、実質的に単結晶の中間領域３０が設けられてい
る。図示されているように、中間領域はセルのビットラ
イン３６と結合されている。
【００１７】図３には、図２のメモリセルにおける２次
元の方形アレイの平面図が示されている。図３に示され
ているように、ワードライン５０の列は垂直方向に延在
しており、ビットライン５２の行は水平方向に延在して
いる。この場合、絶縁された交差点が設けられており、
これはさもなければ各ラインの２つのセットが交わって
しまうところに設けられている。傾いた大きい方の矩形
５４はバーティカルトレンチ２２の輪郭を表しており、
傾いた大きい方の矩形５４内に納まっている小さい方の
矩形５６は、バーティカルトランジスタの輪郭を表して
いる。
【００１８】図４〜図１０には、１つの実施形態による
メモリセルを形成するための種々のステップが描かれて
いる。
【００１９】典型的には、複数のメモリＩＣが１つのウ
ェハにおいて同時に並行して製造される。並列処理の
後、次にウェハがダイシングされて、複数のチップが形
成される。各チップは典型的には１つの単一ＩＣを収容
しており、それらの各々には、数千個のセルならびに書
き込み／読み出しおよびリフレッシュのための関連する
補助回路が含まれている。ここでは簡単にするため、処
理の説明を単一のメモリセルに関する説明に限定する。
【００２０】典型的にはまずはじめに、素材６０として
用いられる半導体基板またはウェハのスライス中にトレ
ンチが形成される。１つの実施形態によれば、ウェハは
ｐ形ドーパントにより低濃度でドープされたシリコン
（ｐ−）から成る。図４に示されているようにまずはじ
めに、シリコン素材（チップ）６０の表面上に一般にＰ
ＡＤ酸化物と呼ばれるシリコン酸化物の薄い層６２が形
成される。この層は基本的に製造中にスライス６０の表
面を保護するために用いられ、製造過程中に除去され
る。ＰＡＤ酸化物６２は通常、ＰＡＤ窒化物と一般に呼
ばれるシリコン窒化物の層６４によって覆われており、
これは基本的に後続の製造ステップのいくつかにおいて
エッチストップとして用いられる。
【００２１】次に、シリコン素材６０中にトレンチ６６
が形成され、これは次にポリシリコンによって充填され
る。ポリシリコンはｎ形ドーパントにより高濃度でドー
ピングされており（ｎ＋）、これはセルの蓄積ノードと
して用いられる。これは通常の手法によって行うことが
でき、その際にスライス表面上に適切にパターニングさ
れたマスクが設けられており、ここでは異方性の反応性
イオンエッチング（ＲＩＥ）が用いられ、これによって
かなりストレートな側壁をもつトレンチがシリコン中に
形成される。次に、図２におけるｎ＋形層２６として表
されているような高濃度でドープされた極板領域（これ
は選択的構成である）を設ける場合には、この領域はた
とえば適切なドーパントをトレンチに導入しそれを基板
へ外方拡散させることによって形成される。この目的で
種々の技術を利用することができ、たとえばトレンチ内
部を窒化物被覆物でコーティングして加熱し、ｎ＋形に
ドープするためトレンチのシリコン壁に窒化物を拡散さ
せる。図面を簡単にするため、この図ならびに以下の図
面ではこの層は省略する。
【００２２】ｎ＋形層が形成された後、トレンチ６６の
壁が処理されてその上に誘電層７０が形成され、これは
キャパシタの誘電体として用いられることになる。これ
は有利には酸化シリコン、窒化シリコンまたはオキシ窒
化シリコンとすることができる。
【００２３】次にトレンチは、ｎ＋形にドープされた多
結晶シリコン（ポリシリコン）７２によって充填され
る。良好な充填を得るため、図４に示されているように
トレンチ２２が満たされるまで、ポリシリコンは素材６
０の最上面上に形成される。その後、この最上面に対し
化学的機械的研磨（ＣＭＰ）が施され、素材６０の表面
が平坦化される。この処理において、シリコン窒化物層
６４を平坦化を達成するためのエッチストップとして用
いることができる。
【００２４】次に、トレンチ６６内のポリシリコン充填
物７２に凹部７４を形成するエッチングのために、反応
性イオンエッチング（ＲＩＥ）が用いられる。ＲＩＥは
パッド窒化物および誘電層に対し選択性である。図５に
はその結果が描かれている。凹部７４は、その上にシリ
コンを成長させるための種晶（seed information）が与
えられる。
【００２５】この目的でまずはじめに、ＰＡＤシリコン
窒化物６４とＰＡＤと酸化物６２の層が剥がされ、素材
６０の単結晶シリコン表面が露出する。その後、露出し
た素材のシリコン表面上にｎ＋形シリコン層７８をエピ
タキシャル成長させる。エピタキシャル層は、典型的に
は実質的に単結晶であるエピタキシャルシリコンによっ
てトレンチを満たすのに十分な厚さである。さらに、典
型的には１０００゜Ｃ以上である適切な再結晶温度まで
シリコンを加熱することによって、凹部内に堆積したシ
リコンの少なくとも頂部が、素材における周囲の単結晶
表面上に堆積したものとともに単結晶となる。したがっ
てトレンチのこの部分によって、トランジスタの領域を
成す後続のエピタキシャル成長のための種晶が与えられ
る。その結果は図６に示されている。次に、エピタキシ
ャル成長前のほぼ元のレベルまで素材表面を平坦化する
ためにＣＭＰが用いられる。図７にはその結果が描かれ
ている。
【００２６】次に図８に示されているように素材６０の
表面上に順次、第１のシリコン酸化物層８０とｎ＋形に
ドープされたポリシリコン層８２と第２のシリコン酸化
物層８４が形成される。ポリシリコン層８２はセルのワ
ードラインとして用いられる。
【００２７】その後、両方の酸化物層８０および８４な
らびにポリシリコン層８２を貫通しておおよそ、図８に
示した状態が得られるようシリコン充填物７８最上部に
形成された単結晶シリコンのレベルまで、開口部がエッ
チングされる。
【００２８】次に、エッチングにより貫通させられたポ
リシリコン層８２の露出表面上に酸化物層８６を成長さ
せる。この酸化物層はトランジスタのゲート酸化物とし
て用いられるべきものであって、そのため適切に成長さ
せるようにする。１つの実施形態によればこれは高圧酸
化によって行われ、これによりゲート誘電体としての使
用に適した高品質の層が保証される。シリコン充填物７
８の最上部上に同時に形成される酸化物層が選択的に除
去され、シリコン表面が再び露出する。図９には、ゲー
ト酸化物を含む素材６０が示されている。
【００２９】次に、トレンチ内における凹部の最上部に
形成された実質的に単結晶の層によって与えられる種晶
を用い、ｐ＋形シリコン８８のエピタキシャル成長によ
って開口部が充填される。開口部において良好な充填を
保証するため、第２の酸化物層８４の表面上にシリコン
も堆積させる。この成長に続いて加熱ステップが行わ
れ、これにより十分に速い再結晶が行われ、シリコン８
８における結晶性が改善される。さらにこれは、下にお
かれたｎ＋形伝導体のソース／ドレイン領域との良好な
チャネル界面を形成するためにも用いられる。
【００３０】これに続いてＣＭＰが行われ、余分なシリ
コンが除去されて第２の酸化物層８４のレベルになるま
で表面が平坦化され、その結果、素材６０の状態は図１
０に示されたようになる。
【００３１】そして新たに形成された単結晶シリコン８
８の上にビットラインが形成され、図２に示した構造に
到達する。
【００３２】この目的で、図１１に示されているように
ｎ＋形ポリシリコン９０が素材６０の表面上に析出され
る。次に、ビットラインとして用いられることになるこ
のポリシリコンの導電性を高めるため、これを典型的に
はタングステン、モリブデンまたはチタンから成る層９
２によって被覆するのが有利である。次にこの２重の層
９０，９２は、ポリシリコン領域８８の上にのみ選択的
に延在するよう通常のやりかたでパターニングされる。
この場合、トランジスタに対するビットラインのアライ
メントは比較的クリティカルである。一般に有利である
のは、これをアニーリングを行ってから完成させること
であり、これによりポリシリコンに対し金属が焼結され
て金属シリサイドが形成され、ポリシリコン層のドーパ
ントが拡散して、チャネルを伴うｎ＋形ソース／ドレイ
ン領域が形成される。この場合、層８２の厚さとアニー
リングステップを、所望のようにドレイン／ソースのオ
ーバラップを調整するために利用できる。
【００３３】この結果、基本的な詳細部分について図２
に示されているセルに対応するセルが形成される。
【００３４】既述の特有の実施形態は本発明の一般的な
原理の実例にすぎず、本発明の枠から逸脱することなく
種々の変形を行えることは自明である。たとえば、メモ
リセルの形成される単結晶シリコンを、たとえばサファ
イアなど異質の材料の適切な結晶上にエピタキシャル成
長させたシリコン層とすることができる。また、特定の
導電形を逆にすることも可能であり、この場合、種々の
シリコン層の導電性は当業者に知られているようにして
変化する。さらに、エッチングや堆積など用いられる種
々のプロセスステップを変形することができる。これま
で半導体としてシリコンについて説明してきたが（これ
は目下のところ有利な選択である）、他の種類の基板も
有用である。このように本発明の範囲は上述の説明によ
って定まるもののではなく、特許請求の範囲によっての
み定められる。
【図面の簡単な説明】
【図１】ＤＲＡＭで用いられる種類のトランジスタとキ
ャパシタとを含む標準的なメモリセルの電気回路図であ
る。
【図２】図１のセルの電気回路を有するメモリセルを含
むシリコンチップの一部分を示す断面図であって、本発
明によるキャパシタおよび重ねられたバーティカルトラ
ンジスタのためのバーティカルトレンチが設けられてい
る。
【図３】本発明によるバーティカルトレンチ上に重ね合
わせられたバーティカルトランジスタを使用したメモリ
アレイを示す図である。
【図４】本発明によるプロセスによって図２に示した種
類のメモリセルを形成する際の種々の段階におけるシリ
コンチップの部分図である。
【図５】本発明によるプロセスによって図２に示した種
類のメモリセルを形成する際の種々の段階におけるシリ
コンチップの部分図である。
【図６】本発明によるプロセスによって図２に示した種
類のメモリセルを形成する際の種々の段階におけるシリ
コンチップの部分図である。
【図７】本発明によるプロセスによって図２に示した種
類のメモリセルを形成する際の種々の段階におけるシリ
コンチップの部分図である。
【図８】本発明によるプロセスによって図２に示した種
類のメモリセルを形成する際の種々の段階におけるシリ
コンチップの部分図である。
【図９】本発明によるプロセスによって図２に示した種
類のメモリセルを形成する際の種々の段階におけるシリ
コンチップの部分図である。
【図１０】本発明によるプロセスによって図２に示した
種類のメモリセルを形成する際の種々の段階におけるシ
リコンチップの部分図である。
【図１１】本発明によるプロセスによって図２に示した
種類のメモリセルを形成する際の種々の段階におけるシ
リコンチップの部分図である。
【符号の説明】
１１ メモリセル ２０ 半導体チップ ２１ バルク単結晶部分 ２２ トレンチ ２３ ｎ＋ポリシリコン ２４ 誘電層（キャパシタ誘電体） ２６ キャパシタの他方の極板 ３０ ｐ形層（中間層） ３２ シリコン酸化物層（ゲート誘電体） ３４ ｎ＋形層 ３６ 導電層（ビットライン） ３７ ｎ＋形層 ３８Ａ，３８Ｂ ゲート ４０ 酸化物層 ５０ ワードライン

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ワードラインとビットラインによりアド
    レス指定されるシリコンチップの単結晶バルク部分内に
    おけるメモリセルの行と列から成るアレイにおいて使用
    するためのメモリセルにおいて、 キャパシタが設けられており、該キャパシタはシリコン
    によって充填されたバーティカルトレンチから成り、該
    キャパシタはその壁に沿って誘電層を有しており、該誘
    電層によってシリコン充填物がチップのバルク部分と分
    離されており、 トレンチの上に重ねられたバーティカルトランジスタが
    設けられており、該バーティカルトランジスタは、前記
    トレンチの最上部においてシリコンと結合された第１の
    ソース／ドレイン領域と、中間シリコン層と、該中間シ
    リコン層とオーバラップした第２のソース／ドレイン領
    域と、前記中間シリコン層を取り囲むゲート誘電層と、
    該誘電層を取り囲むゲートを有しており、前記中間シリ
    コン層はトレンチ最上部でシリコン充填物と結合されて
    いて第１のソース／ドレインが形成され、該第１のソー
    ス／ドレイン領域内で反転層が生成されて導電チャネル
    が形成されることになり、前記ゲートはチップ表面に沿
    って延在し、そこから誘電的に分離されていてワードラ
    インと結合されており、 ビットラインが設けられており、該ビットラインは前記
    第２のソース／ドレインと電気的に接触しており、他の
    点ではトレンチ表面の上に延在していてワードラインお
    よびチップから電気的に絶縁されていることを特徴とす
    る、 メモリセル。
  2. 【請求項２】 前記ワードラインはポリシリコン層であ
    る、請求項１記載のメモリセル。
  3. 【請求項３】 前記シリコン充填物はトレンチ底部では
    ポリシリコンであり、前記中間シリコン層は実質的に単
    結晶のシリコンである、請求項２記載のメモリセル。
  4. 【請求項４】 前記チップのバルク部分は第１の導電形
    であり、前記トレンチのシリコン充填物は第１の導電形
    とは逆の第２の導電形であり、前記中間層は第１の導電
    形であり、両方のソース／ドレイン領域は第２の導電形
    である、請求項１記載のメモリセル。
  5. 【請求項５】 トレンチ内のポリシリコン充填物を取り
    囲む誘電層の外側のまわりに、ポリシリコン充填物の導
    電形と同じ導電形の層が設けられており、該層はチップ
    のバルク部分と整流性接合を成す、請求項４記載のメモ
    リセル。
  6. 【請求項６】 メモリセルを形成する方法において、 一方の導電形のシリコンチップ中にトレンチを形成する
    ステップと、 該トレンチの壁の上に誘電層を形成するステップと、 前記チップの導電形とは反対の導電形のポリシリコンで
    トレンチを充填するステップと、 チップ表面上にエピタキシャルシリコン層を成長させる
    ステップが設けられており、該エピタキシャルシリコン
    層は、トレンチ最上部の上に実質的に単結晶のシリコン
    の層を形成するのに十分な厚さを有しており、該単結晶
    シリコン層は、第１のソース／ドレインとして用いられ
    るチップの導電形とは反対の導電形であり、 チップ表面に第１の誘電層を形成するステップと、 該第１の誘電層の表面上に、前記チップの導電形とは反
    対の導電形を有するポリシリコン層を形成するステップ
    と、 該ポリシリコン層の表面に第２の誘電層を形成するステ
    ップと、 前記の第１および第２の誘電層とポリシリコン層を貫通
    させて開口部をエッチングし、トレンチ最上部上に実質
    的に単結晶のシリコンを形成するステップと、 前記ポリシリコン層における開口部の側壁に沿って選択
    的にシリコン酸化物層を形成するステップと、 前記開口部内に一方の導電形の単結晶シリコンを成長さ
    せるステップが設けられており、これにより中間層を形
    成し、該中間層内にバーティカルトランジスタのチャネ
    ルが形成されることになり、該バーティカルトランジス
    タにおいて、前記開口部におけるポリシリコン層の側壁
    上のシリコン酸化物層がゲート誘電体として用いられ、 チップ最上面上に反対の導電形の導電層を堆積させ、該
    層を前記中間シリコン層と接触させ、第２のソース／ド
    レインおよびセルのビットラインとして用いることを特
    徴とする、 メモリセルを形成する方法。
  7. 【請求項７】 トレンチ壁上に誘電層を形成するステッ
    プよりも前に、トレンチ壁上にチップの導電形とは逆の
    導電形の層を形成し、誘電層の形成後、シリコンチップ
    の導電形とは逆の導電形の多結晶シリコンによって前記
    トレンチを充填する、請求項６記載の方法。
  8. 【請求項８】 ワードラインとビットラインによりアク
    セスされ、行と列に配置されたメモリセルのアレイを有
    するメモリにおいて有用であるメモリセルを形成する方
    法において、 一方の導電形のチップの単結晶シリコン層内にバーティ
    カルトレンチを形成し、 該トレンチの壁の上に誘電層を形成し、 前記一方の導電形とは反対の導電形の多結晶シリコンで
    トレンチを充填するステップと、 トレンチ内のポリシリコン充填物の最上部を除去するス
    テップと、 チップの単結晶シリコン表面上に実質的にエピタキシャ
    ルでシリコンを成長させ、トレンチ内のシリコンに種晶
    を与えるため反対の導電形のシリコンでトレンチを充填
    するステップと、 シリコン層上に、第１の誘電層と前記一方の導電形の中
    間ポリシリコン層と第２の誘電層を形成するステップ
    と、 前記の第１の誘電層と中間ポリシリコン層と第２の誘電
    層とを貫通して、トレンチ最上部におけるシリコン層ま
    で開口部を形成するステップと、 該開口部により露出した中間ポリシリコン層の表面上に
    酸化物層を形成するステップと、 トレンチ内におけるシリコンの種晶を利用して前記開口
    部を前記一方の導電形のエピタキシャルシリコンで充填
    するステップと、 前記一方の導電形のエピタキシャルシリコン上に反対の
    導電形の層を形成するステップと、 該反対の導電形の層の上に導電層を形成するステップを
    有することを特徴とする、 メモリセルを形成する方法。
  9. 【請求項９】 前記第１の誘電層と第２の誘電層との間
    に形成されたポリシリコン層はセルのワードラインであ
    り、シリコンの上に最後に形成された導電層はセルのビ
    ットラインであり、開口部の充填に用いられた一方の導
    電形のエピタキシャルシリコンを、動作中にバーティカ
    ルトランジスタのチャネルが生成されるシリコンの層と
    して用いる、請求項８記載の方法。
  10. 【請求項１０】 行と列に配置されワードラインとビッ
    トラインによりアクセスされるメモリセルのアレイを有
    するメモリにおいて使用するためのトランジスタとキャ
    パシタを備えたメモリセルを形成する方法において、 一方の導電形の単結晶シリコン層中にバーティカルトレ
    ンチを形成するステップと、 該トレンチの壁の上に誘電層を形成するステップと、 前記一方の導電形とは反対の導電形のドープされたポリ
    シリコンでトレンチを充填するステップと、 トレンチ最上部に単結晶層を形成するため、ポリシリコ
    ン層の最上面上に前記反対の導電形のエピタキシャルシ
    リコン層を形成するステップと、 チップ最上面上に、第１の誘電層と、ワードラインとし
    て使用するのに適した前記反対の導電形のポリシリコン
    から成る中間層と、第２の誘電層とを堆積させるステッ
    プと、 前記第１および第２の誘電層ならびにポリシリコンの中
    間層とを貫通させて、トレンチ最上部における単結晶層
    まで開口部を形成するステップと、 中間ポリシリコン層を貫通する前記開口部の側壁上にゲ
    ート酸化物層を形成するステップと、 前記一方の導電形のエピタキシャルシリコンで前記開口
    部を充填するステップが設けられており、該エピタキシ
    ャルシリコンは、動作中にメモリセルにおけるトランジ
    スタのチャネルの生成される層として使用するのに適し
    ており、該層は、下に位置するトランジスタのシリコン
    との第１のソース／ドレインの界面を成し、 前記一方の導電形のエピタキシャル層の上に、反対の導
    電形の第２のソース／ドレイン層を形成するステップ
    と、 メモリセルのビットラインとして使用するために、第２
    のドレイン／ソース層の上に導電層を形成するステップ
    を有することを特徴とする、 メモリセルを形成する方法。
JP10277765A 1997-09-30 1998-09-30 メモリセルおよび該メモリセルを形成する方法 Withdrawn JPH11168202A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US94052997A 1997-09-30 1997-09-30
US08/940529 1997-09-30

Publications (1)

Publication Number Publication Date
JPH11168202A true JPH11168202A (ja) 1999-06-22

Family

ID=25474985

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10277765A Withdrawn JPH11168202A (ja) 1997-09-30 1998-09-30 メモリセルおよび該メモリセルを形成する方法

Country Status (5)

Country Link
EP (1) EP0905772A3 (ja)
JP (1) JPH11168202A (ja)
KR (1) KR19990029610A (ja)
CN (1) CN1213182A (ja)
TW (1) TW393773B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003514399A (ja) * 1999-11-15 2003-04-15 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 少なくとも１つのコンデンサおよびそれに接続された少なくとも１つのトランジスタを有する回路構造
US20230005931A1 (en) * 2021-07-02 2023-01-05 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing semiconductor structure

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068647A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100612943B1 (ko) * 2000-08-31 2006-08-14 주식회사 하이닉스반도체 콘택 트랜지스터 및 그 형성방법
DE10139827A1 (de) 2001-08-14 2003-03-13 Infineon Technologies Ag Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich
KR100454072B1 (ko) * 2001-12-24 2004-10-26 동부전자 주식회사 반도체소자 및 그 제조방법
CN100459074C (zh) * 2006-02-22 2009-02-04 南亚科技股份有限公司 具有沟槽式栅极的半导体装置及其制造方法
US7968876B2 (en) * 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
CN113725301B (zh) * 2021-08-31 2024-07-02 上海积塔半导体有限公司 垂直型存储器件及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649625A (en) * 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
JPS63172457A (ja) * 1987-01-09 1988-07-16 Mitsubishi Electric Corp 半導体装置の製造方法
US5256588A (en) * 1992-03-23 1993-10-26 Motorola, Inc. Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
DE19620625C1 (de) * 1996-05-22 1997-10-23 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003514399A (ja) * 1999-11-15 2003-04-15 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 少なくとも１つのコンデンサおよびそれに接続された少なくとも１つのトランジスタを有する回路構造
US20230005931A1 (en) * 2021-07-02 2023-01-05 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing semiconductor structure

Also Published As

Publication number Publication date
CN1213182A (zh) 1999-04-07
KR19990029610A (ko) 1999-04-26
EP0905772A2 (en) 1999-03-31
TW393773B (en) 2000-06-11
EP0905772A3 (en) 2001-10-24

Similar Documents

Publication Publication Date Title
US5460994A (en) Semiconductor device having vertical conduction transistors and cylindrical cell gates
US6531727B2 (en) Open bit line DRAM with ultra thin body transistors
US6995057B2 (en) Folded bit line DRAM with vertical ultra thin body transistors
US4864374A (en) Two-transistor dram cell with high alpha particle immunity
US6680864B2 (en) Method for reading a vertical gain cell and array for a dynamic random access memory
US7514324B2 (en) Selective epitaxy in vertical integrated circuit
JP2768719B2 (ja) 半導体装置及び半導体記憶装置
JPH11163329A (ja) 半導体装置およびその製造方法
WO2019203896A1 (en) Integrated assemblies, and methods of forming integrated assemblies
JP2007194622A (ja) 面積効率の高いゲート・ダイオード構造およびこれを形成する方法
KR100486190B1 (ko) 다이내믹랜덤액세스메모리(dram)용메모리셀
US7470585B2 (en) Integrated circuit and fabrication process
JPH04233272A (ja) ダブルトレンチ半導体メモリ及びその製造方法
JPH11168202A (ja) メモリセルおよび該メモリセルを形成する方法
JPH05190795A (ja) メモリセルアレイ
JP2000101049A (ja) 絶縁カラ―を有するトレンチコンデンサおよびその製造方法
CN1319154C (zh) 存储电容器的埋入式带接触的制造方法
KR100517219B1 (ko) 동적이득메모리셀을갖는dram셀장치및그의제조방법
CN114078781A (zh) 半导体存储器的制备方法及半导体存储器
KR100435076B1 (ko) 트렌치 캐패시터를 갖는 디램 셀의 제조 방법
US6326262B1 (en) Method for fabricating epitaxy layer
JPH09186301A (ja) 導電性埋込層の形成方法及びトレンチキャパシタの形成方法並びにダイナミックランダムアクセスメモリー装置
JP2610257B2 (ja) 集積回路装置
HK1017500A (en) Trench capacitor dram cell and method of making the same
JPS604595B2 (ja) 集積回路

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060110