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JP2546696B2 - シリコン炭化層構造 - Google Patents

シリコン炭化層構造

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JP2546696B2 JP62317398A JP31739887A JP2546696B2 JP 2546696 B2 JP2546696 B2 JP 2546696B2 JP 62317398 A JP62317398 A JP 62317398A JP 31739887 A JP31739887 A JP 31739887A JP 2546696 B2 JP2546696 B2 JP 2546696B2
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Description

【発明の詳細な説明】 〔概要〕 シリコン基板に形成したシリコン炭化層に浅い接合の
拡散層が形成されたシリコン炭化層構造に関し、 シリコン基板に浅い拡散領域を再現性よく形成でき、
接合の安定性を増すことができる構造のシリコン炭化層
を提供することを目的とし、 シリコン基板に設けられた炭化層に不純物が拡散され
て拡散層が形成されてなることを特徴とするシリコン炭
化層構造を含み構成する。
〔産業上の利用分野〕 本発明は、シリコン基板に形成したシリコン炭化層に
浅い接合の拡散層が形成されたシリコン炭化層構造に関
する。
〔従来技術及びその問題点〕
従来、集積回路（IC）を製造する場合、例えばNMOSト
ランジスタのソース．ドレイン拡散層の深さは0.3〜0.3
5μｍ程度で、チャネル長は２μｍ程度のものが一般的
である。チャネル長を例えば0.7〜0.8μｍ程度に短くし
た場合には、しきい値電圧VtTHの低下が著しくなり、こ
れを解決するためには、ソース・ドレインを0.1μｍ以
下の浅い領域に形成する必要がある。
しかし、従来のイオン注入法により不純物原子を注入
し、熱的に活性化させて形成する場合には、不純物原子
が熱で拡散するために、0.1μｍ以下の浅い拡散領域を
形成することは困難であった。
また、第３図に示す如く、例えばＰ型シリコン基板１
に0.μｍ程度の浅いソースまたはドレイン領域２が形成
され、このソースまたはドレイン領域２にアルミニュウ
ムの材料でコンタクトが形成された場合には、後の熱処
理工程でソース又はドレイン領域２の結晶欠陥の存在す
る部分からアルミニュウムが異常拡散し接合が破壊され
る問題もあった。
そこで本発明は、シリコン基板に浅い拡散領域を再現
性よく形成でき、、接合の安定性を増すことができる構
造のシリコン炭化層を提供することを目的とする。
〔問題点を解決するための手段〕
上記問題点は、シリコン基板に設けられた炭化層に不
純物が拡散されて拡散層が形成されてなることを特徴と
するシリコン炭化層構造によって解決される。
〔作用〕
本発明においては、シリコン基板に形成したシリコン
炭化層が、不純物の拡散に対し高いバリア性能を有し不
純物の拡散係数が小さくなり、従って、シリコン炭化層
に不純物の拡散層を形成することにより、浅い拡散領域
をもった半導体装置を形成することができる。また、シ
リコン炭化層は、アルミニュウムのコンタクトに対しバ
リアメタルの性能も有し、結晶欠陥等からのアルミニュ
ウムの異常拡散を防止し安定な接合が得られる。
〔実施例〕
以下、図面を参照して本発明の実施例を具体的に説明
する。
第１図は、本発明の一実施例に係る半導体装置（NMOS
トランジスタ）の断面図である。
第１図において、11はｐ型シリコン（Si）基板、12は
素子間分離用のフィールド酸化膜、13A、13Bはn+型シリ
コン炭化層のソース・ドレイン領域、14はゲート酸化
膜、15はポリシリコンよりなるゲート電極、16はPSGよ
りなる絶縁層、17はコンタクト窓、18はアルミニュウム
配線層である。ソース・ドレイン領域13A、13Bを形成す
るn+型シリコン炭化層は100Å以下の深さの拡散層を形
成している。この構造により浅い拡散領域をもってNMOS
トランジスタを構成している。
次に上記構造の半導体装置（NMOSトランジスタ）の製
造方法について説明する。
第２図（ａ）〜（ｃ）は、本発明の一実施例に係るNM
OSトランジスタの形成を示す図である。なお、第１図に
対応する部分は同一の符号を記す。
まず、同図（ａ）に示す如く、ｐ型シリコン基板11に
上に素子領域には薄く、他の部分には厚く酸化膜（SiO2
膜）を形成し、その素子領域上にポリシリコンを堆積し
た後、異方性エッチングにより側面を残し平面の酸化膜
をエッチングして、シリコン基板11上の酸化膜を取り除
く。これにより素子間分離用のフィールド酸化膜12が形
成され、ゲート電極15の周囲をゲート酸化膜14で被う形
状に形成される。
次に、同図（ｂ）に示す如く、水素（H2）とプロパン
（C3H8）の混合ガス中で温度約1000℃、圧力400パスカ
ル（Pa）、20分間程度の処理を行う。この処理により、
シリコン基板11に厚さ100Å程度以下のシリコン炭化層1
9が形成される。
次に、同図（ｃ）に示す如く、全面にPSG膜16を堆積
し、温度1100℃、30分程度の熱処理を行う。この処理に
よりシリコン炭化層19中にPSG膜16のリン（Ｐ）が拡散
し、n+型シリコン炭化層が形成され、このn+型シリコン
炭化層がソース・ドレイン領域13A、13Bを形成する。こ
のn+型シリコン炭化層は、シリコン炭化層19の厚さ全体
に形成されるのではなく、ごく表面部分のみに形成さ
れ、100Å以下の浅い拡散領域が形成される。そして、P
SG膜16にコンタクト窓17を形成し、アルミニュウム配線
層18を形成する。
以上の様に製造されるNMOSトランジスタでは、シリコ
ン基板11に100Å程度以下のシリコン炭化層19を形成
し、このシリコン炭化層19に不純物（Ｐ）を拡散させる
ため、シリコン炭化層19が不純物（Ｐ）に対して高いバ
リア性能を有し、シリコン炭化層19の表面に薄い拡散層
が形成される。従って、100Å以下の浅い拡散領域でも
ってNMOSトランジスタを形成することができる。
また、コンタクトのアルミニュウム配線層18に対して
は、シリコン炭化層19がバリアメタルの性能を有するた
め、異常拡散による接合の破壊が防止される。尚、上記
実施例において、シリコン炭化層をNMOSトランジスタの
ソース・ドレインの形成に用いているが、浅い拡散層を
必要とするその他の半導体装置に適用することができ
る。
また、シリコン炭化層19の厚さは、処理時間等により
変えることができ、必要な厚さの浅い拡散領域を成形す
ることができる。
〔発明の効果〕
以上の様に本発明によれば、シリコン炭化層を形成
し、このシリコン炭化層に不純物を拡散して拡散層を形
成し半導体装置を形成するようにしているため、シリコ
ン炭化層が不純物の拡散に対して高いバリア性能を有
し、浅い拡散領域が得られる。また、シリコン炭化層が
アルミニュウム等のコンタクトに対しバリアメタルの性
能を有するため、浅い拡散層でもって異常拡散を防止し
安定な接合が得られるものである。
【図面の簡単な説明】
第１図は本発明実施例の断面図、 第２図（ａ）〜（ｃ）は本発明実施例の形成工程を示す
断面図、 第３図は従来のアルミニュウムの異常拡散の状態を示す
図である。 図中、 11はｐ型シリコン基板、12は素子間分離用のフィールド
酸化膜、13A、13Bはn+型シリコン炭化層のソース・ドレ
イン領域、14はゲート酸化膜、15はゲート電極、16は絶
縁層、17はコンタクト窓、18はアルミニュウム配線層、
19はシリコン炭化層 を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 喜久雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 土岐 雅彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板（11）に設けられた炭化層
    （19）に不純物が拡散されて拡散層（13A、13B）が形成
    されてなることを特徴とするシリコン炭化層構造。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323343A (en) * 1989-10-26 1994-06-21 Mitsubishi Denki Kabushiki Kaisha DRAM device comprising a stacked type capacitor and a method of manufacturing thereof
JPH0496336A (ja) * 1990-08-11 1992-03-27 Nec Corp Ｍｏｓ型半導体装置
KR940006689B1 (ko) * 1991-10-21 1994-07-25 삼성전자 주식회사 반도체장치의 접촉창 형성방법
US5307305A (en) * 1991-12-04 1994-04-26 Rohm Co., Ltd. Semiconductor device having field effect transistor using ferroelectric film as gate insulation film
US5397717A (en) * 1993-07-12 1995-03-14 Motorola, Inc. Method of fabricating a silicon carbide vertical MOSFET
JP3045946B2 (ja) * 1994-05-09 2000-05-29 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスの製造方法
US5818071A (en) * 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
US5759623A (en) * 1995-09-14 1998-06-02 Universite De Montreal Method for producing a high adhesion thin film of diamond on a Fe-based substrate
JP3305197B2 (ja) * 1995-09-14 2002-07-22 株式会社東芝 半導体装置
JPH11163329A (ja) * 1997-11-27 1999-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000058783A (ja) * 1998-08-06 2000-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6124627A (en) * 1998-12-03 2000-09-26 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
US6531751B1 (en) * 1998-12-03 2003-03-11 Agere Systems Inc. Semiconductor device with increased gate insulator lifetime
JP2001035943A (ja) * 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
US6492267B1 (en) * 2000-02-11 2002-12-10 Micron Technology, Inc. Low temperature nitride used as Cu barrier layer
US6417092B1 (en) 2000-04-05 2002-07-09 Novellus Systems, Inc. Low dielectric constant etch stop films
US6764958B1 (en) 2000-07-28 2004-07-20 Applied Materials Inc. Method of depositing dielectric films
JP3650727B2 (ja) * 2000-08-10 2005-05-25 Ｈｏｙａ株式会社 炭化珪素製造方法
US6537733B2 (en) * 2001-02-23 2003-03-25 Applied Materials, Inc. Method of depositing low dielectric constant silicon carbide layers
JP2004535065A (ja) * 2001-07-02 2004-11-18 ダウ・コーニング・コーポレイション 多孔質材料上のＳｉＣ：Ｈ蒸着によって改良された金属バリア挙動
KR20030020072A (ko) * 2001-09-01 2003-03-08 주성엔지니어링(주) 유니폴라 정전척
US6656837B2 (en) * 2001-10-11 2003-12-02 Applied Materials, Inc. Method of eliminating photoresist poisoning in damascene applications
US6528423B1 (en) * 2001-10-26 2003-03-04 Lsi Logic Corporation Process for forming composite of barrier layers of dielectric material to inhibit migration of copper from copper metal interconnect of integrated circuit structure into adjacent layer of low k dielectric material
GB0129567D0 (en) 2001-12-11 2002-01-30 Trikon Technologies Ltd Diffusion barrier
EP1842940A1 (en) * 2006-04-06 2007-10-10 Interuniversitair Microelektronica Centrum ( Imec) Method for forming a group III nitride material on a silicon substrate
US20100140587A1 (en) * 2007-10-31 2010-06-10 Carothers Daniel N High-Injection Heterojunction Bipolar Transistor
WO2010147839A2 (en) * 2009-06-18 2010-12-23 Analog Devices, Inc. Silicon-rich nitride etch stop layer for vapor hf etching in mems device fabrication
US9099578B2 (en) 2012-06-04 2015-08-04 Nusola, Inc. Structure for creating ohmic contact in semiconductor devices and methods for manufacture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3794516A (en) * 1970-12-15 1974-02-26 W Engeler Method for making high temperature low ohmic contact to silicon
JPS6271271A (ja) * 1985-09-24 1987-04-01 Sharp Corp 炭化珪素半導体の電極構造
JP2615390B2 (ja) * 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
US4722913A (en) * 1986-10-17 1988-02-02 Thomson Components-Mostek Corporation Doped semiconductor vias to contacts
JPS63136568A (ja) * 1986-11-27 1988-06-08 Fujitsu Ltd 半導体装置
JP2534525B2 (ja) * 1987-12-19 1996-09-18 富士通株式会社 β−炭化シリコン層の製造方法

Also Published As

Publication number Publication date
US5103285A (en) 1992-04-07
DE3853351D1 (de) 1995-04-20
KR920008033B1 (ko) 1992-09-21
EP0322161B1 (en) 1995-03-15
KR890011040A (ko) 1989-08-12
JPH01160055A (ja) 1989-06-22
DE3853351T2 (de) 1995-07-27
EP0322161A3 (en) 1990-01-17
EP0322161A2 (en) 1989-06-28

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