JP2794594B2 - 半導体装置の製法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 20
- 239000000470 constituent Substances 0.000 claims description 14
- 230000003213 activating effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 29
- 239000000758 substrate Substances 0.000 description 13
- 238000009826 distribution Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000001994 activation Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製法、特に不純物イオン注入
によって所要の半導体領域を形成する工程を含む半導体
装置の製法に係わる。
によって所要の半導体領域を形成する工程を含む半導体
装置の製法に係わる。
本発明は、半導体装置の製法に係わり、不純物のイオ
ン注入工程と、絶縁層の形成工程と、この絶縁層の形成
工程の前または後に行う第１の熱処理工程と、この絶縁
層に対するコンタクト窓開け工程と、このコンタクト窓
内に半導体を埋込む工程と、第２の熱処理工程とを経る
ものであって、その第１の熱処理工程は、上記コンタク
ト窓開けに生じるオーバーエッチの深さより深くイオン
注入領域を広げる熱処理条件によってなし、第２の熱処
理工程は、イオン注入領域が目的とする半導体装置の構
成領域としての機能を発揮するための活性化を行う熱処
理条件によってなして、上記構成領域を浅く、しかもこ
の構成領域上のコンタクト窓内に埋め込まれた半導体と
のオーミックコンタクトを良好に行うことができるよう
にする。
ン注入工程と、絶縁層の形成工程と、この絶縁層の形成
工程の前または後に行う第１の熱処理工程と、この絶縁
層に対するコンタクト窓開け工程と、このコンタクト窓
内に半導体を埋込む工程と、第２の熱処理工程とを経る
ものであって、その第１の熱処理工程は、上記コンタク
ト窓開けに生じるオーバーエッチの深さより深くイオン
注入領域を広げる熱処理条件によってなし、第２の熱処
理工程は、イオン注入領域が目的とする半導体装置の構
成領域としての機能を発揮するための活性化を行う熱処
理条件によってなして、上記構成領域を浅く、しかもこ
の構成領域上のコンタクト窓内に埋め込まれた半導体と
のオーミックコンタクトを良好に行うことができるよう
にする。
半導体装置、特に半導体集積回路における高集積度化
に伴いその半導体回路素子の構成領域への電極配線のコ
ンタクトの面積も縮小化され、これに伴ってその構成領
域を覆って形成される絶縁層のコンタクト窓のアスペク
ト比（厚さ／幅）が大となってくる。このようにコンタ
クト窓のアスペクト比が大となると、このコンタクト窓
を通じてこの構成領域に例えばAl電極配線を入り込ませ
てこれをオーミックにコンタクトさせることは、いわゆ
るカバレージが悪るくなり、そのコンタクトを良好に行
い難くなり、信頼性の低下を来す。
に伴いその半導体回路素子の構成領域への電極配線のコ
ンタクトの面積も縮小化され、これに伴ってその構成領
域を覆って形成される絶縁層のコンタクト窓のアスペク
ト比（厚さ／幅）が大となってくる。このようにコンタ
クト窓のアスペクト比が大となると、このコンタクト窓
を通じてこの構成領域に例えばAl電極配線を入り込ませ
てこれをオーミックにコンタクトさせることは、いわゆ
るカバレージが悪るくなり、そのコンタクトを良好に行
い難くなり、信頼性の低下を来す。
このような不都合を回避するものとして、絶縁層のコ
ンタクト窓内に例えば多結晶シリコンを埋め込んで表面
の平坦化をはかってこの埋め込み半導体上を含んで絶縁
層上に跨るAl配線を施す構造をとるものが提案されてい
る。しかし、この構造による場合、その埋め込まれた多
結晶シリコンの導電性をはかるために多結晶シリコン中
にドープした不純物を活性化する熱処理が必要となる。
ンタクト窓内に例えば多結晶シリコンを埋め込んで表面
の平坦化をはかってこの埋め込み半導体上を含んで絶縁
層上に跨るAl配線を施す構造をとるものが提案されてい
る。しかし、この構造による場合、その埋め込まれた多
結晶シリコンの導電性をはかるために多結晶シリコン中
にドープした不純物を活性化する熱処理が必要となる。
一方、半導体集積回路における高集積化に伴ってパタ
ーンの微細化をはかる上で、その構成領域例えばMOSト
ランジスタにおけるソース及びドレイン領域において
は、これらをより浅くする必要がある。したがってこれ
らソース及びドレイン領域の形成のためのイオン注入不
純物の活性化処理と上述したコンタクトホールに埋め込
まれた多結晶における不純物の活性化の処理、すなわち
高温熱処理はできるだけ両者を同時に行って熱処理によ
るソース及びドレイン領域の広がりを抑える。つまり、
これらソース及びドレイン領域のｐ−ｎ接合の広がりに
よる実効チャンネルの縮小化に基づくソース及びドレイ
ン間耐圧の不良の発生を回避する必要が生じている。
ーンの微細化をはかる上で、その構成領域例えばMOSト
ランジスタにおけるソース及びドレイン領域において
は、これらをより浅くする必要がある。したがってこれ
らソース及びドレイン領域の形成のためのイオン注入不
純物の活性化処理と上述したコンタクトホールに埋め込
まれた多結晶における不純物の活性化の処理、すなわち
高温熱処理はできるだけ両者を同時に行って熱処理によ
るソース及びドレイン領域の広がりを抑える。つまり、
これらソース及びドレイン領域のｐ−ｎ接合の広がりに
よる実効チャンネルの縮小化に基づくソース及びドレイ
ン間耐圧の不良の発生を回避する必要が生じている。
また、この種のコンタクト窓に半導体結晶を成長さ
せ、これにソース及びドレイン領域等の半導体領域から
不純物を拡散する方法の提案（特開昭60−103646号公開
公報参照）もなされているが、この場合その拡散と共に
半導体領域すなわち接合の広がりも生じ、上述した実効
チャンネルの縮小化等の問題が生じる。
せ、これにソース及びドレイン領域等の半導体領域から
不純物を拡散する方法の提案（特開昭60−103646号公開
公報参照）もなされているが、この場合その拡散と共に
半導体領域すなわち接合の広がりも生じ、上述した実効
チャンネルの縮小化等の問題が生じる。
一方、浅い半導体領域すなわち浅い接合形成のために
は、不純物を半導体基体に導入するイオン注入の注入エ
ネルギーも下げる必要があり、その不純物の導入分布の
ピーク位置は半導体基体表面側に片寄ることになってく
る。このため上述した絶縁層に対するコンタクト窓の形
成に当って確実なコンタクト窓の形成を行うべく多少オ
ーバーエッチを行う場合、例えばSiO2絶縁層に対するRI
Eエッチング（反応性イオンエッチング）において例え
ば60％オーバーエッチング（60％オーバーエッチングと
は絶縁層の厚さに相当するエッチングが終了するまでの
ジャストエッチング時間の60％程度の時間に相当するオ
ーバーエッチング）が行われるが、この場合例えば第２
図に示すように例えばシリコン半導体基体（１）上のSi
O2絶縁層（２）に対するRIEをCHF3ガスを用いて行う
と、シリコン半導体基体（１）に対してのエッチングが
進行し、その基体表面が一部削り取られて凹部（３）が
生じることによって半導体基体表面に形成された半導体
素子の構成領域（４）のイオン注入の濃度分布のピーク
位置部分が削り取られてしまう場合が生じる。したがっ
て、このコンタクト窓（５）内に多結晶シリコン等の半
導体（６）を埋め込んで、これに構成領域（４）側から
半導体（６）への不純物の拡散を行う前記特開昭60−10
3646号公報に開示された方法をとった場合でも、その埋
め込まれた半導体（６）の底面からの拡散が不充分とな
って側面からの不純物拡散が行われて第３図中破線で示
すように半導体（６）の被着部が実質的に領域（４）か
ら突き抜けたり、あるいはコンタクトが不充分となると
いう結果を招来してそのコンタクトの信頼性を低下する
という不都合がある。
は、不純物を半導体基体に導入するイオン注入の注入エ
ネルギーも下げる必要があり、その不純物の導入分布の
ピーク位置は半導体基体表面側に片寄ることになってく
る。このため上述した絶縁層に対するコンタクト窓の形
成に当って確実なコンタクト窓の形成を行うべく多少オ
ーバーエッチを行う場合、例えばSiO2絶縁層に対するRI
Eエッチング（反応性イオンエッチング）において例え
ば60％オーバーエッチング（60％オーバーエッチングと
は絶縁層の厚さに相当するエッチングが終了するまでの
ジャストエッチング時間の60％程度の時間に相当するオ
ーバーエッチング）が行われるが、この場合例えば第２
図に示すように例えばシリコン半導体基体（１）上のSi
O2絶縁層（２）に対するRIEをCHF3ガスを用いて行う
と、シリコン半導体基体（１）に対してのエッチングが
進行し、その基体表面が一部削り取られて凹部（３）が
生じることによって半導体基体表面に形成された半導体
素子の構成領域（４）のイオン注入の濃度分布のピーク
位置部分が削り取られてしまう場合が生じる。したがっ
て、このコンタクト窓（５）内に多結晶シリコン等の半
導体（６）を埋め込んで、これに構成領域（４）側から
半導体（６）への不純物の拡散を行う前記特開昭60−10
3646号公報に開示された方法をとった場合でも、その埋
め込まれた半導体（６）の底面からの拡散が不充分とな
って側面からの不純物拡散が行われて第３図中破線で示
すように半導体（６）の被着部が実質的に領域（４）か
ら突き抜けたり、あるいはコンタクトが不充分となると
いう結果を招来してそのコンタクトの信頼性を低下する
という不都合がある。
因みに、第３図にオーバーエッチングと不純物濃度分
布との関係をみるに、第３図において横軸は半導体基体
表面からの深さ方向の距離をとったもので、実線曲線
（31）は、厚さ100ÅのSiO2膜を通して20KeVで３×1015
/cm2のドーズ量をもってBF2 +をイオン注入した初期の濃
度分布で、各破線曲線は、曲線（31）の分布を有するも
のについてN2雰囲気中で1100℃,10秒間の熱処理を行っ
て後の濃度分布で、曲線（32）はオーバーエッチングを
行わなかった場合、曲線（33），（34）及び（35）はそ
れぞれ基体表面から100Å,150Å及び200Åのオーバーエ
ッチングを行った場合の濃度分布を示すものでそのオー
バーエッチングが大となるほど濃度分布が低下している
ことがわかる。
布との関係をみるに、第３図において横軸は半導体基体
表面からの深さ方向の距離をとったもので、実線曲線
（31）は、厚さ100ÅのSiO2膜を通して20KeVで３×1015
/cm2のドーズ量をもってBF2 +をイオン注入した初期の濃
度分布で、各破線曲線は、曲線（31）の分布を有するも
のについてN2雰囲気中で1100℃,10秒間の熱処理を行っ
て後の濃度分布で、曲線（32）はオーバーエッチングを
行わなかった場合、曲線（33），（34）及び（35）はそ
れぞれ基体表面から100Å,150Å及び200Åのオーバーエ
ッチングを行った場合の濃度分布を示すものでそのオー
バーエッチングが大となるほど濃度分布が低下している
ことがわかる。
本発明は、上述したように目的とする半導体装置の構
成領域に対してその構成領域を充分浅い状態に形成し、
しかもこれの上の絶縁層に穿設したアスペクト比の大き
いコンタクト窓内に半導体を埋め込んで電極配線のコン
タクトを行うようにした半導体装置を得るに当り、その
構成領域すなわち接合を充分浅くしかも信頼性高く電極
配線の導出すなわちオーミックコンタクトをとることが
できるようにした信頼性の高い半導体装置を得ることが
できるようにする。
成領域に対してその構成領域を充分浅い状態に形成し、
しかもこれの上の絶縁層に穿設したアスペクト比の大き
いコンタクト窓内に半導体を埋め込んで電極配線のコン
タクトを行うようにした半導体装置を得るに当り、その
構成領域すなわち接合を充分浅くしかも信頼性高く電極
配線の導出すなわちオーミックコンタクトをとることが
できるようにした信頼性の高い半導体装置を得ることが
できるようにする。
本発明は、例えば第１図Ａに示すように、目的とする
半導体装置の構成領域例えばソース及びドレイン領域を
構成するめの不純物の注入領域（11）を構成する不純物
のイオン注入工程と、第１図Ｂに示すように、絶縁層
（12）の形成工程と、絶縁層（12）の形成工程の前また
は後に行う第１の熱処理工程と、絶縁層（12）に対する
コンタクト窓（13）を窓開けする工程と、第１図Ｄに示
すように、コンタクト窓（13）内に半導体（14）を埋め
込む工程と、第２の熱処理工程とを有して成る。
半導体装置の構成領域例えばソース及びドレイン領域を
構成するめの不純物の注入領域（11）を構成する不純物
のイオン注入工程と、第１図Ｂに示すように、絶縁層
（12）の形成工程と、絶縁層（12）の形成工程の前また
は後に行う第１の熱処理工程と、絶縁層（12）に対する
コンタクト窓（13）を窓開けする工程と、第１図Ｄに示
すように、コンタクト窓（13）内に半導体（14）を埋め
込む工程と、第２の熱処理工程とを有して成る。
そして、特に、第１の熱処理工程は不純物の活性化を
行う必要がなく、コンタクト窓（13）の窓開けに生じる
オーバーエッチングの深さより深くイオン注入を広げる
熱処理条件によってなされ、第２の熱処理工程は上記イ
オン注入領域（11）が目的とする半導体装置の構成領域
としての機能を発揮するための不純物活性化を行う熱処
理条件によってなされる。
行う必要がなく、コンタクト窓（13）の窓開けに生じる
オーバーエッチングの深さより深くイオン注入を広げる
熱処理条件によってなされ、第２の熱処理工程は上記イ
オン注入領域（11）が目的とする半導体装置の構成領域
としての機能を発揮するための不純物活性化を行う熱処
理条件によってなされる。
上述の本発明方法によれば、コンタクト窓（13）の窓
開けに先立ってイオン注入領域（11）に対してその注入
不純物の活性化を充分行うには足らないが、その領域
（11）をある程度広げる程度の第１の熱処理工程を施し
て後に絶縁層（12）に対するコンタクト窓（13）の穿設
工程を行うので、このコンタクト窓（13）の窓開け工程
においてオーバーエッチによってコンタクト窓（13）下
が削り取られた場合においてもイオン注入領域（11）の
濃度のピーク位置が削り取られることが回避され、これ
によってこのコンタクト窓（13）内に形成した半導体
（14）とのコンタクト部における低濃度化あるいは半導
体（14）が領域（11）より最終的に突き抜けるような不
都合が回避されるのみならず、この高不純物濃度の領域
（11）から半導体（14）への不純物の吸い上げ効果も生
じ、良好なオーミックコンタクトがなされることとが相
俟って信頼性の高い半導体装置を得ることができる。し
かもその不純物の活性化処理を行う程度のすなわち一般
に高温の熱処理は１回の熱処理工程で行うことができる
ので最終的に不純物注入領域（11）によって構成される
半導体装置の構成領域を浅い領域として形成することが
でき、これによって全体の面積の縮小化したがって集積
回路においての高集積度化、更に回路素子としての例え
ばMOSトランジスタにおける短チャンネル効果の回避を
もはかることができる。
開けに先立ってイオン注入領域（11）に対してその注入
不純物の活性化を充分行うには足らないが、その領域
（11）をある程度広げる程度の第１の熱処理工程を施し
て後に絶縁層（12）に対するコンタクト窓（13）の穿設
工程を行うので、このコンタクト窓（13）の窓開け工程
においてオーバーエッチによってコンタクト窓（13）下
が削り取られた場合においてもイオン注入領域（11）の
濃度のピーク位置が削り取られることが回避され、これ
によってこのコンタクト窓（13）内に形成した半導体
（14）とのコンタクト部における低濃度化あるいは半導
体（14）が領域（11）より最終的に突き抜けるような不
都合が回避されるのみならず、この高不純物濃度の領域
（11）から半導体（14）への不純物の吸い上げ効果も生
じ、良好なオーミックコンタクトがなされることとが相
俟って信頼性の高い半導体装置を得ることができる。し
かもその不純物の活性化処理を行う程度のすなわち一般
に高温の熱処理は１回の熱処理工程で行うことができる
ので最終的に不純物注入領域（11）によって構成される
半導体装置の構成領域を浅い領域として形成することが
でき、これによって全体の面積の縮小化したがって集積
回路においての高集積度化、更に回路素子としての例え
ばMOSトランジスタにおける短チャンネル効果の回避を
もはかることができる。
第１図を参照して本発明による半導体装置の製造方法
をMOSトランジスタを得る場合に適用する一例を説明す
る。図中（21）は半導体基体で、例えば１の導電型の例
えばｎ型の半導体シリコン基体より成る。第１図Ａに示
すように基体（21）の一主面に熱酸化等によって半導体
素子この例ではMOSトランジスタの形成部以外のフィー
ルド部に厚い絶縁層（22）いわゆるLOCOSを形成する。
そして、この厚い絶縁層（22）の形成されていないすな
わち素子形成領域にゲート絶縁層（23）を熱酸化等によ
って形成し、これの上にゲート電極（24）を例えば低比
抵抗の多結晶シリコン層によって形成する。厚い絶縁層
（22）とゲート電極（24）をマスクとして最終的にソー
ス及びドレイン各領域としての機能をなす、すなわち、
MOSトランジスタの構成領域となる不純物注入領域（1
1）を例えば厚さ100ÅのSiO2ゲート絶縁層を貫通して20
KeVで、３×1015/cm2のドーズ量にBF2 +をイオン注入し
てイオン注入領域（11）を形成する。
をMOSトランジスタを得る場合に適用する一例を説明す
る。図中（21）は半導体基体で、例えば１の導電型の例
えばｎ型の半導体シリコン基体より成る。第１図Ａに示
すように基体（21）の一主面に熱酸化等によって半導体
素子この例ではMOSトランジスタの形成部以外のフィー
ルド部に厚い絶縁層（22）いわゆるLOCOSを形成する。
そして、この厚い絶縁層（22）の形成されていないすな
わち素子形成領域にゲート絶縁層（23）を熱酸化等によ
って形成し、これの上にゲート電極（24）を例えば低比
抵抗の多結晶シリコン層によって形成する。厚い絶縁層
（22）とゲート電極（24）をマスクとして最終的にソー
ス及びドレイン各領域としての機能をなす、すなわち、
MOSトランジスタの構成領域となる不純物注入領域（1
1）を例えば厚さ100ÅのSiO2ゲート絶縁層を貫通して20
KeVで、３×1015/cm2のドーズ量にBF2 +をイオン注入し
てイオン注入領域（11）を形成する。
第１図Ｂに示すように、例えば全面的にSiO2等の絶縁
層（12）例えばSiO2による層間絶縁層をCVD法によって
例えば8000Å程度の厚さに全面的に形成する。そしてこ
の絶縁層（12）の形成前または後に、特に本発明におい
ては第１の熱処理を施す。この第１の熱処理は例えばN2
雰囲気中で850℃,60分間で行い、イオン注入領域（11）
の注入されたイオンの活性化を充分行い得ることができ
ないものの、後述するコンタクト窓開けに際しての半導
体基体表面のエッチングの深さｄより深くイオン注入領
域（11）を広げる効果を得る条件下で行われる。
層（12）例えばSiO2による層間絶縁層をCVD法によって
例えば8000Å程度の厚さに全面的に形成する。そしてこ
の絶縁層（12）の形成前または後に、特に本発明におい
ては第１の熱処理を施す。この第１の熱処理は例えばN2
雰囲気中で850℃,60分間で行い、イオン注入領域（11）
の注入されたイオンの活性化を充分行い得ることができ
ないものの、後述するコンタクト窓開けに際しての半導
体基体表面のエッチングの深さｄより深くイオン注入領
域（11）を広げる効果を得る条件下で行われる。
次に、第１図Ｃに示すように、絶縁層（12）に対して
各領域（11）上にコンタクト窓（13）の窓開けを例えば
RIE（反応性イオンエッチング）によって行う。このRIE
は例えばCH3ガスによって60％オーバーエッチングによ
って行う。この場合、そのコンタクト窓（13）の形成と
同時に半導体基体（21）の表面に深さｄだけ入り込んで
例えば400Å程度の深さの凹部（25）が形成される。言
い換えれば、この凹部（25）の底部より下方に上述した
第１の熱処理工程によってイオン注入領域（11）の深さ
を広げておく。
各領域（11）上にコンタクト窓（13）の窓開けを例えば
RIE（反応性イオンエッチング）によって行う。このRIE
は例えばCH3ガスによって60％オーバーエッチングによ
って行う。この場合、そのコンタクト窓（13）の形成と
同時に半導体基体（21）の表面に深さｄだけ入り込んで
例えば400Å程度の深さの凹部（25）が形成される。言
い換えれば、この凹部（25）の底部より下方に上述した
第１の熱処理工程によってイオン注入領域（11）の深さ
を広げておく。
次に第１図Ｄに示すように、コンタクト窓（13）内を
埋め込むように全面的に例えば低圧CVD（低圧化学的気
相成長法）によって全面的に半導体（14）例えば多結晶
シリコンを被着し、エッチングバックを行って、コンタ
クト窓（13）内に半導体（14）をその表面がほぼ絶縁層
（12）の表面と一致するように埋め込む。次にこの半導
体（14）例えば多結晶シリコンに対しての不純物ドーピ
ングを行い、その後第２の熱処理を行う。この第２の熱
処理はコンタクト窓（13）に埋め込まれた半導体（14）
における不純物の活性化とイオン注入領域（11）におけ
る不純物の活性化とを同時に行い得る例えば1100℃10分
間のRTA（Rapid Thermal Annealing）によりなされる。
その後例えば金属配線例えばAl配線（26）を、埋め込み
半導体（14）に跨って所定のパターンに形成して、各領
域（11）からの配線導出を行う。このようにして領域
（11）によって所定の機能すなわちソース及びドレイン
としての機能を有する領域の形成がなされると共にこれ
にそれぞれコンタクトされた導電性を有する半導体（1
4）の例では半導体シリコンを介して配線（26）の電気
的導出がなされる。
埋め込むように全面的に例えば低圧CVD（低圧化学的気
相成長法）によって全面的に半導体（14）例えば多結晶
シリコンを被着し、エッチングバックを行って、コンタ
クト窓（13）内に半導体（14）をその表面がほぼ絶縁層
（12）の表面と一致するように埋め込む。次にこの半導
体（14）例えば多結晶シリコンに対しての不純物ドーピ
ングを行い、その後第２の熱処理を行う。この第２の熱
処理はコンタクト窓（13）に埋め込まれた半導体（14）
における不純物の活性化とイオン注入領域（11）におけ
る不純物の活性化とを同時に行い得る例えば1100℃10分
間のRTA（Rapid Thermal Annealing）によりなされる。
その後例えば金属配線例えばAl配線（26）を、埋め込み
半導体（14）に跨って所定のパターンに形成して、各領
域（11）からの配線導出を行う。このようにして領域
（11）によって所定の機能すなわちソース及びドレイン
としての機能を有する領域の形成がなされると共にこれ
にそれぞれコンタクトされた導電性を有する半導体（1
4）の例では半導体シリコンを介して配線（26）の電気
的導出がなされる。
尚、上述した例においては本発明をMOSトランジスタ
を得る場合について説明したが、その他各種の半導体素
子を有する半導体装置を得る場合に本発明を適用するこ
とができる。
を得る場合について説明したが、その他各種の半導体素
子を有する半導体装置を得る場合に本発明を適用するこ
とができる。
上述の本発明方法によれば、コンタクト窓（13）の窓
開けに先立ってイオン注入領域（11）に対してその注入
不純物の活性化を充分行うには足らないが、その領域
（11）をある程度広げる程度の第１の熱処理工程を施し
て後に絶縁層（12）に対するコンタクト窓（13）の穿設
工程を行うので、このコンタクト窓（13）の窓開け工程
においてオーバーエッチによってコンタクト窓（13）下
が削り取られた場合においてもイオン注入領域（11）の
濃度のピーク位置が削り取られることが回避され、これ
によってこのコンタクト窓（13）内に形成した半導体
（14）とのコンタクト部における低濃度化あるいは半導
体（14）が領域（11）より最終的に付抜けるような不都
合が回避されるのみならず、この高不純物濃度の領域
（11）から半導体（14）への不純物の吸い上げ効果も生
じ、良好なオーミックコンタクトがなされることが相俟
って信頼性の高い半導体装置を得ることができる。しか
もその不純物の活性化処理を行う程度のすなわち一般に
高温の熱処理は１回の熱処理工程で行うことができるの
で最終的に不純物注入領域（11）によって構成される半
導体装置の構成領域を浅い領域として形成することがで
き、これによって全体の面積の縮小化したがって集積回
路においての高集積度化、更に回路素子としての例えば
MOSトランジスタにおける短チャンネル効果の回避をも
はかることができる。
開けに先立ってイオン注入領域（11）に対してその注入
不純物の活性化を充分行うには足らないが、その領域
（11）をある程度広げる程度の第１の熱処理工程を施し
て後に絶縁層（12）に対するコンタクト窓（13）の穿設
工程を行うので、このコンタクト窓（13）の窓開け工程
においてオーバーエッチによってコンタクト窓（13）下
が削り取られた場合においてもイオン注入領域（11）の
濃度のピーク位置が削り取られることが回避され、これ
によってこのコンタクト窓（13）内に形成した半導体
（14）とのコンタクト部における低濃度化あるいは半導
体（14）が領域（11）より最終的に付抜けるような不都
合が回避されるのみならず、この高不純物濃度の領域
（11）から半導体（14）への不純物の吸い上げ効果も生
じ、良好なオーミックコンタクトがなされることが相俟
って信頼性の高い半導体装置を得ることができる。しか
もその不純物の活性化処理を行う程度のすなわち一般に
高温の熱処理は１回の熱処理工程で行うことができるの
で最終的に不純物注入領域（11）によって構成される半
導体装置の構成領域を浅い領域として形成することがで
き、これによって全体の面積の縮小化したがって集積回
路においての高集積度化、更に回路素子としての例えば
MOSトランジスタにおける短チャンネル効果の回避をも
はかることができる。
第１図Ａ〜Ｄは本発明製法の一例の各工程の略線的断面
図、第２図はイオン注入領域の濃度分布図、第３図は従
来の半導体装置の要部の説明図である。 （21）は半導体基体、（11）は不純物注入領域、（23）
はゲート絶縁層、（13）はコンタクト窓、（14）はコン
タクト窓内の埋め込み半導体である。
図、第２図はイオン注入領域の濃度分布図、第３図は従
来の半導体装置の要部の説明図である。 （21）は半導体基体、（11）は不純物注入領域、（23）
はゲート絶縁層、（13）はコンタクト窓、（14）はコン
タクト窓内の埋め込み半導体である。
Claims (1)
- 【請求項１】不純物のイオン注入工程と、 絶縁層の形成工程と、 該絶縁層の形成工程の前または後に行う第１の熱処理工
程と、 該絶縁層に対するコンタクト窓開け工程と、 該コンタクト窓内に半導体を埋込む工程と、 第２の熱処理工程とを有し、 上記第１の熱処理工程は、上記コンタクト窓開けに生じ
るオーバーエッチの深さより深くイオン注入領域を広げ
る熱処理条件によってなされ、 上記第２の熱処理工程は、上記イオン注入領域が目的と
する半導体装置の構成領域としての機能を発揮するため
の不純物活性化を行う熱処理条件によってなされる ことを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15808989A JP2794594B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15808989A JP2794594B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322528A JPH0322528A (ja) | 1991-01-30 |
| JP2794594B2 true JP2794594B2 (ja) | 1998-09-10 |
Family
ID=15664059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15808989A Expired - Fee Related JP2794594B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794594B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130309A (ja) * | 1994-10-31 | 1996-05-21 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US6716740B2 (en) * | 2001-10-09 | 2004-04-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for depositing silicon oxide incorporating an outgassing step |
| JP5255756B2 (ja) * | 2005-08-23 | 2013-08-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20070052021A1 (en) | 2005-08-23 | 2007-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, and display device, electronic device, and semiconductor device using the same |
-
1989
- 1989-06-20 JP JP15808989A patent/JP2794594B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322528A (ja) | 1991-01-30 |
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Legal Events
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