JP3147374B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3147374B2 JP3147374B2 JP29104790A JP29104790A JP3147374B2 JP 3147374 B2 JP3147374 B2 JP 3147374B2 JP 29104790 A JP29104790 A JP 29104790A JP 29104790 A JP29104790 A JP 29104790A JP 3147374 B2 JP3147374 B2 JP 3147374B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- film
- impurity concentration
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関するものであり、例えば、ウ
ェハ直接接合によって絶縁体上に形成されたSOIデバイ
スに用いられるものである。
ェハ直接接合によって絶縁体上に形成されたSOIデバイ
スに用いられるものである。
従来、ウェア直接接合によって絶縁体上に形成された
SOI（シリコン オン インシュレータ;Silicon On I
nsulator）デバイスにおいて、SOI層の下層にドープポ
リシリコンによる配線層が形成されているものがある。
この配線層はSOI基板コンタクトを介してSOI基板に接し
ており、裏側ゲート、シールド層、SOI基板電極用とし
て用いられている。
SOI（シリコン オン インシュレータ;Silicon On I
nsulator）デバイスにおいて、SOI層の下層にドープポ
リシリコンによる配線層が形成されているものがある。
この配線層はSOI基板コンタクトを介してSOI基板に接し
ており、裏側ゲート、シールド層、SOI基板電極用とし
て用いられている。
ところが上述した従来のものにおいて、配線層がSOI
基板電極用として用いられる場合には、配線層形成後の
工程（例えば熱処理工程）により、SOI基板コンタクト
からSOI基板内部へドープポリシリコン中の不純物（例
えばボロン）が拡散してしまう場合がある。
基板電極用として用いられる場合には、配線層形成後の
工程（例えば熱処理工程）により、SOI基板コンタクト
からSOI基板内部へドープポリシリコン中の不純物（例
えばボロン）が拡散してしまう場合がある。
この時、例えばSOIデバイスが薄膜であったり、短チ
ャネルであったりした場合には、ドープポリシリコンか
らの不純物拡散がSOI領域のチャネル領域にまで達した
り、さらにはソース領域もしくはドレイン領域にまで達
してしまい、デバイス特性を著しく悪化させるという問
題が生じてしまう。
ャネルであったりした場合には、ドープポリシリコンか
らの不純物拡散がSOI領域のチャネル領域にまで達した
り、さらにはソース領域もしくはドレイン領域にまで達
してしまい、デバイス特性を著しく悪化させるという問
題が生じてしまう。
そこで本発明は上記問題点に鑑みてなされたものであ
り、不純物を含有する配線層を素子形成領域に対して設
定する際に、当該配線層の不純物に起因して素子形成領
域に形成した半導体素子の特性に悪影響を及ぼすことが
抑制できる半導体装置を提供することを目的とするもの
である。
り、不純物を含有する配線層を素子形成領域に対して設
定する際に、当該配線層の不純物に起因して素子形成領
域に形成した半導体素子の特性に悪影響を及ぼすことが
抑制できる半導体装置を提供することを目的とするもの
である。
そのため本発明は、 半導体素子としてMOSトランジスタが形成される素子
形成領域と、この素子形成領域の所定部に接触して前記
MOSトランジスタの基板コンタクトをとるように配線さ
れる配線層とを有する半導体装置であって、 前記配線層は、不純物を含有する材料にて構成され、
かつ、その少なくとも前記所定部に接する一領域の不純
物濃度を前記素子形成領域の前記所定部の不純物濃度以
下とするとともに、前記一領域以外の他領域の不純物濃
度が前記一領域の不純物濃度より高濃度としたことを特
徴とする半導体装置を採用するものである。
形成領域と、この素子形成領域の所定部に接触して前記
MOSトランジスタの基板コンタクトをとるように配線さ
れる配線層とを有する半導体装置であって、 前記配線層は、不純物を含有する材料にて構成され、
かつ、その少なくとも前記所定部に接する一領域の不純
物濃度を前記素子形成領域の前記所定部の不純物濃度以
下とするとともに、前記一領域以外の他領域の不純物濃
度が前記一領域の不純物濃度より高濃度としたことを特
徴とする半導体装置を採用するものである。
上記構成により、不純物を含有する配線層は、所定部
に接触するように配線される。そして、配線層におい
て、その少なくとも所定部に接する一領域の不純物濃度
は素子形成領域の所定部の不純物濃度以下とされている
とともに、この一領域以外の他領域の不純物濃度は一領
域における不純物濃度より高濃度とされている。
に接触するように配線される。そして、配線層におい
て、その少なくとも所定部に接する一領域の不純物濃度
は素子形成領域の所定部の不純物濃度以下とされている
とともに、この一領域以外の他領域の不純物濃度は一領
域における不純物濃度より高濃度とされている。
以上述べたように本発明においては、少なくとも所定
部に接する配線層の不純物濃度は、素子形成領域の所定
部の不純物濃度以下で形成されているので、たとえ配線
層形成後に熱処理を行ったとしても、不純物濃度が素子
形成領域の所定部以下であるために、不純物は素子形成
領域内に拡散しない。
部に接する配線層の不純物濃度は、素子形成領域の所定
部の不純物濃度以下で形成されているので、たとえ配線
層形成後に熱処理を行ったとしても、不純物濃度が素子
形成領域の所定部以下であるために、不純物は素子形成
領域内に拡散しない。
故に、素子形成領域に形成する半導体素子の特性に悪
影響を及ぼすことなく、不純物を含有する配線層を素子
形成領域に対して設定することができるという優れた効
果がある。
影響を及ぼすことなく、不純物を含有する配線層を素子
形成領域に対して設定することができるという優れた効
果がある。
以下、本発明を図に示す実施例に基づいて説明する。
（第１実施例） まず第１実施例について説明する。
第１図は、本発明の第１実施例における半導体装置の
断面を示す断面図であり、第２図（ａ）〜（ｈ）は、こ
の半導体装置を製造工程順に説明するための断面図であ
る。
断面を示す断面図であり、第２図（ａ）〜（ｈ）は、こ
の半導体装置を製造工程順に説明するための断面図であ
る。
まず第２図（ａ）に示すように、（100）面の結晶面
を有するＮ型シリコン基板１の主表面を熱酸化処理をし
て酸化シリコン膜２を形成し、さらにLPCVD法により窒
化シリコン膜３を形成する。
を有するＮ型シリコン基板１の主表面を熱酸化処理をし
て酸化シリコン膜２を形成し、さらにLPCVD法により窒
化シリコン膜３を形成する。
続いて、所定領域の酸化シリコン膜２および窒化シリ
コン膜３を除く部分をエッチング等により除去する。
コン膜３を除く部分をエッチング等により除去する。
次に第８図（ｂ）に示すように、酸素雰囲気中で熱酸
化を行い、いわゆるLOCOS（ローカライズド オキシデ
イション オブ シリコン;LOCalized Oxidation of
Silicon）酸化法によって、窒化シリコン膜３が形成
されていない領域に酸化シリコン層４を形成する。
化を行い、いわゆるLOCOS（ローカライズド オキシデ
イション オブ シリコン;LOCalized Oxidation of
Silicon）酸化法によって、窒化シリコン膜３が形成
されていない領域に酸化シリコン層４を形成する。
次に第２図（ｃ）に示すように、熱リン酸等によって
窒化シリコン膜３を除去し、続いてボロンを所定量イオ
ン注入し、熱処理によってイオン注入層（素子形成領域
に相当）５であるP-型領域の活性化および拡散を行う。
ここで、酸化シリコン層４はイオン注入時にはマスクと
して用いられている。
窒化シリコン膜３を除去し、続いてボロンを所定量イオ
ン注入し、熱処理によってイオン注入層（素子形成領域
に相当）５であるP-型領域の活性化および拡散を行う。
ここで、酸化シリコン層４はイオン注入時にはマスクと
して用いられている。
さらにエッチング等により、酸化シリコン膜２、およ
び酸化シリコン層４をシリコン基板１から除去する。
び酸化シリコン層４をシリコン基板１から除去する。
次に第２図（ｄ）に示すように、所定の膜厚を有する
熱酸化膜６を形成し、この熱酸化膜６の一部を除去して
基板コンタクト７や配線用コンタクト８を形成する。
熱酸化膜６を形成し、この熱酸化膜６の一部を除去して
基板コンタクト７や配線用コンタクト８を形成する。
次に第２図（ｅ）に示すように、LPCVD法によって、
イオン注入層５の不純物濃度と同程度になるようにボロ
ンがドープされたドープポリシリコン膜９を熱酸化膜６
上に堆積する。
イオン注入層５の不純物濃度と同程度になるようにボロ
ンがドープされたドープポリシリコン膜９を熱酸化膜６
上に堆積する。
そして、基板コンタクト７が存在する部分をレジスト
層10で覆い、その後ボロンをイオン注入することによっ
て、ドープポリシリコン膜９のレジスト層10が存在して
いない部分に高濃度ポリシリコン膜17を形成する。な
お、ドープポリシリコン膜９および高濃度ポリシリコン
膜17は、配線層に相当している。
層10で覆い、その後ボロンをイオン注入することによっ
て、ドープポリシリコン膜９のレジスト層10が存在して
いない部分に高濃度ポリシリコン膜17を形成する。な
お、ドープポリシリコン膜９および高濃度ポリシリコン
膜17は、配線層に相当している。
次に第２図（ｆ）に示すように、レジスト層10を除去
した後、ドープポリシリコン膜９をパターニングして所
望の形状にする。
した後、ドープポリシリコン膜９をパターニングして所
望の形状にする。
次に第２図（ｇ）に示すように、ドープポリシリコン
膜９、高濃度ポリシリコン膜17、および熱酸化膜６上
に、CVD法によって絶縁膜11を堆積し、さらにその膜上
にポリシリコン膜12を堆積する。
膜９、高濃度ポリシリコン膜17、および熱酸化膜６上
に、CVD法によって絶縁膜11を堆積し、さらにその膜上
にポリシリコン膜12を堆積する。
次に第２図（ｈ）に示すように、ポリシリコン膜12を
ミラーポリッシュ、エッチング等により平坦化する。続
いて、表面が平坦化された第２の基板となるシリコン基
板13と、同じく表面が平坦化されたポリシリコン膜12と
を400〜1200℃の雰囲気下で貼り合わせる。
ミラーポリッシュ、エッチング等により平坦化する。続
いて、表面が平坦化された第２の基板となるシリコン基
板13と、同じく表面が平坦化されたポリシリコン膜12と
を400〜1200℃の雰囲気下で貼り合わせる。
次に第１図に示すように、第２図（ｈ）の断面図に示
すようなウェハを上下反転させ、シリコン基板１を粗研
磨により数10μｍ程度を残して薄くする。続いて、選択
ポリッシュにより熱酸化膜６が表れるまで鑑面研磨し、
これによりシリコン基板１の一部が分離された形状とな
る。
すようなウェハを上下反転させ、シリコン基板１を粗研
磨により数10μｍ程度を残して薄くする。続いて、選択
ポリッシュにより熱酸化膜６が表れるまで鑑面研磨し、
これによりシリコン基板１の一部が分離された形状とな
る。
その後、公知のMOSトランジスタ形成工程を経ること
によって、SOI層上にMOSトランジスタ15、Al電極16、お
よびBPSG膜18が形成される。
によって、SOI層上にMOSトランジスタ15、Al電極16、お
よびBPSG膜18が形成される。
以上述べた工程を経ることにより、第１図に示す断面
図のような、第１実施例における半導体装置が形成され
る。
図のような、第１実施例における半導体装置が形成され
る。
ここで第１図に示すように、第１実施例における半導
体装置では、配線層となるドープポリシリコン膜９およ
び高濃度ポリシリコン膜17のうち、基板コンタクト７の
下層に設けられたドープポリシリコン膜９はイオン注入
層５の不純物濃度と同程度の不純物濃度にて形成されて
いるので、貼り合わせ工程もしくはMOSトランジスタ形
成工程で行われる熱処理工程によってドープポリシリコ
ン膜９の不純物がイオン注入層５に拡散することがなく
なる。
体装置では、配線層となるドープポリシリコン膜９およ
び高濃度ポリシリコン膜17のうち、基板コンタクト７の
下層に設けられたドープポリシリコン膜９はイオン注入
層５の不純物濃度と同程度の不純物濃度にて形成されて
いるので、貼り合わせ工程もしくはMOSトランジスタ形
成工程で行われる熱処理工程によってドープポリシリコ
ン膜９の不純物がイオン注入層５に拡散することがなく
なる。
（第２実施例） 次に、第２実施例について説明する。
第３図は、本発明の第２実施例における半導体装置の
断面を示す断面図であり、第４図（ａ）〜（ｄ）は、こ
の半導体装置を製造工程順に説明するための断面図であ
る。なお、この第２実施例は、第１実施例における第２
図（ｅ）に示す断面図の後工程に行われるものである。
断面を示す断面図であり、第４図（ａ）〜（ｄ）は、こ
の半導体装置を製造工程順に説明するための断面図であ
る。なお、この第２実施例は、第１実施例における第２
図（ｅ）に示す断面図の後工程に行われるものである。
第２図（ｅ）に示す断面図のように形成される工程が
終了すると、まず第４図（ａ）に示すように、レジスト
層10を除去した後に、LPCVD法により窒化チタン膜20を
所定の膜厚でドープポリシリコン膜９および高濃度ポリ
シリコン膜17上に堆積させる。
終了すると、まず第４図（ａ）に示すように、レジスト
層10を除去した後に、LPCVD法により窒化チタン膜20を
所定の膜厚でドープポリシリコン膜９および高濃度ポリ
シリコン膜17上に堆積させる。
その後第４図（ｂ）に示すように、エッチング等によ
り、高精度ポリシリコン膜17および窒化チタン膜16をパ
ターニングして所望の形状にする。
り、高精度ポリシリコン膜17および窒化チタン膜16をパ
ターニングして所望の形状にする。
次に第４図（ｃ）に示すように、選択Ｗ−CVD法によ
り、窒化チタン膜20上にのみタングステン膜21を選択的
に形成する。
り、窒化チタン膜20上にのみタングステン膜21を選択的
に形成する。
次に第４図（ｄ）に示すように、タングステン膜21お
よび熱酸化膜６上にCVD法により絶縁膜11を堆積し、さ
らにその膜上にポリシリコン膜12を堆積する。
よび熱酸化膜６上にCVD法により絶縁膜11を堆積し、さ
らにその膜上にポリシリコン膜12を堆積する。
次に、第１実施例における第２図（ｈ）に示す断面図
のように形成される工程後に行われる処理を同様に行っ
て、第３図に示すように、SOI層上にMOSトランジスタ1
5、Al電極16、およびBPSG膜18を形成する。
のように形成される工程後に行われる処理を同様に行っ
て、第３図に示すように、SOI層上にMOSトランジスタ1
5、Al電極16、およびBPSG膜18を形成する。
以上述べた工程を経ることにより、第３図に示す断面
図のような、第２実施例における半導体装置が形成され
る。
図のような、第２実施例における半導体装置が形成され
る。
ここで第３図に示すように、第２実施例における半導
体装置では、第１実施例における半導体装置の構成に加
えて、タングステン膜21および窒化チタン膜20が新たに
形成されている。
体装置では、第１実施例における半導体装置の構成に加
えて、タングステン膜21および窒化チタン膜20が新たに
形成されている。
このタングステン膜21は、配線層であるドープポリシ
リコン膜９および高濃度ポリシリコン膜17の電気抵抗値
を低減させるべく形成されたものである。
リコン膜９および高濃度ポリシリコン膜17の電気抵抗値
を低減させるべく形成されたものである。
すなわち、ドープポリシリコン膜９はイオン注入層５
と同様に不純物濃度が高濃度ポリシリコン膜17に比して
低いために、ドープポリシリコン膜９での電気抵抗率が
高い状態となっている。したがって、ドープポリシリコ
ン膜９および高濃度ポリシリコン膜17の周囲に導電性の
タングステン膜21を設けることにより、配線層全体の電
気抵抗値を低減させている。なお、タングステン膜21を
抵抗率の低い高濃度ポリシリコン膜17上にも形成するの
は、タングステン膜21と高濃度ポリシリコン膜17との接
触面積をタングステン膜21とドープポリシリコン膜９と
の接触面積よりも大きくして、電気抵抗値を低減させよ
うとしているからである。
と同様に不純物濃度が高濃度ポリシリコン膜17に比して
低いために、ドープポリシリコン膜９での電気抵抗率が
高い状態となっている。したがって、ドープポリシリコ
ン膜９および高濃度ポリシリコン膜17の周囲に導電性の
タングステン膜21を設けることにより、配線層全体の電
気抵抗値を低減させている。なお、タングステン膜21を
抵抗率の低い高濃度ポリシリコン膜17上にも形成するの
は、タングステン膜21と高濃度ポリシリコン膜17との接
触面積をタングステン膜21とドープポリシリコン膜９と
の接触面積よりも大きくして、電気抵抗値を低減させよ
うとしているからである。
さらに第４図（ｂ）に示す断面図のように、配線層で
あるドープポリシリコン膜９および高濃度ポリシリコン
膜17上に窒化チタン膜20を形成したのは、次の処理工程
で行われるタングステン膜21を形成する時に、ドープポ
リシリコン膜９および高濃度ポリシリコン膜17を保護す
るためである。
あるドープポリシリコン膜９および高濃度ポリシリコン
膜17上に窒化チタン膜20を形成したのは、次の処理工程
で行われるタングステン膜21を形成する時に、ドープポ
リシリコン膜９および高濃度ポリシリコン膜17を保護す
るためである。
すなわち、この窒化チタン膜20を形成せずに選択Ｗ−
CVD法にてタングステン膜を形成しようとすると、ドー
プポリシリコン膜９および高濃度ポリシリコン膜17上に
タングステンシリサイドが形成されてしまい、各々のポ
リシリコンとタングステン膜21との間のコンタクト抵抗
が高くなるためである。
CVD法にてタングステン膜を形成しようとすると、ドー
プポリシリコン膜９および高濃度ポリシリコン膜17上に
タングステンシリサイドが形成されてしまい、各々のポ
リシリコンとタングステン膜21との間のコンタクト抵抗
が高くなるためである。
第１図は、本発明の第１実施例における半導体装置の断
面を示す断面図、 第２図（ａ）〜（ｈ）は、上記第１実施例における半導
体装置を製造工程順に説明するための断面図、 第３図は、本発明の第２実施例における半導体装置の断
面を示す断面図、 第４図（ａ）〜（ｄ）は、上記第２実施例における半導
体装置を製造工程順に説明するための断面図である。 ５……イオン注入層（素子形成領域），（９、17）……
配線層を構成するドープポリシリコン膜および高濃度ポ
リシリコン膜。
面を示す断面図、 第２図（ａ）〜（ｈ）は、上記第１実施例における半導
体装置を製造工程順に説明するための断面図、 第３図は、本発明の第２実施例における半導体装置の断
面を示す断面図、 第４図（ａ）〜（ｄ）は、上記第２実施例における半導
体装置を製造工程順に説明するための断面図である。 ５……イオン注入層（素子形成領域），（９、17）……
配線層を構成するドープポリシリコン膜および高濃度ポ
リシリコン膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−79470（ＪＰ，Ａ) 特開 平２−5544（ＪＰ，Ａ) 特開 昭52−109883（ＪＰ，Ａ) 特開 昭62−244147（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/76 - 21/768
Claims (5)
- 【請求項１】半導体素子としてMOSトランジスタが形成
される素子形成領域と、この素子形成領域の所定部に接
触して前記MOSトランジスタの基板コンタクトをとるよ
うに配線される配線層とを有する半導体装置であって、 前記配線層は、不純物を含有する材料にて構成され、か
つ、その少なくとも前記所定部に接する一領域の不純物
濃度が前記素子形成領域の前記所定部の不純物濃度以下
とされているとともに、前記一領域以外の他領域の不純
物濃度が前記一領域の不純物濃度より高濃度とされてい
ることを特徴とする半導体装置。 - 【請求項２】前記素子形成領域の前記所定部は低不純物
濃度領域であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】前記素子形成領域は、薄膜SOI層であるこ
とを特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】前記配線層の前記素子形成領域に接触する
側と反対側の表面には、前記配線層の電気抵抗値を低減
させる金属膜が被着されていることを特徴とする請求項
１乃至３の何れかに記載の半導体装置。 - 【請求項５】前記金属膜はタングステンを含むことを特
徴とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29104790A JP3147374B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29104790A JP3147374B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163919A JPH04163919A (ja) | 1992-06-09 |
| JP3147374B2 true JP3147374B2 (ja) | 2001-03-19 |
Family
ID=17763754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29104790A Expired - Fee Related JP3147374B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147374B2 (ja) |
-
1990
- 1990-10-29 JP JP29104790A patent/JP3147374B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04163919A (ja) | 1992-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3031855B2 (ja) | 半導体装置の製造方法 | |
| US6008097A (en) | MOS transistor of semiconductor device and method of manufacturing the same | |
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| US4769337A (en) | Method of forming selective polysilicon wiring layer to source, drain and emitter regions by implantation through polysilicon layer | |
| JPH0343778B2 (ja) | ||
| JPH03270068A (ja) | 集積回路の製造方法 | |
| US4553318A (en) | Method of making integrated PNP and NPN bipolar transistors and junction field effect transistor | |
| JP2895845B2 (ja) | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 | |
| JP3250526B2 (ja) | 半導体装置及びその製造方法 | |
| JP3147374B2 (ja) | 半導体装置 | |
| JPH0467671A (ja) | 半導体装置の製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPS62229880A (ja) | 半導体装置及びその製造方法 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JP2569809B2 (ja) | 半導体装置の製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JPH02203565A (ja) | 半導体装置及びその製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPH04162519A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3077146B2 (ja) | 半導体装置の製造方法 | |
| JPS60219771A (ja) | Ｍｏｓ形半導体装置の製造方法 | |
| JPH02156542A (ja) | 半導体装置およびその製造方法 | |
| JPH0637306A (ja) | 半導体装置 | |
| JPS6161548B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |