JP2695812B2 - 半導体装置 - Google Patents
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り、特に多結晶シリコン材料
を半導体素子の配線に用いた半導体装置に関する。
を半導体素子の配線に用いた半導体装置に関する。
（従来の技術） MOS（絶縁ゲート型）素子やバイポーラ素子などの半
導体素子の配線として多結晶シリコン材料が用いられる
ことが多く、これによって各種のセルフアライン構造が
可能となり、素子の高集積化、高密度化の実現に大きく
寄与している。たとえば第４図に示すような従来のMOS
トランジスタにおいて、ゲート電極配線43として多結晶
シリコン材料が用いられている。ここで、40はシリコン
基板、41はフィールド酸化膜、42はシリコン酸化膜（ゲ
ート絶縁膜）、44はソース拡散層領域、45はドレイン拡
散層領域、46は絶縁膜、47はアルミニウム・シリコン配
線である。
導体素子の配線として多結晶シリコン材料が用いられる
ことが多く、これによって各種のセルフアライン構造が
可能となり、素子の高集積化、高密度化の実現に大きく
寄与している。たとえば第４図に示すような従来のMOS
トランジスタにおいて、ゲート電極配線43として多結晶
シリコン材料が用いられている。ここで、40はシリコン
基板、41はフィールド酸化膜、42はシリコン酸化膜（ゲ
ート絶縁膜）、44はソース拡散層領域、45はドレイン拡
散層領域、46は絶縁膜、47はアルミニウム・シリコン配
線である。
ところで、素子の微細化によりゲート絶縁膜42が薄膜
化されるので、ゲート電極配線用の多結晶シリコン膜の
堆積後のプロセスで熱工程を経過すると、多結晶シリコ
ン材料にドープされている不純物（たとえばP,As,Bな
ど）が前記ゲート絶縁膜42に拡散してシリコン酸化膜質
を劣化させてしまい、トランジスタ特性や信頼性の低下
とか不良の発生をまねいてしまうという問題がある。
化されるので、ゲート電極配線用の多結晶シリコン膜の
堆積後のプロセスで熱工程を経過すると、多結晶シリコ
ン材料にドープされている不純物（たとえばP,As,Bな
ど）が前記ゲート絶縁膜42に拡散してシリコン酸化膜質
を劣化させてしまい、トランジスタ特性や信頼性の低下
とか不良の発生をまねいてしまうという問題がある。
（発明が解決しようとする課題） 本発明は、上記したように電極配線用の多結晶シリコ
ン材料中の不純物が外部に拡散して半導体素子の信頼性
の低下をまねくという問題点を解決すべくなされたもの
で、上記多結晶シリコン材料から下層あるいは周囲への
不純物の拡散を防止し得る半導体装置を提供することを
目的とする。
ン材料中の不純物が外部に拡散して半導体素子の信頼性
の低下をまねくという問題点を解決すべくなされたもの
で、上記多結晶シリコン材料から下層あるいは周囲への
不純物の拡散を防止し得る半導体装置を提供することを
目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、半導体基板上に設けられた多
結晶シリコン材料からなるゲート電極パターンと、この
ゲート電極パターンの周囲を覆うようにして設けられ
た、上記多結晶シリコン材料から周囲の絶縁膜への不純
物拡散の障壁となる耐拡散性導電膜とを具備してなるこ
とを特徴とする。
結晶シリコン材料からなるゲート電極パターンと、この
ゲート電極パターンの周囲を覆うようにして設けられ
た、上記多結晶シリコン材料から周囲の絶縁膜への不純
物拡散の障壁となる耐拡散性導電膜とを具備してなるこ
とを特徴とする。
（作用） 上記多結晶シリコン材料の下部あるいは周囲が不純物
拡散の障壁となる膜で覆われているので、半導体素子製
造プロセスの熱工程を経ても上記多結晶シリコン材料中
に含まれている不純物が下層あるいは周囲に拡散するこ
とがなく、半導体素子の特性や信頼性の低下を防ぐこと
が可能になる。
拡散の障壁となる膜で覆われているので、半導体素子製
造プロセスの熱工程を経ても上記多結晶シリコン材料中
に含まれている不純物が下層あるいは周囲に拡散するこ
とがなく、半導体素子の特性や信頼性の低下を防ぐこと
が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図（ａ）乃至（ｄ）はMOS型LSIにおけるMOSトラ
ンジスタの製造工程を示している。即ち、先ず第１図
（ａ）に示すように、半導体基板（たとえばＰ型シリコ
ン基板）１上に熱酸化法を用いて選択的にフィールド酸
化膜２を形成する。次に、ゲート絶縁膜となるシリコン
酸化膜３を熱酸化法により基板上全面に形成する。次
に、耐不純物拡散性の導電膜となる例えばチタンカーバ
イド膜４を、たとえば反応性スパッタ法により基板上全
面に500Å厚さとなるように堆積形成する。次に、ゲー
ト電極配線用多結晶シリコン材料を基板上全面に堆積す
る。次に、POCl3拡散法により上記多結晶シリコン材料
中にＮ型不純物をドープする。次いで、周知のPEP法
（フォトエッチング法）、PIE法（反応性イオンエッチ
ング法）を用いて多結晶シリコン材料およびチタンカー
バイド膜４のパターニングを行い、第１図（ｂ）に示す
ようにゲート電極パターン５およびチタンカーバイド膜
４′を自己整合的に形成する。なお、このときゲート電
極パターン５に連なる多結晶シリコン材料からなる配線
パターン（図示せず）およびその下層のチタンカーバイ
ド膜パターン（図示せず）も同時に形成する。次に、上
記ゲート電極パターン５をマスクとするイオン注入、そ
の後のアニール処理により第１図（ｃ）に示すようにソ
ース拡散層領域６、ドレイン拡散層領域７を形成する。
次に、第１図（ｄ）に示すように、基板上全面にPSG層
（リン・シリケート・ガラス層）８を形成し、さらに周
知の方法により上記PSG層８にコンタクトホールを開孔
し、基板上全面に金属配線膜（たとえばアルミニウム・
シリコン配線）を形成し、そのパターニングを行って金
属配線９を形成する。
ンジスタの製造工程を示している。即ち、先ず第１図
（ａ）に示すように、半導体基板（たとえばＰ型シリコ
ン基板）１上に熱酸化法を用いて選択的にフィールド酸
化膜２を形成する。次に、ゲート絶縁膜となるシリコン
酸化膜３を熱酸化法により基板上全面に形成する。次
に、耐不純物拡散性の導電膜となる例えばチタンカーバ
イド膜４を、たとえば反応性スパッタ法により基板上全
面に500Å厚さとなるように堆積形成する。次に、ゲー
ト電極配線用多結晶シリコン材料を基板上全面に堆積す
る。次に、POCl3拡散法により上記多結晶シリコン材料
中にＮ型不純物をドープする。次いで、周知のPEP法
（フォトエッチング法）、PIE法（反応性イオンエッチ
ング法）を用いて多結晶シリコン材料およびチタンカー
バイド膜４のパターニングを行い、第１図（ｂ）に示す
ようにゲート電極パターン５およびチタンカーバイド膜
４′を自己整合的に形成する。なお、このときゲート電
極パターン５に連なる多結晶シリコン材料からなる配線
パターン（図示せず）およびその下層のチタンカーバイ
ド膜パターン（図示せず）も同時に形成する。次に、上
記ゲート電極パターン５をマスクとするイオン注入、そ
の後のアニール処理により第１図（ｃ）に示すようにソ
ース拡散層領域６、ドレイン拡散層領域７を形成する。
次に、第１図（ｄ）に示すように、基板上全面にPSG層
（リン・シリケート・ガラス層）８を形成し、さらに周
知の方法により上記PSG層８にコンタクトホールを開孔
し、基板上全面に金属配線膜（たとえばアルミニウム・
シリコン配線）を形成し、そのパターニングを行って金
属配線９を形成する。
上記のように形成された第１図（ｄ）のMOSトランジ
スタによれば、多結晶シリコン材料５の下部全面に耐不
純物拡散性膜となるチタンカーバイド膜４′が設けられ
ているので、多結晶シリコン材料堆積後の熱工程によっ
て多結晶シリコン材料から不純物（本例ではリン）がゲ
ート絶縁膜３に拡散することが防止され、MOSトランジ
スタの特性の劣化や信頼性の低下から完全に保護され
る。
スタによれば、多結晶シリコン材料５の下部全面に耐不
純物拡散性膜となるチタンカーバイド膜４′が設けられ
ているので、多結晶シリコン材料堆積後の熱工程によっ
て多結晶シリコン材料から不純物（本例ではリン）がゲ
ート絶縁膜３に拡散することが防止され、MOSトランジ
スタの特性の劣化や信頼性の低下から完全に保護され
る。
なお、上記実施例では、耐拡散性導電膜としてチタン
カーバイド膜を用いたが、これに限らず、チタンナイト
ライドを用いてもよい。また、上記実施例では、電極配
線用の多結晶シリコン材料の下部にのみ耐拡散性導電膜
を設けたが、上記多結晶シリコン材料の周囲を完全に覆
うように耐拡散性導電膜を設けることによって、多結晶
シリコン材料から周囲の絶縁膜への不純物拡散を防止す
るようにしてもよく、その一例を第２図に示す。即ち、
第２図に示すMOSトランジスタは、第１図（ｄ）を参照
して前述したMOSトランジスタに比べてゲート電極パタ
ーン５の周囲をチタンカーバイド膜20で覆っている点が
異なり、その他は同じであり、第１図（ｄ）中と同一部
分には同一符号を付してその説明を省略する。また、上
記各実施例は、一層の多結晶シリコンゲート電極を有す
るMOS型LSIを示したが、これに限ることなく、二層以上
の多結晶シリコンゲート電極を有するMOS型LSIにも本発
明を適用でき、その一例を第３図に示す。即ち、第３図
は浮遊ゲート型トランジスタを示しており、第１図
（ｄ）を参照して前述したMOSトランジスタに比べて、
多結晶シリコン材料からなる浮遊ゲート電極パターン31
と制御ゲート電極パターン（および図示しない制御ゲー
ト配線）32とが二層となるように形成されており、浮遊
ゲート電極パターン31の下部にチタンカーバイド膜33が
形成されており、上記２つのゲート電極パターン31,32
の層間にゲート絶縁膜（シリコン酸化膜）34が形成され
ており、制御ゲート電極パターン32の下部（上記ゲート
酸化膜34の上部）にチタンカーバイド膜35が形成されて
いる点が異なり、その他は同じであるので第１図（ｄ）
中と同一部分には同一符号を付してその説明を省略す
る。
カーバイド膜を用いたが、これに限らず、チタンナイト
ライドを用いてもよい。また、上記実施例では、電極配
線用の多結晶シリコン材料の下部にのみ耐拡散性導電膜
を設けたが、上記多結晶シリコン材料の周囲を完全に覆
うように耐拡散性導電膜を設けることによって、多結晶
シリコン材料から周囲の絶縁膜への不純物拡散を防止す
るようにしてもよく、その一例を第２図に示す。即ち、
第２図に示すMOSトランジスタは、第１図（ｄ）を参照
して前述したMOSトランジスタに比べてゲート電極パタ
ーン５の周囲をチタンカーバイド膜20で覆っている点が
異なり、その他は同じであり、第１図（ｄ）中と同一部
分には同一符号を付してその説明を省略する。また、上
記各実施例は、一層の多結晶シリコンゲート電極を有す
るMOS型LSIを示したが、これに限ることなく、二層以上
の多結晶シリコンゲート電極を有するMOS型LSIにも本発
明を適用でき、その一例を第３図に示す。即ち、第３図
は浮遊ゲート型トランジスタを示しており、第１図
（ｄ）を参照して前述したMOSトランジスタに比べて、
多結晶シリコン材料からなる浮遊ゲート電極パターン31
と制御ゲート電極パターン（および図示しない制御ゲー
ト配線）32とが二層となるように形成されており、浮遊
ゲート電極パターン31の下部にチタンカーバイド膜33が
形成されており、上記２つのゲート電極パターン31,32
の層間にゲート絶縁膜（シリコン酸化膜）34が形成され
ており、制御ゲート電極パターン32の下部（上記ゲート
酸化膜34の上部）にチタンカーバイド膜35が形成されて
いる点が異なり、その他は同じであるので第１図（ｄ）
中と同一部分には同一符号を付してその説明を省略す
る。
また、上記各実施例では、不純物拡散の障壁となる導
電膜としてチタンカーバイド膜、チタンナイトライド膜
を例示したが、これらに限らず、粒界拡散を防止してあ
る高融点金属の窒化物や炭化物を使用することができ
る。
電膜としてチタンカーバイド膜、チタンナイトライド膜
を例示したが、これらに限らず、粒界拡散を防止してあ
る高融点金属の窒化物や炭化物を使用することができ
る。
また、上記各実施例では、MOS型LSIを示したが、他の
バイポーラ素子や容量素子などの半導体素子に対して一
般的に本発明を適用することができる。
バイポーラ素子や容量素子などの半導体素子に対して一
般的に本発明を適用することができる。
［発明の効果］ 上述したように本発明の半導体装置によれば、半導体
素子の電極等の配線とか半導体素子間配線に高集積化が
可能な多結晶シリコン材料を用いると共に、その下部あ
るいは周囲に不純物拡散の障壁となる耐拡散性導電膜を
設けることにより、多結晶シリコン材料に含まれる不純
物が外部に拡散して半導体素子の特性、信頼性の劣化を
まねくことを防止できるので、VLSIの高集積化、高信頼
性化が可能になる。
素子の電極等の配線とか半導体素子間配線に高集積化が
可能な多結晶シリコン材料を用いると共に、その下部あ
るいは周囲に不純物拡散の障壁となる耐拡散性導電膜を
設けることにより、多結晶シリコン材料に含まれる不純
物が外部に拡散して半導体素子の特性、信頼性の劣化を
まねくことを防止できるので、VLSIの高集積化、高信頼
性化が可能になる。
第１図（ａ）乃至（ｄ）は本発明の半導体装置の一実施
例の製造工程を示す断面図、第２図および第３図はそれ
ぞれ本発明の他の実施例に係る半導体装置を示す断面
図、第４図は従来のMOS型トランジスタを示す断面図で
ある。 3,34……ゲート絶縁膜、4,20……チタンカーバイド膜、
５……ゲート電極、８……PSG膜、31……浮遊ゲート電
極、32……制御ゲート電極、33,35……チタンカーバイ
ド膜。
例の製造工程を示す断面図、第２図および第３図はそれ
ぞれ本発明の他の実施例に係る半導体装置を示す断面
図、第４図は従来のMOS型トランジスタを示す断面図で
ある。 3,34……ゲート絶縁膜、4,20……チタンカーバイド膜、
５……ゲート電極、８……PSG膜、31……浮遊ゲート電
極、32……制御ゲート電極、33,35……チタンカーバイ
ド膜。
Claims (1)
- 【請求項１】半導体基板上に設けられた多結晶シリコン
材料からなるゲート電極パターンと、 このゲート電極パターンの周囲を覆うようにして設けら
れた、上記多結晶シリコン材料から周囲の絶縁膜への不
純物拡散の障壁となる耐拡散性導電膜と を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017213A JP2695812B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017213A JP2695812B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194335A JPH01194335A (ja) | 1989-08-04 |
| JP2695812B2 true JP2695812B2 (ja) | 1998-01-14 |
Family
ID=11937666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017213A Expired - Fee Related JP2695812B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695812B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410383B1 (en) * | 2000-03-16 | 2002-06-25 | Sharp Laboratories Of America, Inc. | Method of forming conducting diffusion barriers |
| JP4885431B2 (ja) * | 2004-06-07 | 2012-02-29 | 三星電子株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877257A (ja) * | 1981-11-04 | 1983-05-10 | Hitachi Ltd | 超高信頼性電極 |
| JPS58210639A (ja) * | 1982-05-31 | 1983-12-07 | Toshiba Corp | 半導体装置 |
| JPS61144872A (ja) * | 1984-12-19 | 1986-07-02 | Toshiba Corp | 半導体装置 |
| JPS62111466A (ja) * | 1985-11-09 | 1987-05-22 | Toshiba Corp | 半導体装置 |
| JPS63150963A (ja) * | 1986-12-12 | 1988-06-23 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-01-29 JP JP63017213A patent/JP2695812B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01194335A (ja) | 1989-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |