JPH0346980B2 - - Google Patents
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- Publication number
- JPH0346980B2 JPH0346980B2 JP60232252A JP23225285A JPH0346980B2 JP H0346980 B2 JPH0346980 B2 JP H0346980B2 JP 60232252 A JP60232252 A JP 60232252A JP 23225285 A JP23225285 A JP 23225285A JP H0346980 B2 JPH0346980 B2 JP H0346980B2
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- gate
- well region
- insulating film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型半導体装置に関する。
従来、相補型半導体装置は、例えば第２図に示
すような構造を有している。図中１は、Ｎ型の半
導体基板である。半導体基板１の所定領域には、
Ｐ−Well領域２が形成されている。Ｐ−Well領
域２とこれに隣接する半導体基板１の領域間に
は、素子分離絶縁膜３が介在されている。半導体
基板１の主面及びＰ−Well領域２の主面には、
薄肉のゲート絶縁膜４，５が夫々形成されてい
る。ゲート絶縁膜４，５及び素子分離絶縁膜３上
にはLPCVD（LoW Pressure Chemical Vapor
Deposition）法等にて多結晶シリコンからなるゲ
ート電極６が形成されている。半導体基板１の主
面側のゲート電極６ａには、Ｂ或はBF2等のＰ型
不純物が注入され、P+ゲートを構成している。
Ｐ−Well領域２の上方のゲート電極６ｂには、
As或はＰ等のＮ型不純物が注入され、N+ゲート
を構成している。ゲート電極６上にはMo、Ti等
からなる高融点金属膜７が形成されている。
すような構造を有している。図中１は、Ｎ型の半
導体基板である。半導体基板１の所定領域には、
Ｐ−Well領域２が形成されている。Ｐ−Well領
域２とこれに隣接する半導体基板１の領域間に
は、素子分離絶縁膜３が介在されている。半導体
基板１の主面及びＰ−Well領域２の主面には、
薄肉のゲート絶縁膜４，５が夫々形成されてい
る。ゲート絶縁膜４，５及び素子分離絶縁膜３上
にはLPCVD（LoW Pressure Chemical Vapor
Deposition）法等にて多結晶シリコンからなるゲ
ート電極６が形成されている。半導体基板１の主
面側のゲート電極６ａには、Ｂ或はBF2等のＰ型
不純物が注入され、P+ゲートを構成している。
Ｐ−Well領域２の上方のゲート電極６ｂには、
As或はＰ等のＮ型不純物が注入され、N+ゲート
を構成している。ゲート電極６上にはMo、Ti等
からなる高融点金属膜７が形成されている。
このように構成された相補型半導体装置１０で
は、高融点金属膜７を形成する際の熱処理によつ
て、ゲート電極６中のＮ型不純物及びＰ型不純物
が高融点金属膜７を介して相互に拡散する。この
ためN+ゲート及びP+ゲート中の不純物濃度が変
動し、しきい値電圧の制御性が悪くなると共に、
所定のトランジスタ特性が得られない。また、ゲ
ート電極６上の高融点金属膜７の存在によりゲー
ト耐圧の劣化を招く問題があつた。
は、高融点金属膜７を形成する際の熱処理によつ
て、ゲート電極６中のＮ型不純物及びＰ型不純物
が高融点金属膜７を介して相互に拡散する。この
ためN+ゲート及びP+ゲート中の不純物濃度が変
動し、しきい値電圧の制御性が悪くなると共に、
所定のトランジスタ特性が得られない。また、ゲ
ート電極６上の高融点金属膜７の存在によりゲー
ト耐圧の劣化を招く問題があつた。
本発明は、しきい値電圧の制御性及びトランジ
スタ特性の向上を図ると共に、ゲート抵抗の低減
を図つて高性能でかつ、高集積度の相補型半導体
装置を提供することをその目的とするものであ
る。
スタ特性の向上を図ると共に、ゲート抵抗の低減
を図つて高性能でかつ、高集積度の相補型半導体
装置を提供することをその目的とするものであ
る。
本発明は、ゲート電極上にトンネル電流が生じ
る程度の厚さのチツ化シリコン膜を介して高融点
金属膜を設けたことにより、しきい値電圧の制御
性及びトランジスタ特性の向上を図ると共に、ゲ
ート抵抗の低減を図つて、高性能かつ高集積度を
有する相補型半導体装置である。
る程度の厚さのチツ化シリコン膜を介して高融点
金属膜を設けたことにより、しきい値電圧の制御
性及びトランジスタ特性の向上を図ると共に、ゲ
ート抵抗の低減を図つて、高性能かつ高集積度を
有する相補型半導体装置である。
以下、本発明の実施例について図面を参照して
説明する。第１図は、本発明の一実施例の断面図
である。図中２０は、Ｎ型の半導体基板である。
半導体基板２０の所定領域には、Ｐ−Well領域
２１が形成されている。Ｐ−Well領域２１とこ
れに隣接する半導体基板２０の領域間には、素子
分離絶縁膜２２が介在されている。半導体基板２
０の主面及びＰ−Well領域２１の主面上には、
薄肉のゲート酸化膜２３，２４が形成されてい
る。ゲート酸化膜２３，２４及び素子分離絶縁膜
２２上には、LPCVD法等により厚さ約4000Åの
多結晶シリコンからなるゲート電極２５が形成さ
れている。半導体基板２０の主面側のゲート電極
２５ａには、、Ｂ或いはBF2等のＰ型不純物が注
入され、P+ゲートを構成している。Ｐ−Well領
域２１の上方のゲート電極２５ｂいは、As或い
はＰ等のＮ型不純物が注入され、N+ゲートを構
成している。ゲート電極２５上には、厚さ10〜50
Åのチツ化シリコン膜２６が形成されている。こ
のチツ化シリコン膜２６の膜厚は、トンネル電流
が生じる程度の膜厚である。チツ化シリコン膜２
６には、Mo、Ti等からなる高融点金属膜２７が
形成されている。
説明する。第１図は、本発明の一実施例の断面図
である。図中２０は、Ｎ型の半導体基板である。
半導体基板２０の所定領域には、Ｐ−Well領域
２１が形成されている。Ｐ−Well領域２１とこ
れに隣接する半導体基板２０の領域間には、素子
分離絶縁膜２２が介在されている。半導体基板２
０の主面及びＰ−Well領域２１の主面上には、
薄肉のゲート酸化膜２３，２４が形成されてい
る。ゲート酸化膜２３，２４及び素子分離絶縁膜
２２上には、LPCVD法等により厚さ約4000Åの
多結晶シリコンからなるゲート電極２５が形成さ
れている。半導体基板２０の主面側のゲート電極
２５ａには、、Ｂ或いはBF2等のＰ型不純物が注
入され、P+ゲートを構成している。Ｐ−Well領
域２１の上方のゲート電極２５ｂいは、As或い
はＰ等のＮ型不純物が注入され、N+ゲートを構
成している。ゲート電極２５上には、厚さ10〜50
Åのチツ化シリコン膜２６が形成されている。こ
のチツ化シリコン膜２６の膜厚は、トンネル電流
が生じる程度の膜厚である。チツ化シリコン膜２
６には、Mo、Ti等からなる高融点金属膜２７が
形成されている。
このように構成された相補型半導体装置３０に
よれば、ゲート電極２５ａ，２５ｂ上にトンネル
電流が生じる程度の厚さのチツ化シリコン膜２６
が形成されているので、ゲート抵抗を低減させる
ことができる。また、チツ化シリコン膜２６を形
成した後に高融点金属膜２７を形成することにな
る。つまり、チツ化シリコン膜２６によつてゲー
ト電極２５ｂから高融点金属膜２７への不純物が
拡散するのを完全に阻止できる。これにより、高
融点金属膜２７とゲート電極２５ａ，２５ｂ間の
不純物拡散を回避して、例えば、第２図に示す従
来の相補型半導体装置の場合に、0.05〜0.5Vであ
つたしきい値電圧のシフトを、実施例の相補型半
導体装置では0Vのしきい値電圧シフトまで改善
できることが確酸された。このようにしきい値電
圧の制御性を向上させて、トランジスタ特性、素
子の性能及び集積度を著しく向上させることがで
きる。
よれば、ゲート電極２５ａ，２５ｂ上にトンネル
電流が生じる程度の厚さのチツ化シリコン膜２６
が形成されているので、ゲート抵抗を低減させる
ことができる。また、チツ化シリコン膜２６を形
成した後に高融点金属膜２７を形成することにな
る。つまり、チツ化シリコン膜２６によつてゲー
ト電極２５ｂから高融点金属膜２７への不純物が
拡散するのを完全に阻止できる。これにより、高
融点金属膜２７とゲート電極２５ａ，２５ｂ間の
不純物拡散を回避して、例えば、第２図に示す従
来の相補型半導体装置の場合に、0.05〜0.5Vであ
つたしきい値電圧のシフトを、実施例の相補型半
導体装置では0Vのしきい値電圧シフトまで改善
できることが確酸された。このようにしきい値電
圧の制御性を向上させて、トランジスタ特性、素
子の性能及び集積度を著しく向上させることがで
きる。
以上説明した如く、本発明に係る相補型半導体
装置によれば、しきい値電圧の制御性及びトラン
ジスタ特性の向上を図ると共に、ゲート抵抗の低
減を図つて高性能及び高集積度を得ることができ
るものである。
装置によれば、しきい値電圧の制御性及びトラン
ジスタ特性の向上を図ると共に、ゲート抵抗の低
減を図つて高性能及び高集積度を得ることができ
るものである。
第１図は、本発明の一実施例の断面図、第２図
は、従来の相補型半導体装置の断面図である。 ２０……半導体基板、、２１……Ｐ−Well領
域、２２……素子分離絶縁膜、２３，２４……ゲ
ート酸化膜、２５，２５ａ，２５ｂ……ゲート電
極、２６……チツ化シリコン膜、２７……高融点
金属膜、３０……相補型半導体装置。
は、従来の相補型半導体装置の断面図である。 ２０……半導体基板、、２１……Ｐ−Well領
域、２２……素子分離絶縁膜、２３，２４……ゲ
ート酸化膜、２５，２５ａ，２５ｂ……ゲート電
極、２６……チツ化シリコン膜、２７……高融点
金属膜、３０……相補型半導体装置。
Claims (1)
- １ 一導電型の半導体基板の所定領域に形成され
た反対導電型のウエル領域と、該ウエル領域とこ
れに隣接する前記半導体基板の領域にまたがるよ
うに設けられた素子分離絶縁膜と、前記半導体基
板の主面及び前記ウエル領域の主面を覆うように
形成された絶縁膜と、該絶縁膜及び前記素子分離
絶縁膜を覆うように形成されたゲート電極と、該
ゲート電極上に10〜50Åの範囲内の膜厚で形成さ
れたチツ化シリコン膜と、該チツ化シリコン膜上
に形成された高融点金属膜とを具備することを特
徴とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232252A JPS6292360A (ja) | 1985-10-17 | 1985-10-17 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232252A JPS6292360A (ja) | 1985-10-17 | 1985-10-17 | 相補型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292360A JPS6292360A (ja) | 1987-04-27 |
| JPH0346980B2 true JPH0346980B2 (ja) | 1991-07-17 |
Family
ID=16936357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60232252A Granted JPS6292360A (ja) | 1985-10-17 | 1985-10-17 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140009269A (ko) * | 2011-01-14 | 2014-01-22 | 도레이 카부시키가이샤 | 성형 재료, 프리프레그, 섬유 강화 복합 재료 및 섬유 강화 복합 재료 적층체 및 섬유 강화 성형 기재의 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716455B1 (en) * | 1994-12-09 | 2000-03-01 | AT&T Corp. | Dual gate formation |
| JP3440698B2 (ja) * | 1996-06-24 | 2003-08-25 | ソニー株式会社 | 半導体装置の製造方法 |
| US5846871A (en) * | 1997-08-26 | 1998-12-08 | Lucent Technologies Inc. | Integrated circuit fabrication |
| EP0936667A1 (en) * | 1998-01-20 | 1999-08-18 | Lucent Technologies Inc. | Lattice matched barrier for dual doped polysilicon gates |
-
1985
- 1985-10-17 JP JP60232252A patent/JPS6292360A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140009269A (ko) * | 2011-01-14 | 2014-01-22 | 도레이 카부시키가이샤 | 성형 재료, 프리프레그, 섬유 강화 복합 재료 및 섬유 강화 복합 재료 적층체 및 섬유 강화 성형 기재의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292360A (ja) | 1987-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |