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JPH02168496A - 半導体メモリ回路 - Google Patents

半導体メモリ回路

Info

Publication number
JPH02168496A
JPH02168496A JP1039787A JP3978789A JPH02168496A JP H02168496 A JPH02168496 A JP H02168496A JP 1039787 A JP1039787 A JP 1039787A JP 3978789 A JP3978789 A JP 3978789A JP H02168496 A JPH02168496 A JP H02168496A
Authority
JP
Japan
Prior art keywords
input
address
circuit
function
memory circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1039787A
Other languages
English (en)
Inventor
Juichi Ishii
寿一 石井
Norimitsu Sako
迫　則光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP1039787A priority Critical patent/JPH02168496A/ja
Priority to US07/405,026 priority patent/US4985867A/en
Priority to KR1019890013272A priority patent/KR940008133B1/ko
Priority to CA000611252A priority patent/CA1320576C/en
Priority to EP89309306A priority patent/EP0359551B1/en
Priority to DE68920243T priority patent/DE68920243T2/de
Publication of JPH02168496A publication Critical patent/JPH02168496A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は、ビット数及びワード数が可変な半導体メモリ
回路に係り、特に、ユーザが手元において任意の論理回
路を電気的にプログラム可能な、プログラマブル・ロジ
ック・デバイスに用いるのに好適な、多機能性及び汎用
性の占い半導体メモリ回路に関するものである。 （従来の技術） 従来より、ユーザが手元において任意の論理回路を実現
可能に構成された集積回路であるプログラマブル・ロジ
ック・デバイス（以下、ＰＬＤと称する）が知られてい
る。 このＰＬＤは、主に、ユーザ独自の論理を構築するため
のコンフィグラブルなプログラマブル論理要素（以下、
ＰＬＥと称する）と、該ＰＬＥの論理機能及び内部配線
の接続等を決定するための回路機能定義用のメモリ・セ
ルと、外部の装置パッケージ・ビンと内部論理回路（Ｐ
ＬＥ）との間のインターフェイスを行うためのブＯグラ
マプル入出カブロック（以下、ＩＯＢと称する）と、該
１０Ｂ及びＰＬＥの入出力を希望のネットワークに接続
する配線パスを与えるためのプログラマブルな配線と、
から構成されている。
【発明が達成しようとする課題】
このＰＬＤに用いる半導体メモリ回路は、ユーザの希望
に合わせて、ビット数及びワード数が可変であることが
望ましい。しかしながら、従来は、メモリ回路がゲート
アレイによって構成されていた゛ため、配線時にビット
数及びワード数が可変なメモリ回路であっても、配線し
た後は、ビット数やワード数を変えることが不可能であ
った。従って、メモリの最大構成によって、不要となる
メモリ・セルが生じ、ＰＬＤの集積度が低下したり、メ
モリの使用効率が低下するという問題点を有していた。 本発明は、前記従来の問題点を解消するべくなされたも
ので、有限のメモリ・セル数を最大限に活用すると共に
、外部からの制御信号により通常のランダム・アクセス
・メモリ（以下、ＲＡＭと称する）にも、ファーストイ
ン・ファーストアウト・メモリ（以下、ＦＩＦＯと称す
る）にもなる、多機能で且つ汎用性の高い半導体メモリ
回路を提供することを課題とする。 （課題を達成するための手段］ 本発明は、ビット数及びワード数が可変な半導体メモリ
回路であって、外部からの制御信号によって、少くとも
１ワードのビット数を選択し、且つ、ランダム・アクセ
ス−メモリの機能とファーストイン・ファーストアウト
・メモリの機能を切換えるためのチップ制御手段と、選
択されたビット構成に応じて、有効なアドレス長を変更
する機能を含むアドレスバッファと、ファーストイン・
ファーストアウト・メモリの機能が選択されている時に
、書込み、読出しのそれぞれの動作毎に書込みアドレス
又は読出しアドレスをそれぞれカウントアツプするため
のアドレスカウンタと、メモリセルアレイと、選択され
たビット構成に応じて、該メモリセルアレイを制御する
ための列デコーダ及び行デコーダと、選択されたビット
構成に応じて、有効なデータ長を変更する機能を含む入
出力バッファとを備えることにより、前記課題を達成し
たものである。 本発明は、更に、前記ファーストイン・ファーストアウ
ト・メモリの機能が選択されているときに、書込みと読
出しがそれぞれ独立して実行可能としたものである。 本発明は、又、当該メモリ回路自体を使用するか否かを
プログラム可能としたものである。 本発明は、又、前記チップ制御手段の入力、前記アドレ
スバッファの入力、前記入出力バッファの入出力の少く
とも一部を選択可能とするための入出力選択スイッチを
設けたものである。
【発明の作用及び効果】
本発明においては、外部からの制御信号によって、１ワ
ードのビット数を可変とし、更に、ＲＡＭの機能とＦＩ
ＦＯの機能を切換えることができるようにしている。従
って、同一の集積回路で、外部からの制御信号によって
ビット構成を変えることができ、有限のメモリ・セル数
を最大限に活用することができる。又、外部からの制御
信号によって、通常のＲＡＭにも、メモリがオーバーフ
ローした際には古いデータから消えてい＜ＦＪＦＯにも
なり、多機能性及び汎用性が向上する。 本発明においては、更に、前記ファーストイン・ファー
ストアウト・メモリの機能が選択されているときに、書
込みと読出しがそれぞれ独立して実行できるようにして
いる。従って、読出し即書込み、書込み即続出し等の連
続動作が可能となり、多機能性及び汎用性が一層向上づ
”る。 本発明においては、又、当該メモリ回路自体を使用する
か否かをブＯグラム可能としている。従って、当該メモ
リ回路を使用しない場合に、外部入力によって常に該非
使用状態を指令しておく必要がなく、該外部入力のため
の指令線を、他の用途に使うことが可能となって、多機
能性及び汎用性が一層向上する。 本発明においては、又、前記チップ制御手段の入力、前
記アドレスバッファの入力、前記入出力バッファの入出
力の少くとも一部を選択可能とするための入出力選択ス
イッチを設けている。従って、前記チップ制御手段の入
力、アドレスバッファの入力、入出力バッファの入出力
の少くとも一部を、通常使用されるＰＬＤ内の汎用線の
他の、例えば、ロングライン、バス、１０８等へ直接入
出力することができ、汎用線を他の用途に使うことが可
能となって、多機能性及び汎用性が一層向上する。特に
、ＩＯＢを選択可能とした場合には、外部との直接入出
力が可能となる。
【実施例】
以下、図面を参照して、本発明の実施例を詳細に説明す
る。 本発明の第１実施例は、本発明を８キロビツトの半導体
メモリ回路に適用したもので、第１図に示す如く、外部
からの制御信号Ｃ８，ＦＯＭ、ｍ０１ＩＩ１１によって
、当該チップの使用の有無、メモリ機能（ＲＡＭモード
又はＦＩＦＯモード）、１ワードのビット数等を選択す
ると共に、外部からの書込み指定（要求）信号ＷＲＥＱ
、読出し指定（要求）信号ＲＲＥＱ等を受付けるための
チップ制御回路１ｏと、該チップ制御回路１０によって
指定されたビット構成に応じて、最長ビット構成に合わ
せて設定されているアドレス入力ＡＯ〜Δ１２のうち、
有効なアドレス長を選択する機能を含むアドレスバッフ
ァ１２と、前記チップ制御回路１０でＦＩＦＯモードが
選択されている時に、書込み、読出しのそれぞれの動作
毎に書込みアドレス又は読出しアドレスをそれぞれカウ
ントアツプするだのアドレスカウンタ１４と、それぞれ
１２８Ｘ３２個のメモリ・セルを含む２つのブロックに
分割されたメモリセルアレイ１６Ａ、１６Ｂと、前記チ
ップ制御回路１０で指定されたビット構成に応じて、該
メモリセルアレイ１６Ａ、１６Ｂをそれぞれ制御するた
めの、センス増幅器及び書込み／続出し回路の機能を含
む列デコーダ１８Ａ、１８Ｂと、同じく行デコーダ２０
と、前記チップ制御回路１０で指定されたビット構成に
応じて、有効なデータ長を選択する機能を含む入出力＜
１／○）バッファ２２とから構成されている。 前記チップ制御回路１０は、当該チップ全体を使用する
か否かを選択するためのチップセレクト信号Ｃ８が入力
される端子と、全体を通常の（Ｓ）ＲＡＭモードで作動
させるか、又はＦＩＦＯモードで作動させるかを選択す
るためのモード制御信＠　Ｆ　ＯＭが入力される端子と
、ＦＩＦＯモードが選択されている時には、外部からの
貫込み要求信号ＷＲＥＱ、読出し要求信号ＲＲＥＱがそ
れぞれ入力され、ＲＡＭモードが選択されている時には
、入力バッファを開けるためのライト・イネーブル信号
ＷＥ、出力バツファを開けるためのアウトプット・イネ
ーブル信号ＯＥがそれぞれ入力される端子と、１ワード
のビット数を選択するためのビット長選択信号ＩＤＯ，
ｍ１が入力される端子と、Ｆ（ＦＯモードが選択されて
いる時に前記アドレスカウンタ１４のアドレスを監視し
て、読出しアドレスが最近書込まれた時のアドレス＋１
に一致した時、即ち、未書込みのアドレスを指定した時
に警告信号ＡＷＮＧを出力する端子とを含んでいる。こ
こで、−が上に付されている信号は、その信号が゛Ｏ″
レベル（低レベル）で頁であることを表わしている。 前記モード制御信号ＦＯＭは、例えば１０　ｎである時
、通常のＲＡＭモードを選択し、１１１１１である時に
、ＦＩＦＯモードを選択するように設定することができ
る。 又、前記ビット長選択信号ｌｌｌ０．ｍｌは、第１表に
示す如く、ｍＱ、　　ｍｌが、ＩＩ　Ｑ　、　Ｑ　Ｎの
時１ワード１ビツト、１１１　、Ｑ　Ｎの時１ワード４
ピツト、°０．１″のとき１ワード８ピツト、゛１．１
″の時１ワード１６ビツトを選択するように設定するこ
とができる。 第　　１　　表 前記アドレスバッファ１２は、前記チップ制御回路１０
から入力されるビット長制御信号に応じて、アドレス入
力ＡＯ−Ａ１２のうち、有効なアドレス長を選択する。 即ち、ビット長選択信号ｍ０１１１が“ｏ、ｏ”の時に
は、アドレス入力ＡＯ〜ＡＩ２が全て有効となり、ＩＩ
　ｉ　、Ｑ　１１の時はアドレス入力ＡＯ−Ａ１０が有
効となり、“０．１″の時はアドレス入力ＡＯ〜Ａ９が
有効となり、“１．１″の時はアドレス入力ＡＯ−Ａ８
が有効となる。 前記アドレスカウンタ１４は、前記チップ制御回路１０
から入力される制御信号に応じて、ＦＩＦＯモードが選
択されている時に、書込み、読出しのそれぞれの動作毎
に書込みアドレス、読出しアドレスをカウントアツプす
る。 前記チップ制御回路１０は、該アドレスカウンタ１４の
計数値を監視して、未書込みのアドレスが指定された時
には警告信号ＡＷＮＧを出力する。 本実施例においては、メモリ回路内のアドレスカウンタ
１４の計数値により警告信号Ａ　Ｗ　Ｎ　Ｇを出すよう
にしているので、外部信号等により警告信号を出す場合
に比べて、構成が非常に簡単である。 なお、この警告信号ＡＷＮＧを出す礪能は省略すること
もできる。 前記アドレスカウンタ１４は、ＲＡＭモードが選択され
た時には、単に通過するのみとなる。 舶記列デコーダ１８Ａ１１８Ｂ及び行デコーダ２０は、
前記チップ制御回路１０で指定されたビット長に応じて
、メモリセルアレイ１６Ａ、１６Ｂのアドレス線やデー
タ線を制御する。 前記入出力（Ｉｌｏ）バッファ２２は、前記チップ制御
回路１０で指定されたビット構成に応じて、有効なデー
タ長を選択する。 なお、前記実施例においては、メモリセルアレイ１６Ａ
、１６Ｂが２分割構成とされ、それに応じて列デコーダ
１８Ａ、１８Ｂも２つ設けられていたが、列デコーダ１
８Ａ、１８Ｂを一体化して共用することも可能である。 又、メモリセルアレイの構成も２分割に限定されない。 次に、第２図を参照して、本発明の第２実施例を詳細に
説明する。 本実施例は、第１実施例と同様の半導体メモリ回路にお
いて、ＦＩＦＯモードが選択されているときに、書込み
と読出しをそれぞれ独立して実行可能とするために、書
込み用アドレスカウンタ１４Ａと読出し用アドレスカウ
ンタ１４Ｂ、！込み用列デコーダを構成する書込み回路
３４Ａ及び書込み用スイッチ３６Ａと読出し用列デコー
ダを構成する読出し用スイッチ３６Ｂ及び読出し回路３
４Ｂ、入力バッファ２２Ａと出力バッファ２２Ｂをそれ
ぞれ独立して設けたものである。 又、これに合わせて、チップ制御回路も、外部からの制
御信号を受付けるためのタイミング制御回路３０と、書
込み用のアドレス切換回路３２Ａと、読出し用のアドレ
ス切換回路３２Ｂとから構成されている。 更に、書込み及び読出しが、それぞれ独立した信号ＷＲ
ＥＳ、ＷＣＬＫ、ＲＲＥＳ、ＲＣＬＫで行うようにされ
ている。ここでＷＲＥＳ、ＲＲＥＳは、それぞれ書込み
用及び読出し用のリセット信号を表わし、ＷＣＬＫｌＲ
ＣＬＫは、それぞれ書込み用及び読出し用のパルス信号
を表わしている。 又、前記タイミング制御回路３０において、チップセレ
クト信号Ｃ８は、第１実施例と同様に外部入力可能とさ
れている他、プログラミング用メモリ３０Ａでも設定可
能とされており、ＰＬＤ全体のプログラミング時に、該
メモリ回路自体を使用するか否かプログラム可能として
いる。従って、例えばプログラミング用メモリ３０Ａの
状態をＨにプログラムした時は、外部から入力されるＣ
８信号が有効となり、該Ｃ８信号の状態によって、当該
メモリ回路が使用可能となる。一方、例えばプログラミ
ング用メモリ３０Ａの状態をＬにプログラムした時は、
外部入力のＣ８信号が無効になり、当該メモリ回路は、
常に使用されない。このようにした場合には、当該メモ
リ回路を使用しない時に、外部入力によって常に該非使
用状態を指令しておく必要がなく、該外部入力のための
指令線を、他の用途に使うことが可能となって、多機能
性及び汎用性が一層向上する。 該タイミング制御回路３０においては、更に、１ワード
のビット数を選択するためのビット長選択信号＋１０．
　１１も、プログラミング用メモリ３０Ｂ、３０Ｃで、
ＰＬＤ全体のプログラミング時に設定するようにされて
いる。 なお、メモリセルアレイ１６は、第１実施例とは異なり
、１体で構成されている。該メモリセルアレイ１６を構
成する各メモリセルは、例えば第３図に示す如く、情報
保持用の２個のインバータ４０．４２と、ワード線ｗｏ
ｒｄの電圧レベルに応じて、セルとビット線ｂｉｔの接
続、分離を行うための３個の選択用トランジスタ４４．
４６．４８とから構成されるスタティックＲＡ、Ｍとさ
れており、書込みと読出しをそれぞれ独立して実行可能
とするために、各メモリセルからのワード線ｗｏｒｄと
ピット線ｂｉｔも、書込み用（ｗｏｒｄ−ｗ　、　ｂｉ
ｔ　−ｗ　１ｂｉｔ　−ｗ　）と読出し用（ｗｏｒｄ−
ｒ　１ｂｉｔ　−ｒ　）で独立して設けられている。 本実施例においては、モード制御信号ＦＯＭが、例えば
Ｏ゛°であるときに、通常のＲＡＭモードが選択されて
、前記アドレス切換回路３２Ａ、３２Ｂの作用により、
前記アドレスバッファ１２からのアドレス入力ＡＯ−Ａ
１２が有効となる。 方、モード制御信号ＦＯＭが、例えば１″であるときは
、ＦＩＦＯモードが選択され、前記アドレス切換回路３
２Ａ、３２Ｂの作用により、前記書込み用及び読出し用
アドレスカウンタ１４Ａ１１４Ｂからのアドレス入力が
有効となる。 又、書込みと読出しのアドレスが一致した場合、書込み
が優先的に行われる。 更に、書込み時に書込みアドレスが一杯になったときは
、書込みを停止し、書込みリセット信号ＷＲＥＳが入力
されたときに、例えば一番古いＯ番地から書込みを再開
する。 他の点については、第１実廠例と同様であるので説明は
省略する。 本実施例においては、ＦＩＦＯモードで、書込みと読出
しを独立して行うことができるので、連続動作が可能と
なり、多機能性及び汎用例が更に高まる。 次に、第４図を参照して、本発明の第３実施例を詳細に
説明する。 本実施例は、第２実施例と同様の半導体メモリ回路にお
いて、前記アドレスバッファ１２の入力側、前記タイミ
ング制御回路３０の入力側、前記入力バッファ２２Ａの
入力側、及び、前記出力バッファ２２Ｂの出力側に、例
えば第４図にアドレスバッファ１２の入力側を示す如く
、入（出）力選択スイッチ５０を付加したものである。 第４図は、アドレスバッファ１２の入側でアドレス線を
選択するための入力選択スイッチ５０を示したものであ
り、該スイッチ５０によって、通常使用されるＰＬＤ内
の汎用線ＡＯ８−Ａ１２Ｓの他、ロングラインＡＯｖ−
Ａ１２ｖ１バスＡＯＢ〜Ａ１２Ｂ、ｌ０ＢＡＯＩ〜Ａ１
２１のいずれか一つがアドレスバッファ１２に接続可能
とされている。接続線の選択は、ＰＬＤ全体のプログラ
ミング時に、プログラミング用メモリ５０Ａ、５０Ｂの
メモリ値ＱＯ，Ｑｌを設定することによつて行われ、例
えばプログラミング用メモリ５０Ａ、５０Ｂのメモリ値
ＱＯ１Ｑｌが「０、Ｏ」の時は汎用線ＡＯ８−ＡＩ２Ｓ
が選択され、「０．１」の時はロングラインＡＯＶ−Ａ
１２Ｖが選択され、「１．０」の時はバスＡＯＢ〜Ａ１
２Ｂが選択され、「１．１」の時はｌ０ＢＡＯＩ〜Ａ１
２１が選択される。 前記タイミング制御回路３０の入力側、前記入力バッフ
ァ２２Ａの入力側、及び、前記出力バッファ２２Ｂの出
力側にも、同様の入（出）力選択スイッチが付加されて
いるが、詳細な説明は省略する。 本実施例においては、前記タイミング制御回路３０の入
力（ビット長選択信号ｌ０１ｍ１を除く）線、前記アド
レスバッファ１２の入力線、前記入力バッファ２２Ａの
入力線、前記出力バッファ２２Ｂの出力線が選択可能と
されているので、通常使用されるＰＬＤ内の汎用線の他
、例えば、ロングライン、バス、ＩＯ８等へ直接入出力
することができ、汎用線を他の用途に使うことが可能と
なって、多機能性及び汎用性が一層向上する。特に１０
Ｂを選択可能とした場合には、外部との直接入出力が可
能となる。 なお、本実施例においては、前記アドレスバッファ１２
の入力、前記タイミング制御回路３０の入力、前記入力
バッファ２２Ａの入力、及び、前記出力バッファ２２Ｂ
の出力が、全て選択可能とされていたが、いずれか一部
を固定して該当部分の入（出）力選択スイッチを省略し
てもよい。 又、本実施例においては、入（出）力選択スイッチを第
２実施例の回路と組合わせていたが、この人（出）力選
択スイッチを第１実施例の回路と組合わせてもよい。
【図面の簡単な説明】
第１図は、本発明に係る半導体メモリ回路の第１実施例
の構成を示すブロック線図、 第２因は、同じく第２実施例の構成を示すブロック線図
、 第３図は、第２実施例で用いられているメモリセルの構
成を示す回路図、 第４図は、第３実施例で用いられている入（出）力選択
スイッチの一つを示すブロック線図である。 １０・・・チップ制御回路、 ＦＯＭ・・・モード制御信号、 ｍ０１ｌｌ１１・・・ビット長選択信号、１２・・・ア
ドレスバッファ、 ＡＯ−Ａ１２・・・アドレス入力、 １４・・・アドレスカウンタ、 １４Ａ・・・書込み用アドレスカウンタ、１４Ｂ・・・
読出し用アドレスカウンタ、１６Ａ１１６Ｂ、１６・・
・メモリセルアレイ、１８Ａ、１８Ｂ・・・列デコーダ
、 ２０・・・行デコーダ、 ２ＯＡ・・・書込み用列デコーダ、 ２０Ｂ・・・読出し用列デコーダ、 ２２・・・入出力バッファ、 ２２Ａ・・・入力バッファ、 ２２Ｂ・・・出力バッファ、 ３０・・・タイミング制御回路、 ３２Ａ１３２Ｂ・・・アドレス切換回路、３４Ａ・・・
書込み回路、 ３４Ｂ・・・読出し回路、 ３６Ａ・・・書込み用スイッチ、 ３６Ｂ・・・読出し用スイッチ、 ５０・・・入力選択スイッチ。

Claims (4)

    【特許請求の範囲】
  1. （１）ビット数及びワード数が可変な半導体メモリ回路
    であつて、 外部からの制御信号によつて、少くとも１ワードのビッ
    ト数を選択し、且つ、ランダム・アクセス・メモリの機
    能とファーストイン・ファーストアウト・メモリの機能
    を切換えるためのチップ制御手段と、 選択されたビット構成に応じて、有効なアドレス長を変
    更する機能を含むアドレスバッファと、ファーストイン
    ・ファーストアウト・メモリの機能が選択されている時
    に、書込み、読出しのそれぞれの動作毎に書込みアドレ
    ス又は読出しアドレスをそれぞれカウントアップするた
    めのアドレスカウンタと、 メモリセルアレイと、 選択されたビット構成に応じて、該メモリセルアレイを
    制御するための列デコーダ及び行デコーダと、 選択されたビット構成に応じて、有効なデータ長を変更
    する機能を含む入出力バッファと、を備えたことを特徴
    とする半導体メモリ回路。
  2. （２）請求項１に記載の半導体メモリ回路において、前
    記ファーストイン・ファーストアウト・メモリの機能が
    選択されているときに、書込みと読出しがそれぞれ独立
    して実行可能であることを特徴とする半導体メモリ回路
    。
  3. （３）請求項１に記載の半導体メモリ回路において、当
    該メモリ回路自体を使用するか否かがプログラム可能と
    されていることを特徴とする半導体メモリ回路。
  4. （４）請求項１に記載の半導体メモリ回路において、前
    記チップ制御手段の入力、前記アドレスバッファの入力
    、前記入出力バッファの入出力の少くとも一部を選択可
    能とするための入出力選択スイッチが設けられているこ
    とを特徴とする半導体メモリ回路。
JP1039787A 1988-09-14 1989-02-20 半導体メモリ回路 Pending JPH02168496A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP1039787A JPH02168496A (ja) 1988-09-14 1989-02-20 半導体メモリ回路
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Application Number Priority Date Filing Date Title
JP23074588 1988-09-14
JP63-230745 1988-09-14
JP1039787A JPH02168496A (ja) 1988-09-14 1989-02-20 半導体メモリ回路

Publications (1)

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JPH02168496A true JPH02168496A (ja) 1990-06-28

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ID=26379174

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Application Number Title Priority Date Filing Date
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Country Status (6)

Country Link
US (1) US4985867A (ja)
EP (1) EP0359551B1 (ja)
JP (1) JPH02168496A (ja)
KR (1) KR940008133B1 (ja)
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