JPS6249676B2 - - Google Patents
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- JPS6249676B2 JPS6249676B2 JP56132406A JP13240681A JPS6249676B2 JP S6249676 B2 JPS6249676 B2 JP S6249676B2 JP 56132406 A JP56132406 A JP 56132406A JP 13240681 A JP13240681 A JP 13240681A JP S6249676 B2 JPS6249676 B2 JP S6249676B2
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- Japan
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- 230000015654 memory Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、MOS RAMなどの半導体メモリに
関する。
関する。
MOS型のスタテイツクRAMは第１図に示すよ
うにワード線W1，W2……とビツト線対B0，B1
（多数あるが図ではその一組のみを示す）の各交
点に、負荷抵抗R1，R2とMOSトランジスタQ1，
Q2で構成されるフリツプフロツプおよびトラン
スフアゲートとなるMOSトランジスタQ3，Q4か
らなるメモリセルMCを接続してなる。ビツト線
対B0，B1の一端はトランジスタQ5，Q6により電
源Vccにプルアツプされ、他端はコラム選択トラ
ンジスタQ7，Q8により、データバスDB，へ
接続される。ワード線例えばW1をＨ（ハイ）レ
ベルにするとトランジスタQ3，Q4はオンとなつ
て当該メモリセルはビツト線対B0，B1に接続さ
れ、またコラム選択信号Y1をＨにするとトラン
ジスタQ7，Q8がオンとなつてビツト線B0，B1が
データバスDB，へ接続され、こうしてW1と
B0，B1の交点に配設されたメモリセルMC0が選
択される。この状態でデータバスDB，を介し
てビツト線対B0，B1を例えばB0がＨ、B1がＬ
（ロー）にすればメモリセルのトランジスタQ2が
オン、Q1がオフとなり、セル書込みが行なわれ
る。これを読出すにはW1およびY1をＨにすれば
よく、W1＝ＨでトランジスタQ3，Q4がオンにな
り、セル内部の点ａのＨレベル、点ｂのＬレベル
がビツト線B0，B1へ伝えられ、これがトランジ
スタQ7，Q8、データバスDB，を介して読取
り回路へ導かれる。
うにワード線W1，W2……とビツト線対B0，B1
（多数あるが図ではその一組のみを示す）の各交
点に、負荷抵抗R1，R2とMOSトランジスタQ1，
Q2で構成されるフリツプフロツプおよびトラン
スフアゲートとなるMOSトランジスタQ3，Q4か
らなるメモリセルMCを接続してなる。ビツト線
対B0，B1の一端はトランジスタQ5，Q6により電
源Vccにプルアツプされ、他端はコラム選択トラ
ンジスタQ7，Q8により、データバスDB，へ
接続される。ワード線例えばW1をＨ（ハイ）レ
ベルにするとトランジスタQ3，Q4はオンとなつ
て当該メモリセルはビツト線対B0，B1に接続さ
れ、またコラム選択信号Y1をＨにするとトラン
ジスタQ7，Q8がオンとなつてビツト線B0，B1が
データバスDB，へ接続され、こうしてW1と
B0，B1の交点に配設されたメモリセルMC0が選
択される。この状態でデータバスDB，を介し
てビツト線対B0，B1を例えばB0がＨ、B1がＬ
（ロー）にすればメモリセルのトランジスタQ2が
オン、Q1がオフとなり、セル書込みが行なわれ
る。これを読出すにはW1およびY1をＨにすれば
よく、W1＝ＨでトランジスタQ3，Q4がオンにな
り、セル内部の点ａのＨレベル、点ｂのＬレベル
がビツト線B0，B1へ伝えられ、これがトランジ
スタQ7，Q8、データバスDB，を介して読取
り回路へ導かれる。
書込みを行なうに当つては、外部よりメモリチ
ツプへライトイネーブル信号WEが入る。これは
チツプ内のバツフア（インバータ）で受けられ、
その反転信号がメモリチツプを読取りモード
から書込みモードにする。書込み（読取りも同
様）を行なうメモリセルはアドレス信号で指定さ
れる（複数ビツトからなるアドレス信号の上位ビ
ツト群、下位ビツト群がワード線、ビツト線の選
択信号となる）が、選択セルに従つて選択ワード
線が変つて第２図t2に示すように、今まで選択さ
れていたワード線Wiが非選択となり、代つてワ
ード線Wjが選択されたとすると、前者の電位は
立下り後者の電位は立上り、その交差点近傍では
両者ともＨレベルの選択状態が出現する。このと
きビツト線に次の書込みデータに対応する電位が
与えられていると誤書込みが生じる（今書込んだ
セルに対し次のデータの書込みが行なわれる）恐
れがあるので、アドレス信号Ａが切換わる間はラ
イトイネーブルWEをＬ、をＨにして書込み
を禁止するようにしている。しかしこの方式で
は、連続して書込む場合もアドレス信号が変わる
度毎にWEをＬにしなければならず、一方CPUシ
ステムからの指令は連続したもの（書込み命令）
であるからそれをアドレス変化毎に一旦中止させ
る回路を外部回路に付加しなければならない。
ツプへライトイネーブル信号WEが入る。これは
チツプ内のバツフア（インバータ）で受けられ、
その反転信号がメモリチツプを読取りモード
から書込みモードにする。書込み（読取りも同
様）を行なうメモリセルはアドレス信号で指定さ
れる（複数ビツトからなるアドレス信号の上位ビ
ツト群、下位ビツト群がワード線、ビツト線の選
択信号となる）が、選択セルに従つて選択ワード
線が変つて第２図t2に示すように、今まで選択さ
れていたワード線Wiが非選択となり、代つてワ
ード線Wjが選択されたとすると、前者の電位は
立下り後者の電位は立上り、その交差点近傍では
両者ともＨレベルの選択状態が出現する。このと
きビツト線に次の書込みデータに対応する電位が
与えられていると誤書込みが生じる（今書込んだ
セルに対し次のデータの書込みが行なわれる）恐
れがあるので、アドレス信号Ａが切換わる間はラ
イトイネーブルWEをＬ、をＨにして書込み
を禁止するようにしている。しかしこの方式で
は、連続して書込む場合もアドレス信号が変わる
度毎にWEをＬにしなければならず、一方CPUシ
ステムからの指令は連続したもの（書込み命令）
であるからそれをアドレス変化毎に一旦中止させ
る回路を外部回路に付加しなければならない。
ライトイネーブル信号はメモリチツプではデー
タ入出力部の制御にも使用される。即ち第３図に
示すように読取りデータの出力段はＨ、Ｌ及び高
インピーダンス（ハイＺ）の３出力状態をとるト
ランジスタQ11，Q12の直列回路で構成され、そ
の出力端P1が接続されるＩ／Ｏポートへは入力デ
ータバツフアIDBも接続される。そこでデータ入
力つまりメモリ書込み時にはトランジスタQ11，
Q12をいずれもオフとしてデータ出力段はハイＺ
状態とし、書込みデータDiがデータ出力段によ
り妨害されることなくバツフアIDBへ入力するよ
うにする。この目的で外部ライトイネーブル信号
WEを制御段のトランジスタQ15，Q18に加える。
これらのトランジスタQ15，Q18は、トランジス
タQ13，Q16と直列に接続されてインバータを構
成するトランジスタQ14，Q17と並列に接続さ
れ、いずれのインバータの出力もＬにする機能も
持つ。即ち書込みでWE＝ＨならQ15，Q18オン、
上、下段インバータの出力P2，P3はＬ、従つてト
ランジスタQ11，Q12はオフとなる。読取り時は
WE＝Ｌであり、トランジスタQ15，Q18オフ、ト
ランジスタQ14，Q17は読取りデータD0のＨ、Ｌ
即ち“１”、“０”に従つてオン、オフ（Ｎはイン
バータ）、出力P2，P3はQ14，Q17のオン、オフに
従つてＨ、Ｌ、出力端P1からの出力もそれに従つ
てＨ、Ｌとなる。この出力は、バツフアIDBの入
力インピーダンスは高いので該バツフアにより妨
害されることはなく、Ｉ／Ｏポートへ導かれる。
タ入出力部の制御にも使用される。即ち第３図に
示すように読取りデータの出力段はＨ、Ｌ及び高
インピーダンス（ハイＺ）の３出力状態をとるト
ランジスタQ11，Q12の直列回路で構成され、そ
の出力端P1が接続されるＩ／Ｏポートへは入力デ
ータバツフアIDBも接続される。そこでデータ入
力つまりメモリ書込み時にはトランジスタQ11，
Q12をいずれもオフとしてデータ出力段はハイＺ
状態とし、書込みデータDiがデータ出力段によ
り妨害されることなくバツフアIDBへ入力するよ
うにする。この目的で外部ライトイネーブル信号
WEを制御段のトランジスタQ15，Q18に加える。
これらのトランジスタQ15，Q18は、トランジス
タQ13，Q16と直列に接続されてインバータを構
成するトランジスタQ14，Q17と並列に接続さ
れ、いずれのインバータの出力もＬにする機能も
持つ。即ち書込みでWE＝ＨならQ15，Q18オン、
上、下段インバータの出力P2，P3はＬ、従つてト
ランジスタQ11，Q12はオフとなる。読取り時は
WE＝Ｌであり、トランジスタQ15，Q18オフ、ト
ランジスタQ14，Q17は読取りデータD0のＨ、Ｌ
即ち“１”、“０”に従つてオン、オフ（Ｎはイン
バータ）、出力P2，P3はQ14，Q17のオン、オフに
従つてＨ、Ｌ、出力端P1からの出力もそれに従つ
てＨ、Ｌとなる。この出力は、バツフアIDBの入
力インピーダンスは高いので該バツフアにより妨
害されることはなく、Ｉ／Ｏポートへ導かれる。
連続して書込みを行なう場合にライトイネーブ
ル信号WEがアドレス変化毎にＬへ戻ると、出力
段トランジスタQ11，Q12は両者ともオフの状態
から一方がオン、他方がオフの状態へ切換えら
れ、WE＝Ｈで再び両者ともオフの状態になり、
これを繰り返すことになる。出力段はトランジス
タのサイズも大であり、従つて寄生容量も大であ
るから定常状態になる迄に時間がかゝり、これは
書込みに有効な時間を短くし、ひいては書込み時
間を大にとる必要を生じる。
ル信号WEがアドレス変化毎にＬへ戻ると、出力
段トランジスタQ11，Q12は両者ともオフの状態
から一方がオン、他方がオフの状態へ切換えら
れ、WE＝Ｈで再び両者ともオフの状態になり、
これを繰り返すことになる。出力段はトランジス
タのサイズも大であり、従つて寄生容量も大であ
るから定常状態になる迄に時間がかゝり、これは
書込みに有効な時間を短くし、ひいては書込み時
間を大にとる必要を生じる。
外部ライトイネーブル信号は所要書込み時間中
連続させ、第２図に示すように選択ワード線を
WiからWjに切換える場合は両者の切換えタイミ
ングをτだけずらして両者選択という事態が生じ
ないようにすることも考えられる。しかしこれは
ワード線駆動回路が複雑になるばかりか読出し速
度の遅れを招く。
連続させ、第２図に示すように選択ワード線を
WiからWjに切換える場合は両者の切換えタイミ
ングをτだけずらして両者選択という事態が生じ
ないようにすることも考えられる。しかしこれは
ワード線駆動回路が複雑になるばかりか読出し速
度の遅れを招く。
本発明は、外部ライトイネーブル信号は連続書
込み期間中Ｈレベルでよくてアドレス変化毎にＬ
に戻す必要はなく、代りにチツプ内でアドレス変
化時の書込み禁止パルスを発生するようにした。
このようにすれば、データ出力段へは連続する該
外部ライトイネーブル信号を加えることができ、
アドレス変化毎に該出力段を書込みモード（ハイ
Ｚ）、読取りモード（ＨまたはＬ出力状態）に切
換えずに済む。
込み期間中Ｈレベルでよくてアドレス変化毎にＬ
に戻す必要はなく、代りにチツプ内でアドレス変
化時の書込み禁止パルスを発生するようにした。
このようにすれば、データ出力段へは連続する該
外部ライトイネーブル信号を加えることができ、
アドレス変化毎に該出力段を書込みモード（ハイ
Ｚ）、読取りモード（ＨまたはＬ出力状態）に切
換えずに済む。
第４図は本発明で用いる書込み制御回路の一例
を示し、トランジスタQ21〜Q23で構成される。
WEは外部ライトイネーブル信号、φはチツプ内
で発生するアドレス切換時書込み禁止信号であ
り、該回路の出力を書込み制御信号として用
いる。第５図は第４図の回路の動作を示す波形で
ある。該回路の出力は、WEおよびφがとも
にＨの時にのみＬとなりこの時メモリチツプは書
込みモードとなる。一方、WEがＬ即ちCPUシス
テムからの書込み指令がない場合は勿論該出力
はＨとなりメモリチツプを読取りモードにす
る。またWEがＨ即ちCPUから書込み指令があつ
てもφがＬであればはＨとなりメモリチツプ
への書込みを禁止する。この様にしてアドレス切
換時のメモリチツプへの書込みを禁止することに
より誤書込みの発生を回避することができる。
を示し、トランジスタQ21〜Q23で構成される。
WEは外部ライトイネーブル信号、φはチツプ内
で発生するアドレス切換時書込み禁止信号であ
り、該回路の出力を書込み制御信号として用
いる。第５図は第４図の回路の動作を示す波形で
ある。該回路の出力は、WEおよびφがとも
にＨの時にのみＬとなりこの時メモリチツプは書
込みモードとなる。一方、WEがＬ即ちCPUシス
テムからの書込み指令がない場合は勿論該出力
はＨとなりメモリチツプを読取りモードにす
る。またWEがＨ即ちCPUから書込み指令があつ
てもφがＬであればはＨとなりメモリチツプ
への書込みを禁止する。この様にしてアドレス切
換時のメモリチツプへの書込みを禁止することに
より誤書込みの発生を回避することができる。
第６図は書込み制御信号により制御される
入力データバツフアIDBの回路を含むメモリの全
体回路の一例である。ここに示した入力データバ
ツフアIDBの動作は次の通りである。書込み時即
ち書込み制御信号がＬの時は例えばＩ／Ｏ入
力レベルがＨであればQ31からQ36で構成される
２つのインバータの働きによりＤINがＨ、INが
Ｌとなり、Q37，Q40がオンQ38，Q39がオフとな
つてデータバスDB及びに各々Ｈ、Ｌのレベル
を与える。このレベルはQ7，Q8を通してビツト
線に与えられセルに書込みが行なわれる。一方読
出し時およびアドレス切換時即ちWEがＨの時は
Q33，Q36がオンとなりＩ／Ｏ入力レベルに拘ら
ずＤIN，INのレベルはともにＬとなり、Q37か
らQ40の各トランジスタはいずれもオフとなる。
従つて入力データバツフアIDBはデータバスDB
及びに強制的にレベルを与えることはなく、
セルからビツト線に読出された情報によりデータ
バスのレベルが決定され読出しが達成される。
入力データバツフアIDBの回路を含むメモリの全
体回路の一例である。ここに示した入力データバ
ツフアIDBの動作は次の通りである。書込み時即
ち書込み制御信号がＬの時は例えばＩ／Ｏ入
力レベルがＨであればQ31からQ36で構成される
２つのインバータの働きによりＤINがＨ、INが
Ｌとなり、Q37，Q40がオンQ38，Q39がオフとな
つてデータバスDB及びに各々Ｈ、Ｌのレベル
を与える。このレベルはQ7，Q8を通してビツト
線に与えられセルに書込みが行なわれる。一方読
出し時およびアドレス切換時即ちWEがＨの時は
Q33，Q36がオンとなりＩ／Ｏ入力レベルに拘ら
ずＤIN，INのレベルはともにＬとなり、Q37か
らQ40の各トランジスタはいずれもオフとなる。
従つて入力データバツフアIDBはデータバスDB
及びに強制的にレベルを与えることはなく、
セルからビツト線に読出された情報によりデータ
バスのレベルが決定され読出しが達成される。
第７図ａ，ｂは信号φの発生回路WIPGを示
す。ａにおいてG1〜G4はナンドゲート、G5，G6
はノアゲート、G7はオアで、これらは図示の如
く接続され、アドレス信号A0〜Ａo-1の１ビツト
Aiを受け、クロツクCKiを出力する。この第７図
ａの回路CKGiはアドレス信号の各ビツトに対し
て設けられ、そしてその各回路CKG0，CKG1…
…CKGo-1の各出力は第７図ｂに示すようにオア
ゲートG8で結合される。これらの回路の動作
を、第８図を参照しながら説明すると、アドレス
信号Aiが第８図ａに示すように“１”（Ｈ）、
“０”（Ｌ）に変化するとナンドゲートG1の出力
はｂとなり、ナンドゲートG2の出力はキヤパシ
タC1により若干遅延した反転出力ｄとなり、ノ
アゲートG5の出力ｆはアドレス信号Aiの立上り
時に発生するパルスとなる。ナンドゲートG3，
G4、キヤパシタC2、ノアゲートG6の系も同様に
動作するがその出力ｇはアドレス信号Aiの立下
り時に発生するパルスとなる。これらをオアゲー
トG7で結合させたものCKiは、アドレス信号Aiの
変化時に発生するパルスとなり、オアゲートG8
の出力はアドレス信号の任意のビツトの変化時
に発生するパルスとなる。目的のパルスφはの
反転なので、これはを受けるナンドゲートG9
により発生する。
す。ａにおいてG1〜G4はナンドゲート、G5，G6
はノアゲート、G7はオアで、これらは図示の如
く接続され、アドレス信号A0〜Ａo-1の１ビツト
Aiを受け、クロツクCKiを出力する。この第７図
ａの回路CKGiはアドレス信号の各ビツトに対し
て設けられ、そしてその各回路CKG0，CKG1…
…CKGo-1の各出力は第７図ｂに示すようにオア
ゲートG8で結合される。これらの回路の動作
を、第８図を参照しながら説明すると、アドレス
信号Aiが第８図ａに示すように“１”（Ｈ）、
“０”（Ｌ）に変化するとナンドゲートG1の出力
はｂとなり、ナンドゲートG2の出力はキヤパシ
タC1により若干遅延した反転出力ｄとなり、ノ
アゲートG5の出力ｆはアドレス信号Aiの立上り
時に発生するパルスとなる。ナンドゲートG3，
G4、キヤパシタC2、ノアゲートG6の系も同様に
動作するがその出力ｇはアドレス信号Aiの立下
り時に発生するパルスとなる。これらをオアゲー
トG7で結合させたものCKiは、アドレス信号Aiの
変化時に発生するパルスとなり、オアゲートG8
の出力はアドレス信号の任意のビツトの変化時
に発生するパルスとなる。目的のパルスφはの
反転なので、これはを受けるナンドゲートG9
により発生する。
以上説明したように本発明によればメモリチツ
プが受ける外部ライトイネーブル信号は、書込み
時間だけ連続する信号とし、アドレスが変る毎に
復旧する信号とはしないので、外部回路に複雑な
付加回路を設ける必要がなくCPUシステムから
の書込み指令をそのまゝメモリチツプへ与えるこ
とができる。そしてメモリチツプでアドレス切換
中書込みを禁止する信号を作るので、アドレス切
換時の誤書込みは阻止され、かつ読取りデータ出
力段へは連続する外部ライトイネーブル信号を加
えて連続的にハイＺ状態にするので、書込み期間
を長くとることができ、また切換えに伴ない無駄
は電力消費もない。
プが受ける外部ライトイネーブル信号は、書込み
時間だけ連続する信号とし、アドレスが変る毎に
復旧する信号とはしないので、外部回路に複雑な
付加回路を設ける必要がなくCPUシステムから
の書込み指令をそのまゝメモリチツプへ与えるこ
とができる。そしてメモリチツプでアドレス切換
中書込みを禁止する信号を作るので、アドレス切
換時の誤書込みは阻止され、かつ読取りデータ出
力段へは連続する外部ライトイネーブル信号を加
えて連続的にハイＺ状態にするので、書込み期間
を長くとることができ、また切換えに伴ない無駄
は電力消費もない。
第１図はメモリの要部回路図、第２図はアドレ
ス切換えに伴なう各部電圧の波形図、第３図はデ
ータ入出力部の回路図、第４図は本発明で用いる
書込み制御信号の一例、第５図はその動作説明用
の各部信号波形図、第６図は入力データバツフア
を含むメモリの全体回路の一例、第７図はアドレ
ス変化中書込み禁止信号の発生回路図、第８図は
その動作説明用の各部波形図である。 図面で、WIPGはアドレス変化時に信号φを発
生する回路、WEは外部ライトイネーブル信号、
WEのＨは書込み指示レベルである。
ス切換えに伴なう各部電圧の波形図、第３図はデ
ータ入出力部の回路図、第４図は本発明で用いる
書込み制御信号の一例、第５図はその動作説明用
の各部信号波形図、第６図は入力データバツフア
を含むメモリの全体回路の一例、第７図はアドレ
ス変化中書込み禁止信号の発生回路図、第８図は
その動作説明用の各部波形図である。 図面で、WIPGはアドレス変化時に信号φを発
生する回路、WEは外部ライトイネーブル信号、
WEのＨは書込み指示レベルである。
Claims (1)
- 【特許請求の範囲】 １ 入力アドレスの変化時に所定幅のパルス信号
φを発生するアドレス変化検出回路WIPGと、 連続して書込む場合もその書込み期間中同じレ
ベルをとる外部ライトイネーブル信号WEと前記
パルス信号φを受け、これらの論理出力である反
転信号を出力する書込み制御回路とを備え、 前記外部ライトイネーブル信号WEがメモリの
読取りデータ出力段に加えられて、書込み時に該
出力段を高インピーダンス状態にし、また前記反
転信号がメモリの入力データバツフアIDBに
加えられて、読出し時及びアドレス切換時に該バ
ツフアの出力段トランジスタQ37〜Q40をオフに
することを特徴とする半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132406A JPS5835783A (ja) | 1981-08-24 | 1981-08-24 | 半導体メモリ |
| EP82304429A EP0074206B1 (en) | 1981-08-24 | 1982-08-23 | Semiconductor memory device |
| DE8282304429T DE3275609D1 (en) | 1981-08-24 | 1982-08-23 | Semiconductor memory device |
| IE2041/82A IE53776B1 (en) | 1981-08-24 | 1982-08-24 | Semiconductor memory device |
| US06/411,008 US4480321A (en) | 1981-08-24 | 1982-08-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132406A JPS5835783A (ja) | 1981-08-24 | 1981-08-24 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835783A JPS5835783A (ja) | 1983-03-02 |
| JPS6249676B2 true JPS6249676B2 (ja) | 1987-10-20 |
Family
ID=15080642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132406A Granted JPS5835783A (ja) | 1981-08-24 | 1981-08-24 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
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