JPS6120078B2 - - Google Patents
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- JPS6120078B2 JPS6120078B2 JP56016488A JP1648881A JPS6120078B2 JP S6120078 B2 JPS6120078 B2 JP S6120078B2 JP 56016488 A JP56016488 A JP 56016488A JP 1648881 A JP1648881 A JP 1648881A JP S6120078 B2 JPS6120078 B2 JP S6120078B2
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G—PHYSICS
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
本発明は、パワーダウンモードを持つスタテイ
ツク半導体メモリに関する。
ツク半導体メモリに関する。
最近のスタテイツクRAMは消費電力節減のた
め、メモリチツプが選択されていないパワーダウ
ンし、チツプ選択時にパワーアツプして動作させ
る、パワーダウンモード付きのゲーテツドスタテ
イツクRAMが主流になつている。メモリチツプ
はチツプセレクト信号がＬ（ロー）レベルで
選択、Ｈ（ハイ）レベルで非選択となるが、パワ
ーダウンはこの信号を受けるバツフアの出力
を用いて、メモリセル部を除いてデコーダ等の周
辺回路の電源をオフにする、等の方法により行な
う。デコーダ電源が断になると全メモリセルがビ
ツト線対から切り離されまた全ビツト線対がデー
タバス対から切り離され、これらのビツト線対お
よびデータバスはそのプルアツプ回路によりＨレ
ベルへ引上げられるが、高集積化に伴なつてトラ
ンジスタが小型化従つて小gm化されるにつれて
そのプルアツプ速度は小になる。また選択された
ビツト線対およびその電位を受けるデータバスは
一方がＨレベル、他方がＬレベルになつているか
らパワーダウンモードでこれらをＨレベルへプル
アツプしても最初は各々のレベルが異なつてい
る。従つてチツプがスタンバイになつて短時間後
に再びアクテイブになるようなときはデータバス
線のレベルが異なつており、この場合は読取りが
遅くなるという問題がある。即ち、ビツト線対お
よび又はデータバス対のレベルが異なつておりそ
れが選択セルの記憶情報で定まるＨ，Ｌ関係に確
定もしくは入れ換えられてデータ読出しがなされ
るのは通常の、つまりチツプセレクト中での読取
りで常時経験されるところであり、止むを得ない
時間遅れであるが、チツプ非選択から選択に変つ
て読出しが行なわれるときは、がＬになつて
メモリ内部回路の電源が投入されそれらの回路が
正常出力を生じる迄の遅延が上記遅延に加わり、
結果として大きな遅延になる。
め、メモリチツプが選択されていないパワーダウ
ンし、チツプ選択時にパワーアツプして動作させ
る、パワーダウンモード付きのゲーテツドスタテ
イツクRAMが主流になつている。メモリチツプ
はチツプセレクト信号がＬ（ロー）レベルで
選択、Ｈ（ハイ）レベルで非選択となるが、パワ
ーダウンはこの信号を受けるバツフアの出力
を用いて、メモリセル部を除いてデコーダ等の周
辺回路の電源をオフにする、等の方法により行な
う。デコーダ電源が断になると全メモリセルがビ
ツト線対から切り離されまた全ビツト線対がデー
タバス対から切り離され、これらのビツト線対お
よびデータバスはそのプルアツプ回路によりＨレ
ベルへ引上げられるが、高集積化に伴なつてトラ
ンジスタが小型化従つて小gm化されるにつれて
そのプルアツプ速度は小になる。また選択された
ビツト線対およびその電位を受けるデータバスは
一方がＨレベル、他方がＬレベルになつているか
らパワーダウンモードでこれらをＨレベルへプル
アツプしても最初は各々のレベルが異なつてい
る。従つてチツプがスタンバイになつて短時間後
に再びアクテイブになるようなときはデータバス
線のレベルが異なつており、この場合は読取りが
遅くなるという問題がある。即ち、ビツト線対お
よび又はデータバス対のレベルが異なつておりそ
れが選択セルの記憶情報で定まるＨ，Ｌ関係に確
定もしくは入れ換えられてデータ読出しがなされ
るのは通常の、つまりチツプセレクト中での読取
りで常時経験されるところであり、止むを得ない
時間遅れであるが、チツプ非選択から選択に変つ
て読出しが行なわれるときは、がＬになつて
メモリ内部回路の電源が投入されそれらの回路が
正常出力を生じる迄の遅延が上記遅延に加わり、
結果として大きな遅延になる。
本発明はかゝる点を改善しようとするものであ
り、その特徴とする所はメモリチツプの非選択時
にはメモリセル部を除いてデコーダ等の周辺回路
の電源をオフにするパワーダウンモードを持つス
タテイツク半導体メモリにおいて、該メモリの一
対のデータバスに、チツプ選択から非選択への切
換え時に一時的にオンになつて該一対のデータバ
スを共に低電位へ放電させる第１のトランジスタ
と、チツプ非選択から選択へ切換え時に一時的に
オンになつて該一対のデータバスを共に高電位へ
充電させる第２のトランジスタを接続したことに
ある。次に図面を参照しながら、これを詳細に説
明する。
り、その特徴とする所はメモリチツプの非選択時
にはメモリセル部を除いてデコーダ等の周辺回路
の電源をオフにするパワーダウンモードを持つス
タテイツク半導体メモリにおいて、該メモリの一
対のデータバスに、チツプ選択から非選択への切
換え時に一時的にオンになつて該一対のデータバ
スを共に低電位へ放電させる第１のトランジスタ
と、チツプ非選択から選択へ切換え時に一時的に
オンになつて該一対のデータバスを共に高電位へ
充電させる第２のトランジスタを接続したことに
ある。次に図面を参照しながら、これを詳細に説
明する。
第１図はMOS型のスタテイツクメモリの要部
を示し、Wiはワード線Ｂj０，Ｂj１はビツト線
対、Mijはこれらのワード線とビツト線対の交差
部に配設されたメモリセルである。メモリセル
Mijは負荷抵抗R1，R2とMOSトランジスタQ1，
Q2で構成されるフリツプフロツプと、トランス
フアゲートを構成するMOSトランジスタQ3，Q4
からなる。Q5，Q6はビツト線対を電源Vccへプル
アツプする負荷トランジスタ、Q7，Q8はビツト
線対Q7，Q8をデータバス対DB，へ接続する
コラム選択トランジスタ、Ｙjはその選択電圧で
ある。図ではｉ行、ｊ列の素子しか示していない
がメモリではかゝる素子が多数設けられ、それら
のビツト線対はそれぞれのコラム選択トランジス
タを介してデータバス対DB，へ接続される。
配線１，２はこの接続を略示する。
を示し、Wiはワード線Ｂj０，Ｂj１はビツト線
対、Mijはこれらのワード線とビツト線対の交差
部に配設されたメモリセルである。メモリセル
Mijは負荷抵抗R1，R2とMOSトランジスタQ1，
Q2で構成されるフリツプフロツプと、トランス
フアゲートを構成するMOSトランジスタQ3，Q4
からなる。Q5，Q6はビツト線対を電源Vccへプル
アツプする負荷トランジスタ、Q7，Q8はビツト
線対Q7，Q8をデータバス対DB，へ接続する
コラム選択トランジスタ、Ｙjはその選択電圧で
ある。図ではｉ行、ｊ列の素子しか示していない
がメモリではかゝる素子が多数設けられ、それら
のビツト線対はそれぞれのコラム選択トランジス
タを介してデータバス対DB，へ接続される。
配線１，２はこの接続を略示する。
このメモリの動作は周知の通りで、書込みに当
つてはデータバス対DB，を介してビツト線対
Ｂj０，Ｂj１の一方例えばＢj０をＨ、他方Ｂj１
をＬにし、ワード線WiをＨにしてトランジスタ
Q3，Q4をオンにし、メモリセルMijのトランジス
タQ1，Q2の一方本例ではQ2をオン、他方Q1をオ
フにする。読取りに当つてはワード線WiをＨに
してトランジスタQ3，Q4をオンにし、セルMijの
内部電位により（上記の例ではQ2オン、Q1オフ
であるから、Q1側がＨ、Q2側がＬ）ビツト線対
の一方、本例ではＢj０をＨ、他方Ｂj１をＬに
し、これをトランジスタQ7，Q8をオンにするこ
とによりデータバス対DB，に伝え、図示しな
いセンスアンプで検知する。
つてはデータバス対DB，を介してビツト線対
Ｂj０，Ｂj１の一方例えばＢj０をＨ、他方Ｂj１
をＬにし、ワード線WiをＨにしてトランジスタ
Q3，Q4をオンにし、メモリセルMijのトランジス
タQ1，Q2の一方本例ではQ2をオン、他方Q1をオ
フにする。読取りに当つてはワード線WiをＨに
してトランジスタQ3，Q4をオンにし、セルMijの
内部電位により（上記の例ではQ2オン、Q1オフ
であるから、Q1側がＨ、Q2側がＬ）ビツト線対
の一方、本例ではＢj０をＨ、他方Ｂj１をＬに
し、これをトランジスタQ7，Q8をオンにするこ
とによりデータバス対DB，に伝え、図示しな
いセンスアンプで検知する。
かゝるメモリでは第２図に示すように信号
がＨである時点t1，t2間はメモリチツプが非選択
であり、パワーダウンモードとなつてワードデコ
ーダの電源は断たれ、全ワード線がＬレベルにな
る。パワーダウンモードでも記憶内容は喪失しな
いようにメモリセル部電源は供給されているか
ら、全ワード線がＬレベルになつて全メモリセル
がビツト線対から切り離されるとビツト線対はト
ランジスタQ5，Q6により電源Vccへプルアツプさ
れる。データバス対DB，はコラム選択信号
（Ｙj等）がＬになつてトランジスタ（Q7，Q8
等）がオフになることによりビツト線対から切り
離されるが、プルアツプ用トランジスタQ9，Q14
によりVccへ引上げられる。高集積度メモリでは
各素子を小型にする必要上、プルアツプ用トラン
ジスタQ5，Q6，Q9，Q14も小型化され従つて小
gm化されているので、上記プルアツプも急速に
は行なわれず、そしてチツプ非選択前の選択状態
では読出しデータなどに応じてデータバスDB，
は一方がＨ、他方がＬになつているから、
＝Ｈとなつた時点t1以降データバス線の電位は第
２図に示すように変化する。即ち可成りの時間を
経過して両データバス線電位が一致する。なお時
点t1直後のDBの立上りは、とのカツプリング
によるものである。＝Ｈのチツプ非選択状態
の期間は長、短いずれかは予測の限りでなく、そ
こで非選択になつたとたんに再び選択になつた場
合には時点t2に示すようにデータバス線の電位が
アンバランスの状態で例えば読出しが行なわれ
る。
がＨである時点t1，t2間はメモリチツプが非選択
であり、パワーダウンモードとなつてワードデコ
ーダの電源は断たれ、全ワード線がＬレベルにな
る。パワーダウンモードでも記憶内容は喪失しな
いようにメモリセル部電源は供給されているか
ら、全ワード線がＬレベルになつて全メモリセル
がビツト線対から切り離されるとビツト線対はト
ランジスタQ5，Q6により電源Vccへプルアツプさ
れる。データバス対DB，はコラム選択信号
（Ｙj等）がＬになつてトランジスタ（Q7，Q8
等）がオフになることによりビツト線対から切り
離されるが、プルアツプ用トランジスタQ9，Q14
によりVccへ引上げられる。高集積度メモリでは
各素子を小型にする必要上、プルアツプ用トラン
ジスタQ5，Q6，Q9，Q14も小型化され従つて小
gm化されているので、上記プルアツプも急速に
は行なわれず、そしてチツプ非選択前の選択状態
では読出しデータなどに応じてデータバスDB，
は一方がＨ、他方がＬになつているから、
＝Ｈとなつた時点t1以降データバス線の電位は第
２図に示すように変化する。即ち可成りの時間を
経過して両データバス線電位が一致する。なお時
点t1直後のDBの立上りは、とのカツプリング
によるものである。＝Ｈのチツプ非選択状態
の期間は長、短いずれかは予測の限りでなく、そ
こで非選択になつたとたんに再び選択になつた場
合には時点t2に示すようにデータバス線の電位が
アンバランスの状態で例えば読出しが行なわれ
る。
データバス線の電位がアンバランスの状態でデ
ータ読出しが行なわれると一方は中間電位からＨ
またはＬへ移行せねばならず、例えば第２図の場
合はデータバスは中間電位V1からＨレベルへ
上昇せねばならず、これには指数関数（充電特性
を示す）の性質から明らかなように長い時間を要
する。しかもチツプ非選択から選択に変つたとき
は前述の内部回路の動作遅れがこれに加わり、交
差時点t3（このt3以降読出し可となる）までには
長い時間が必要になる。この＝Ｈの期間の長
短によりアクセスタイムが変る現象をプツシユア
ウト（push out）現象という。
ータ読出しが行なわれると一方は中間電位からＨ
またはＬへ移行せねばならず、例えば第２図の場
合はデータバスは中間電位V1からＨレベルへ
上昇せねばならず、これには指数関数（充電特性
を示す）の性質から明らかなように長い時間を要
する。しかもチツプ非選択から選択に変つたとき
は前述の内部回路の動作遅れがこれに加わり、交
差時点t3（このt3以降読出し可となる）までには
長い時間が必要になる。この＝Ｈの期間の長
短によりアクセスタイムが変る現象をプツシユア
ウト（push out）現象という。
そこで本発明ではチツプが非選択になつたとき
にデータバス対DB，を一旦中間レベルに放電
させ、そしてチツプが選択に変つたときにデータ
バス線を一時的に充電してＨレベルにし、こうし
てデータバス対DB，が共にＨ，Ｈに揃えられ
た状態で、セルをビツト線対へまたビツト線対を
データバスへ接続して、セル記憶情報に応じてデ
ータバス線電位を上記Ｈ，Ｈレベルから変化さ
せ、読取りを行なう。Ｈ，Ｈレベルからの変化は
急速に行なわれ、従つてこの方式によると高速読
出しが可能となる。
にデータバス対DB，を一旦中間レベルに放電
させ、そしてチツプが選択に変つたときにデータ
バス線を一時的に充電してＨレベルにし、こうし
てデータバス対DB，が共にＨ，Ｈに揃えられ
た状態で、セルをビツト線対へまたビツト線対を
データバスへ接続して、セル記憶情報に応じてデ
ータバス線電位を上記Ｈ，Ｈレベルから変化さ
せ、読取りを行なう。Ｈ，Ｈレベルからの変化は
急速に行なわれ、従つてこの方式によると高速読
出しが可能となる。
データバス対DB，に設けた第１図のMOSト
ランジスタQ10とQ11およびQ12，Q13は上記のデ
ータバス充放電を行なわせるためのものである。
これらのトランジスタのゲートへはが立上つ
たとき発生するクロツクCLK1、およびが立下
つたとき発生するクロツクCLK2を加える。第３
図はこれらのクロツクの発生要領を説明する波形
図である。この図で０は外部からメモリチツ
プに加えられるチツプセレクト信号であり、メモ
リチツプではこれをCSバツフア（図示しない）
で受けて信号とその反転信号CSを発生する。
WDDはワードドライバの電源であつて、の立
上り、立下りで、それより若干の遅延をおいて立
上りまた立下る、これらの信号CSとのノア
論理をとるとクロツクCLK1が得られ、と
WDDのノア論理をとるとクロツクCLK2が得られ
る。
ランジスタQ10とQ11およびQ12，Q13は上記のデ
ータバス充放電を行なわせるためのものである。
これらのトランジスタのゲートへはが立上つ
たとき発生するクロツクCLK1、およびが立下
つたとき発生するクロツクCLK2を加える。第３
図はこれらのクロツクの発生要領を説明する波形
図である。この図で０は外部からメモリチツ
プに加えられるチツプセレクト信号であり、メモ
リチツプではこれをCSバツフア（図示しない）
で受けて信号とその反転信号CSを発生する。
WDDはワードドライバの電源であつて、の立
上り、立下りで、それより若干の遅延をおいて立
上りまた立下る、これらの信号CSとのノア
論理をとるとクロツクCLK1が得られ、と
WDDのノア論理をとるとクロツクCLK2が得られ
る。
こうしてチツプセレクト信号がＨになつ
て、チツプ非選択になるとき短時間クロツク
CLK1が発生し、トランジスタQ10，Q11がオンに
なつてデータバス対DB，を中間レベルへ落と
し、放電させる。これにより、データバス対
DB，は第４図に示すようにDB＝Ｈ，＝Ｌ
にあつたとしても共に中間レベルへ落される。ク
ロツクCLK1は短時間後に消滅するのでトランジ
スタQ10，Q11はオフになり、データバス対DB，
はＨレベルへ緩やかにプルアツプされてゆ
く。しかし一旦、共に中間レベルへ落されている
ので、両者の電位は同じである。次にがＬレ
ベルに下り、チツプ選択となるとクロツクCLK2
が発生し、今度はトランジスタQ12，Q13をオン
にする。これらのトランジスタはデータバス対
DB，を電源Vccへプルアツプする。＝Ｈの
期間が長ければDB，は共にVccへプルアツプ
されているのでこのQ12，Q13によるデータバス
充電は格別意味を持たないが、＝Ｈの期間が
短い場合はまた中間レベルにあるから、これは該
中間レベルにあるDB，を共にVccレベルへプ
ルアツプする効果を持つ。クロツクCLK2も間も
なく消滅し、トランジスタQ12，Q13はオフにな
るが、この時点ではデコーダ等がアクテイブにな
り、トランスフアゲート、コラム選択トランジス
タなどを動作させ、通常の読取り等の動作に入
る。
て、チツプ非選択になるとき短時間クロツク
CLK1が発生し、トランジスタQ10，Q11がオンに
なつてデータバス対DB，を中間レベルへ落と
し、放電させる。これにより、データバス対
DB，は第４図に示すようにDB＝Ｈ，＝Ｌ
にあつたとしても共に中間レベルへ落される。ク
ロツクCLK1は短時間後に消滅するのでトランジ
スタQ10，Q11はオフになり、データバス対DB，
はＨレベルへ緩やかにプルアツプされてゆ
く。しかし一旦、共に中間レベルへ落されている
ので、両者の電位は同じである。次にがＬレ
ベルに下り、チツプ選択となるとクロツクCLK2
が発生し、今度はトランジスタQ12，Q13をオン
にする。これらのトランジスタはデータバス対
DB，を電源Vccへプルアツプする。＝Ｈの
期間が長ければDB，は共にVccへプルアツプ
されているのでこのQ12，Q13によるデータバス
充電は格別意味を持たないが、＝Ｈの期間が
短い場合はまた中間レベルにあるから、これは該
中間レベルにあるDB，を共にVccレベルへプ
ルアツプする効果を持つ。クロツクCLK2も間も
なく消滅し、トランジスタQ12，Q13はオフにな
るが、この時点ではデコーダ等がアクテイブにな
り、トランスフアゲート、コラム選択トランジス
タなどを動作させ、通常の読取り等の動作に入
る。
この方式によると高速読出しが可能である。即
ち第４図に示すように信号が立下つた直後デ
ータバス対DB，はＨレベルにあり、メモリセ
ルの記憶情報が伝えられるとき、該情報により定
まる一方のバス線が電位低下を始めるが、これは
この時点で早くも第２図の交差時点t3が得られた
ことに外ならず、従つて高速読出しが可能であ
る。この点を第５図で更に説明すると、チツプが
選択中であり、たゞアドレスAddだけが変つてメ
モリセルが選択され、データバス対DB，の電
位が変つて交差時点t3以降で読出し出力DOが得
られるのが通常モードＡであるが（このように一
方が下り、他方が上つてやがて交差し、という方
式では、一方が立下つて読出しが行なわれる方式
より６〜10nSは遅い）、チツプが非選択から選択
に変つて読出しが行なわれるモードＢでは、
がＬになり、CSバツフアCSBが出力を生じ、そ
の後入力アドレスAddによるセル選択が始まるの
で、これらの動作遅れT1，T2がモードＡの場合
より余分に加わる。この点本発明のようにが
Ｌになるときの読取りが高速に行なえるようにし
ておくと、チツプ選択直後のアクセスタイムも、
チツプ選択中アドレス変更時のアクセスタイムも
ほぼ同じとすることができ、結局メモリのアクセ
スタイムを小（常に）にすることができる。
ち第４図に示すように信号が立下つた直後デ
ータバス対DB，はＨレベルにあり、メモリセ
ルの記憶情報が伝えられるとき、該情報により定
まる一方のバス線が電位低下を始めるが、これは
この時点で早くも第２図の交差時点t3が得られた
ことに外ならず、従つて高速読出しが可能であ
る。この点を第５図で更に説明すると、チツプが
選択中であり、たゞアドレスAddだけが変つてメ
モリセルが選択され、データバス対DB，の電
位が変つて交差時点t3以降で読出し出力DOが得
られるのが通常モードＡであるが（このように一
方が下り、他方が上つてやがて交差し、という方
式では、一方が立下つて読出しが行なわれる方式
より６〜10nSは遅い）、チツプが非選択から選択
に変つて読出しが行なわれるモードＢでは、
がＬになり、CSバツフアCSBが出力を生じ、そ
の後入力アドレスAddによるセル選択が始まるの
で、これらの動作遅れT1，T2がモードＡの場合
より余分に加わる。この点本発明のようにが
Ｌになるときの読取りが高速に行なえるようにし
ておくと、チツプ選択直後のアクセスタイムも、
チツプ選択中アドレス変更時のアクセスタイムも
ほぼ同じとすることができ、結局メモリのアクセ
スタイムを小（常に）にすることができる。
以上説明したように本発明によれば、パワーダ
ウン型のスタテイツクメモリを、チツプ非選択か
ら選択への切換時にもアクセスタイプを小にする
ことができる。またチツプ非選択時にクロツク
CLK1によりデータバスを一旦同じ電位へ放電さ
せ、チツプ選択時にクロツクCLK2によりデータ
バス線を同じＨレベルへ充電するという方式をと
るのでデータバスDB，の電位を揃え易く、か
つ動作は所謂エツジトリガ方式であつて直流電力
損失がない利点がある。例えばトランジスタ
Q10，Q11を＝Ｈの間オンにしておくとこの間
電力消費があり、そしてデータバスは64K RAM
の場合には8K×８構成として８対とするなど大
容量になる程本数が増加するので、該電力消費は
無視できないものとなる。
ウン型のスタテイツクメモリを、チツプ非選択か
ら選択への切換時にもアクセスタイプを小にする
ことができる。またチツプ非選択時にクロツク
CLK1によりデータバスを一旦同じ電位へ放電さ
せ、チツプ選択時にクロツクCLK2によりデータ
バス線を同じＨレベルへ充電するという方式をと
るのでデータバスDB，の電位を揃え易く、か
つ動作は所謂エツジトリガ方式であつて直流電力
損失がない利点がある。例えばトランジスタ
Q10，Q11を＝Ｈの間オンにしておくとこの間
電力消費があり、そしてデータバスは64K RAM
の場合には8K×８構成として８対とするなど大
容量になる程本数が増加するので、該電力消費は
無視できないものとなる。
第１図は本発明を適用したMOS型スタテイツ
クメモリの要部回路図、第２図〜第５図は動作説
明用の波形図である。 図面でWiはメモリのワード線、Ｂj０，Ｂj１は
ビツト線対、Mijはメモリセル、DB，はデー
タバス、Q10，Q11は第１のトランジスタ、Q12，
Q13は第２のトランジスタである。
クメモリの要部回路図、第２図〜第５図は動作説
明用の波形図である。 図面でWiはメモリのワード線、Ｂj０，Ｂj１は
ビツト線対、Mijはメモリセル、DB，はデー
タバス、Q10，Q11は第１のトランジスタ、Q12，
Q13は第２のトランジスタである。
Claims (1)
- 【特許請求の範囲】 １ メモリチツプの非選択時にはメモリセル部を
除いてデコーダ等の周辺回路の電源をオフにする
パワーダウンモードを持つスタテイツク半導体メ
モリにおいて、 該メモリの一対のデータバスに、チツプ選択か
ら非選択への切換え時に一時的にオンになつて該
一対のデータバスを共に低電位へ放電させる第１
のトランジスタと、チツプ非選択から選択へ切換
え時に一時的にオンになつて該一対のデータバス
を共に高電位へ充電させる第２のトランジスタを
接続したことを特徴とするスタテイツク半導体メ
モリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016488A JPS57130286A (en) | 1981-02-06 | 1981-02-06 | Static semiconductor memory |
| DE8282300554T DE3279405D1 (en) | 1981-02-06 | 1982-02-03 | Static type semiconductor memory device |
| EP82300554A EP0058051B1 (en) | 1981-02-06 | 1982-02-03 | Static type semiconductor memory device |
| IE262/82A IE54486B1 (en) | 1981-02-06 | 1982-02-05 | Static type semiconductor memory device |
| US06/346,199 US4455627A (en) | 1981-02-06 | 1982-02-05 | Static type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56016488A JPS57130286A (en) | 1981-02-06 | 1981-02-06 | Static semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57130286A JPS57130286A (en) | 1982-08-12 |
| JPS6120078B2 true JPS6120078B2 (ja) | 1986-05-20 |
Family
ID=11917669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56016488A Granted JPS57130286A (en) | 1981-02-06 | 1981-02-06 | Static semiconductor memory |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4455627A (ja) |
| EP (1) | EP0058051B1 (ja) |
| JP (1) | JPS57130286A (ja) |
| DE (1) | DE3279405D1 (ja) |
| IE (1) | IE54486B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH02183595A (ja) * | 1989-01-09 | 1990-07-18 | Nec Corp | プリント配線基板 |
| JPH033771U (ja) * | 1989-06-01 | 1991-01-16 | ||
| JPH0427183Y2 (ja) * | 1986-07-24 | 1992-06-30 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570243A (en) * | 1982-07-16 | 1986-02-11 | Inmos Corporation | Low power I/O scheme for semiconductor memories |
| JPH063572B2 (ja) * | 1984-09-06 | 1994-01-12 | 沖電気工業株式会社 | Ｃｍｏｓ集積回路 |
| JPS6222292A (ja) * | 1985-07-19 | 1987-01-30 | Fujitsu Ltd | メモリ回路 |
| JPS639097A (ja) * | 1986-06-30 | 1988-01-14 | Sony Corp | スタテイツクｒａｍ |
| US5022010A (en) * | 1989-10-30 | 1991-06-04 | International Business Machines Corporation | Word decoder for a memory array |
| EP0426597B1 (en) * | 1989-10-30 | 1995-11-08 | International Business Machines Corporation | Bit decode scheme for memory arrays |
| JPH04236682A (ja) * | 1991-01-18 | 1992-08-25 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
| JP4198201B2 (ja) | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6101143A (en) * | 1998-12-23 | 2000-08-08 | Xilinx, Inc. | SRAM shutdown circuit for FPGA to conserve power when FPGA is not in use |
| TWI242213B (en) * | 2003-09-09 | 2005-10-21 | Winbond Electronics Corp | Device and method of leakage current cuter and memory cell and memory device thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4208730A (en) * | 1978-08-07 | 1980-06-17 | Rca Corporation | Precharge circuit for memory array |
| US4272834A (en) * | 1978-10-06 | 1981-06-09 | Hitachi, Ltd. | Data line potential setting circuit and MIS memory circuit using the same |
| DE3004565C2 (de) * | 1980-02-07 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | Integrierte digitale Halbleiterschaltung |
-
1981
- 1981-02-06 JP JP56016488A patent/JPS57130286A/ja active Granted
-
1982
- 1982-02-03 EP EP82300554A patent/EP0058051B1/en not_active Expired
- 1982-02-03 DE DE8282300554T patent/DE3279405D1/de not_active Expired
- 1982-02-05 US US06/346,199 patent/US4455627A/en not_active Expired - Lifetime
- 1982-02-05 IE IE262/82A patent/IE54486B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427183Y2 (ja) * | 1986-07-24 | 1992-06-30 | ||
| JPS6447089U (ja) * | 1987-09-17 | 1989-03-23 | ||
| JPH02183595A (ja) * | 1989-01-09 | 1990-07-18 | Nec Corp | プリント配線基板 |
| JPH033771U (ja) * | 1989-06-01 | 1991-01-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0058051A3 (en) | 1985-10-09 |
| JPS57130286A (en) | 1982-08-12 |
| US4455627A (en) | 1984-06-19 |
| IE54486B1 (en) | 1989-10-25 |
| EP0058051A2 (en) | 1982-08-18 |
| EP0058051B1 (en) | 1989-01-25 |
| IE820262L (en) | 1982-08-06 |
| DE3279405D1 (en) | 1989-03-02 |
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