JPH08274277A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH08274277A JPH08274277A JP7099682A JP9968295A JPH08274277A JP H08274277 A JPH08274277 A JP H08274277A JP 7099682 A JP7099682 A JP 7099682A JP 9968295 A JP9968295 A JP 9968295A JP H08274277 A JPH08274277 A JP H08274277A
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Landscapes
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Abstract
(57)【要約】
【目的】 従来技術の限界を越えてさらに高集積化を図
った半導体記憶装置（ＤＲＡＭ）ならびにその製造方法
を提供することである。 【構成】 本発明は、シリコン基板の一部に、立体的な
ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）構
造が形成され、この立体的なＳＯＩ構造中に、前記キャ
パシタおよび前記絶縁ゲート型電界効果トランジスタの
チャネル形成領域が一体化されて形成されており、前記
絶縁ゲート型電界効果トランジスタのチャネル形成領域
（１３０ａ，ｂ）が、前記立体的なＳＯＩ構造における
側壁部に形成されてなり、絶縁ゲート型電界効果トラン
ジスタのドレイン（またはソース）領域が前記チャネル
形成領域に連接して形成され、さらに、そのドレイン
（またはソース）領域と重なりを有してキャパシタが構
成されてなる。
った半導体記憶装置（ＤＲＡＭ）ならびにその製造方法
を提供することである。 【構成】 本発明は、シリコン基板の一部に、立体的な
ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）構
造が形成され、この立体的なＳＯＩ構造中に、前記キャ
パシタおよび前記絶縁ゲート型電界効果トランジスタの
チャネル形成領域が一体化されて形成されており、前記
絶縁ゲート型電界効果トランジスタのチャネル形成領域
（１３０ａ，ｂ）が、前記立体的なＳＯＩ構造における
側壁部に形成されてなり、絶縁ゲート型電界効果トラン
ジスタのドレイン（またはソース）領域が前記チャネル
形成領域に連接して形成され、さらに、そのドレイン
（またはソース）領域と重なりを有してキャパシタが構
成されてなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、ＤＲＡＭに関する。
特に、ＤＲＡＭに関する。
【０００２】
【従来の技術】ＤＲＡＭの一般的なメモリセルは、図１
３に示されるように、ｎＭＯＳトランジスタ（Ｑ）とキ
ャパシタ（Ｃ）とで構成される。
３に示されるように、ｎＭＯＳトランジスタ（Ｑ）とキ
ャパシタ（Ｃ）とで構成される。
【０００３】図１２は、上述のキャパシタ（Ｃ）として
トレンチキャパシタを用いる、従来構造のメモリセルの
断面図である。
トレンチキャパシタを用いる、従来構造のメモリセルの
断面図である。
【０００４】このメモリセルは、シリコン（Ｓｉ）基板
７００の表面に、ｎＭＯＳトランジスタ（ポリシリコン
ゲート７１０と、ゲート絶縁膜７４０と、ソース，ドレ
イン領域（ドレイン，ソース領域）７２０ａ，７２０ｂ
とを含んで構成される）が形成され、その近傍にトレン
チキャパシタ（ポリシリコンからなる内側電極７６０
と、ＳｉＯ2膜７５０と、ｎ+拡散層からなる外側電極７
３０とで構成されている）が形成されて構成される。
７００の表面に、ｎＭＯＳトランジスタ（ポリシリコン
ゲート７１０と、ゲート絶縁膜７４０と、ソース，ドレ
イン領域（ドレイン，ソース領域）７２０ａ，７２０ｂ
とを含んで構成される）が形成され、その近傍にトレン
チキャパシタ（ポリシリコンからなる内側電極７６０
と、ＳｉＯ2膜７５０と、ｎ+拡散層からなる外側電極７
３０とで構成されている）が形成されて構成される。
【０００５】トレンチキャパシタの外側電極（ｎ+）７
３０は、ＭＯＳトランジスタのトレンチキャパシタに接
続されるべきｎ型の領域（ドレインまたはソース領域）
７２０ｂに接続して形成されている。
３０は、ＭＯＳトランジスタのトレンチキャパシタに接
続されるべきｎ型の領域（ドレインまたはソース領域）
７２０ｂに接続して形成されている。
【０００６】また、トレンチキャパシタの内側電極７６
０はアース電位にする必要があるため、コンタクトホー
ルを介してアルミニュウム（Ａｌ）電極７７０（アース
配線）に接続されている。
０はアース電位にする必要があるため、コンタクトホー
ルを介してアルミニュウム（Ａｌ）電極７７０（アース
配線）に接続されている。
【０００７】
【発明が解決しようとする課題】図１２に記載された、
従来のトレンチキャパシタをメモリキャパシタとするＤ
ＲＡＭは、トレンチキャパシタの外側電極が、トレンチ
（溝）の外側を取り囲むように設けられたｎ+拡散層
（７３０）からなっている。
従来のトレンチキャパシタをメモリキャパシタとするＤ
ＲＡＭは、トレンチキャパシタの外側電極が、トレンチ
（溝）の外側を取り囲むように設けられたｎ+拡散層
（７３０）からなっている。
【０００８】したがって、メモリセルは、ｎ+拡散層
（７３０）どうしが接触しないように距離Ｔだけ離して
配置しなければならず（図１２）、マージンを必要とす
る分だけ高集積化の妨げになっている。
（７３０）どうしが接触しないように距離Ｔだけ離して
配置しなければならず（図１２）、マージンを必要とす
る分だけ高集積化の妨げになっている。
【０００９】また、当然のことであるが、ＤＲＡＭのメ
モリセルを構成するＭＯＳトランジスタはウエハ表面に
形成されるため、そのトランジスタの形成領域を確保す
る必要がある。以上のような理由により、従来のメモリ
セル構造では、高集積化には一定の限界があった。
モリセルを構成するＭＯＳトランジスタはウエハ表面に
形成されるため、そのトランジスタの形成領域を確保す
る必要がある。以上のような理由により、従来のメモリ
セル構造では、高集積化には一定の限界があった。
【００１０】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、その目的は、従来技術の限界
を越えてさらに高集積化を図った半導体記憶装置ならび
にその製造方法を提供することにある。
みてなされたものであり、その目的は、従来技術の限界
を越えてさらに高集積化を図った半導体記憶装置ならび
にその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成する本発
明は、以下のような構成をしている。
明は、以下のような構成をしている。
【００１２】（１）請求項１記載の本発明は、絶縁ゲー
ト型電界効果トランジスタとキャパシタとでメモリセル
が構成される半導体記憶装置であって、シリコン基板の
一部に、立体的なＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）構造が形成され、この立体的なＳＯＩ
構造中に、前記キャパシタおよび前記絶縁ゲート型電界
効果トランジスタのチャネル形成領域が一体化されて形
成されており、前記絶縁ゲート型電界効果トランジスタ
のチャネル形成領域が、前記立体的なＳＯＩ構造におけ
る側壁部に形成されてなることを特徴とする。
ト型電界効果トランジスタとキャパシタとでメモリセル
が構成される半導体記憶装置であって、シリコン基板の
一部に、立体的なＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）構造が形成され、この立体的なＳＯＩ
構造中に、前記キャパシタおよび前記絶縁ゲート型電界
効果トランジスタのチャネル形成領域が一体化されて形
成されており、前記絶縁ゲート型電界効果トランジスタ
のチャネル形成領域が、前記立体的なＳＯＩ構造におけ
る側壁部に形成されてなることを特徴とする。
【００１３】（２）請求項２の本発明は、請求項１にお
いて、絶縁ゲート型電界効果トランジスタのドレイン
（またはソース）領域が前記チャネル形成領域に連接し
て形成され、さらに、そのドレイン（またはソース）領
域と重なりを有してキャパシタが構成されてなることを
特徴とする。
いて、絶縁ゲート型電界効果トランジスタのドレイン
（またはソース）領域が前記チャネル形成領域に連接し
て形成され、さらに、そのドレイン（またはソース）領
域と重なりを有してキャパシタが構成されてなることを
特徴とする。
【００１４】（３）請求項３の本発明は、絶縁ゲート型
電界効果トランジスタとキャパシタとでメモリセルが構
成される半導体記憶装置であって、シリコン基板の一部
に、立体的なＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）構造が形成され、この立体的なＳＯＩ構造
は、前記シリコン基板の一部に、そのシリコン基板の表
面に対して垂直な側壁をもつ溝部を設け、この溝部の内
表面に絶縁層を設けることによって形成されており、前
記溝部には、前記シリコン基板の表面に対して垂直な側
壁に沿って設けられた第１の領域と、溝部の底部におい
て設けられた前記第１の領域に連接する第２の領域と、
前記第１の領域の表面を覆って設けられたゲート絶縁膜
と、このゲート絶縁膜に接して形成されたゲート電極層
とが形成されており、前記第１の領域が前記絶縁ゲート
型電界効果トランジスタのチャネル形成領域を構成し、
前記第２の領域の、前記第１の領域と接続された部分が
前記絶縁ゲート型電界効果トランジスタのドレイン（ま
たはソース）を構成し、また、前記シリコン基板は所定
電位に接続され、これによって、そのシリコン基板を第
１のノードとし、前記溝部における第２の領域の底部を
第２のノードとし、前記シリコン基板と前記第２の領域
との間に介在する前記絶縁層を誘電体層とするトレンチ
キャパシタが構成されてなることを特徴とする。
電界効果トランジスタとキャパシタとでメモリセルが構
成される半導体記憶装置であって、シリコン基板の一部
に、立体的なＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）構造が形成され、この立体的なＳＯＩ構造
は、前記シリコン基板の一部に、そのシリコン基板の表
面に対して垂直な側壁をもつ溝部を設け、この溝部の内
表面に絶縁層を設けることによって形成されており、前
記溝部には、前記シリコン基板の表面に対して垂直な側
壁に沿って設けられた第１の領域と、溝部の底部におい
て設けられた前記第１の領域に連接する第２の領域と、
前記第１の領域の表面を覆って設けられたゲート絶縁膜
と、このゲート絶縁膜に接して形成されたゲート電極層
とが形成されており、前記第１の領域が前記絶縁ゲート
型電界効果トランジスタのチャネル形成領域を構成し、
前記第２の領域の、前記第１の領域と接続された部分が
前記絶縁ゲート型電界効果トランジスタのドレイン（ま
たはソース）を構成し、また、前記シリコン基板は所定
電位に接続され、これによって、そのシリコン基板を第
１のノードとし、前記溝部における第２の領域の底部を
第２のノードとし、前記シリコン基板と前記第２の領域
との間に介在する前記絶縁層を誘電体層とするトレンチ
キャパシタが構成されてなることを特徴とする。
【００１５】（４）請求項４に記載の本発明は、絶縁ゲ
ート型電界効果トランジスタとキャパシタとでメモリセ
ルが構成される半導体記憶装置の製造方法であって、表
面が絶縁膜によって覆われたシリコン基板の一部に、そ
のシリコン基板の表面に対して実質的に垂直な側壁をも
つ溝部を形成し、その溝部の内表面に絶縁層を形成する
工程と、その溝部の底部に、不純物がドープされた第１
のアモルファスシリコン層を形成する工程と、前記シリ
コン基板の表面を覆う前記絶縁膜の一部に開口部を設け
て、前記シリコン基板の表面の一部が露出したシード領
域を形成する工程と、そのシード領域を覆い、かつ、前
記溝部の前記シリコン基板の表面に対して垂直な側壁に
沿って延在して前記第１のアモルファスシリコン層に接
続する第２のアモルファスシリコン層を形成する工程
と、熱処理を施すことにより、前記第２および第１のア
モルファスシリコン層において前記シード領域を起点と
する固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ
Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめて、単結晶シ
リコン層を得る工程と、その単結晶シリコン層の表面に
ゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電
極層を形成し、これによって、前記単結晶シリコン層
の、前記シリコン基板の表面に対して垂直な側壁に沿っ
た部分をチャネル形成領域とする絶縁ゲート型電界効果
トランジスタを得る工程と、前記シリコン基板を所定電
位に接続し、そのシリコン基板を第１のノードとし、前
記溝部の前記単結晶シリコン層の底部の部分を第２のノ
ードとするキャパシタを構成する工程とを有することを
特徴とする。
ート型電界効果トランジスタとキャパシタとでメモリセ
ルが構成される半導体記憶装置の製造方法であって、表
面が絶縁膜によって覆われたシリコン基板の一部に、そ
のシリコン基板の表面に対して実質的に垂直な側壁をも
つ溝部を形成し、その溝部の内表面に絶縁層を形成する
工程と、その溝部の底部に、不純物がドープされた第１
のアモルファスシリコン層を形成する工程と、前記シリ
コン基板の表面を覆う前記絶縁膜の一部に開口部を設け
て、前記シリコン基板の表面の一部が露出したシード領
域を形成する工程と、そのシード領域を覆い、かつ、前
記溝部の前記シリコン基板の表面に対して垂直な側壁に
沿って延在して前記第１のアモルファスシリコン層に接
続する第２のアモルファスシリコン層を形成する工程
と、熱処理を施すことにより、前記第２および第１のア
モルファスシリコン層において前記シード領域を起点と
する固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ
Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめて、単結晶シ
リコン層を得る工程と、その単結晶シリコン層の表面に
ゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電
極層を形成し、これによって、前記単結晶シリコン層
の、前記シリコン基板の表面に対して垂直な側壁に沿っ
た部分をチャネル形成領域とする絶縁ゲート型電界効果
トランジスタを得る工程と、前記シリコン基板を所定電
位に接続し、そのシリコン基板を第１のノードとし、前
記溝部の前記単結晶シリコン層の底部の部分を第２のノ
ードとするキャパシタを構成する工程とを有することを
特徴とする。
【００１６】（５）請求項５の本発明は、絶縁ゲート型
電界効果トランジスタとキャパシタとでメモリセルが構
成される半導体記憶装置であって、シリコン基板の表面
を覆う絶縁膜上に前記絶縁ゲート型電界効果トランジス
タが形成され、かつ、前記絶縁ゲート型電界効果トラン
ジスタのドレイン（またはソース）と重なりを有する形
態でそのドレイン（ソース）の下にトレンチ構造の前記
キャパシタが構成されてなり、そのトレンチ構造のキャ
パシタは、所定電位に接続された前記シリコン基板を第
１のノードとし、前記シリコン基板に設けられた溝の内
表面に形成された絶縁層を誘電体とし、前記溝の内表面
に形成された絶縁層に接して溝の内部に充填され、前記
絶縁ゲート型電界効果トランジスタのドレイン（または
ソース）に接続された導体層を第２のノードとして構成
されていることを特徴とする。
電界効果トランジスタとキャパシタとでメモリセルが構
成される半導体記憶装置であって、シリコン基板の表面
を覆う絶縁膜上に前記絶縁ゲート型電界効果トランジス
タが形成され、かつ、前記絶縁ゲート型電界効果トラン
ジスタのドレイン（またはソース）と重なりを有する形
態でそのドレイン（ソース）の下にトレンチ構造の前記
キャパシタが構成されてなり、そのトレンチ構造のキャ
パシタは、所定電位に接続された前記シリコン基板を第
１のノードとし、前記シリコン基板に設けられた溝の内
表面に形成された絶縁層を誘電体とし、前記溝の内表面
に形成された絶縁層に接して溝の内部に充填され、前記
絶縁ゲート型電界効果トランジスタのドレイン（または
ソース）に接続された導体層を第２のノードとして構成
されていることを特徴とする。
【００１７】（６）請求項６の本発明は、絶縁ゲート型
電界効果トランジスタとキャパシタとでメモリセルが構
成される半導体記憶装置の製造方法であって、表面が絶
縁膜によって覆われたシリコン基板の一部に、そのシリ
コン基板の表面に対して実質的に垂直な側壁をもつ溝部
を形成し、その溝部の内表面に絶縁層を形成する工程
と、前記シリコン基板の表面を覆う前記絶縁膜の一部に
開口部を設けて、前記シリコン基板の表面の一部が露出
したシード領域を形成する工程と、そのシード領域を覆
い、かつ前記溝部を充填するアモルファスシリコン層を
形成する工程と、熱処理を施すことによって、前記アモ
ルファスシリコン層において前記シード領域を起点とす
る固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ
Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、結晶性を有す
るシリコン層を得る工程と、前記シリコン基板の表面に
おいて形成された前記結晶性を有するシリコン層内に選
択的に不純物を導入し、前記溝に充填された前記結晶性
を有するシリコン層に重なりを有する形態でドレイン
（またはソース）領域を形成する工程と、前記シリコン
基板を所定電位に接続し、そのシリコン基板を第１のノ
ードとし、前記溝部に充填された結晶性を有するシリコ
ン層を第２のノードとするキャパシタを構成する工程と
を有することを特徴とする。
電界効果トランジスタとキャパシタとでメモリセルが構
成される半導体記憶装置の製造方法であって、表面が絶
縁膜によって覆われたシリコン基板の一部に、そのシリ
コン基板の表面に対して実質的に垂直な側壁をもつ溝部
を形成し、その溝部の内表面に絶縁層を形成する工程
と、前記シリコン基板の表面を覆う前記絶縁膜の一部に
開口部を設けて、前記シリコン基板の表面の一部が露出
したシード領域を形成する工程と、そのシード領域を覆
い、かつ前記溝部を充填するアモルファスシリコン層を
形成する工程と、熱処理を施すことによって、前記アモ
ルファスシリコン層において前記シード領域を起点とす
る固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ
Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、結晶性を有す
るシリコン層を得る工程と、前記シリコン基板の表面に
おいて形成された前記結晶性を有するシリコン層内に選
択的に不純物を導入し、前記溝に充填された前記結晶性
を有するシリコン層に重なりを有する形態でドレイン
（またはソース）領域を形成する工程と、前記シリコン
基板を所定電位に接続し、そのシリコン基板を第１のノ
ードとし、前記溝部に充填された結晶性を有するシリコ
ン層を第２のノードとするキャパシタを構成する工程と
を有することを特徴とする。
【００１８】
（１）請求項１の本発明では、ＤＲＡＭのメモリセルを
構成するＭＯＳトランジスタとキャパシタとを、例えば
Ｕ溝内に一体的に形成して、Ｕ溝を用いたＳＯＩ立体構
造を作成し、ＭＯＳトランジスタを溝の側壁部に形成す
る。
構成するＭＯＳトランジスタとキャパシタとを、例えば
Ｕ溝内に一体的に形成して、Ｕ溝を用いたＳＯＩ立体構
造を作成し、ＭＯＳトランジスタを溝の側壁部に形成す
る。
【００１９】このような立体的なＳＯＩ構造の採用によ
り、従来の不都合が解消される。
り、従来の不都合が解消される。
【００２０】つまり、ＳＯＩ構造によれば下地のシリコ
ン基板には素子が形成されないため、このシリコン基板
には自由に電位を与えることができる。
ン基板には素子が形成されないため、このシリコン基板
には自由に電位を与えることができる。
【００２１】この特徴を活かして、接地（あるいは他の
ＤＣ電位でもよい）したシリコン基板自体をキャパシタ
のノードとすることより、従来のようにｎ+拡散層のレ
イアウトマージンを考慮する必要がなくなる。
ＤＣ電位でもよい）したシリコン基板自体をキャパシタ
のノードとすることより、従来のようにｎ+拡散層のレ
イアウトマージンを考慮する必要がなくなる。
【００２２】また、ＭＯＳトランジスタのチャネル形成
領域自体が溝内の側壁部に形成されるために、平面的な
トランジスタ領域のほとんどが削減される。
領域自体が溝内の側壁部に形成されるために、平面的な
トランジスタ領域のほとんどが削減される。
【００２３】このような効果によって、極めて高い集積
度が実現される。
度が実現される。
【００２４】（２）請求項２の本発明では、チャネル形
成領域に連接してドレイン（ソース）領域が形成され、
さらにそのドレイン（ソース）と重なりを有して、自己
整合的にキャパシタが構成される。
成領域に連接してドレイン（ソース）領域が形成され、
さらにそのドレイン（ソース）と重なりを有して、自己
整合的にキャパシタが構成される。
【００２５】したがって、従来のようなＭＯＳトランジ
スタのドレインとアース配線とのコンタクトが不要であ
り、また、シリコン基板自体がアース配線の役目を果た
すため、アース配線を独立して設ける必要がない。
スタのドレインとアース配線とのコンタクトが不要であ
り、また、シリコン基板自体がアース配線の役目を果た
すため、アース配線を独立して設ける必要がない。
【００２６】このような効果によって、極めて高い集積
度が実現される。
度が実現される。
【００２７】（３）請求項３の本発明では、トレンチを
用いたＳＯＩ構造を利用して請求項１，２に記載の構造
を形成する。したがって、上述のとおり、極めて高い集
積度が達成される。
用いたＳＯＩ構造を利用して請求項１，２に記載の構造
を形成する。したがって、上述のとおり、極めて高い集
積度が達成される。
【００２８】すなわち、本発明では、トレンチキャパシ
タ間を極力短くし、コンタクト，配線等のデバイスの動
作に直接影響を及ぼさない部分の領域をなくすることに
より集積度を向上させるとともに、トランジスタ自身の
領域をも削減することが可能である。
タ間を極力短くし、コンタクト，配線等のデバイスの動
作に直接影響を及ぼさない部分の領域をなくすることに
より集積度を向上させるとともに、トランジスタ自身の
領域をも削減することが可能である。
【００２９】（４）請求項４の本発明では、シリコンの
固相エピタキシャル成長（ＳＰＥ）を用いて、請求項１
〜３（特に、請求項３）のＳＯＩ構造を実現する。
固相エピタキシャル成長（ＳＰＥ）を用いて、請求項１
〜３（特に、請求項３）のＳＯＩ構造を実現する。
【００３０】シリコンの固相エピタキシャル成長（ＳＰ
Ｅ）に関しては、本願出願人が先に提案している方法
（特願平６−１９３６０４号に開示されている技術）を
利用できる。ここで、ＳＰＥについて図１４（ａ）〜
（ｄ）を用いてその概要を説明しておく。
Ｅ）に関しては、本願出願人が先に提案している方法
（特願平６−１９３６０４号に開示されている技術）を
利用できる。ここで、ＳＰＥについて図１４（ａ）〜
（ｄ）を用いてその概要を説明しておく。
【００３１】図１４（ａ）に示されるようにシリコン単
結晶基板１０００上にＳｉＯ2膜１１００を形成し、次
に、（ｂ）に示すように、ＳｉＯ2膜の一部を開口して
シリコン単結晶の一部を露出して、シード（種結晶）部
１２００ａ，１２００ｂを形成する。
結晶基板１０００上にＳｉＯ2膜１１００を形成し、次
に、（ｂ）に示すように、ＳｉＯ2膜の一部を開口して
シリコン単結晶の一部を露出して、シード（種結晶）部
１２００ａ，１２００ｂを形成する。
【００３２】続いて（Ｃ）のように、アモルファスシリ
コン（α−Ｓｉ）１２１０を堆積し、所定の温度（例え
ば６００℃）で熱処理を施す。
コン（α−Ｓｉ）１２１０を堆積し、所定の温度（例え
ば６００℃）で熱処理を施す。
【００３３】すると、縦方向ならびに横方向に固相エピ
タキシャル成長がすすみ、種結晶部からアモルファスシ
リコンが単結晶化されていき、最終的にシリコン単結晶
１３００が得られる。
タキシャル成長がすすみ、種結晶部からアモルファスシ
リコンが単結晶化されていき、最終的にシリコン単結晶
１３００が得られる。
【００３４】この場合、ＳＰＥによって最終的に得られ
る結晶は、下地の絶縁膜の影響をうけることが知られて
おり、必ずしも単結晶とはならない。例えば、下地絶縁
膜がＳｉ3Ｎ4のときには、ＳＰＥによって得られる結晶
は多結晶シリコンとなる。本発明では、このようなＳＰ
Ｅ技術を、トレンチＳＯＩ構造の形成に利用するもので
ある。
る結晶は、下地の絶縁膜の影響をうけることが知られて
おり、必ずしも単結晶とはならない。例えば、下地絶縁
膜がＳｉ3Ｎ4のときには、ＳＰＥによって得られる結晶
は多結晶シリコンとなる。本発明では、このようなＳＰ
Ｅ技術を、トレンチＳＯＩ構造の形成に利用するもので
ある。
【００３５】つまり、シリコン基板に設けられた溝の内
表面に絶縁層を形成した後、その絶縁層上にアモルファ
ス層を堆積させ、熱処理によってシリコン基板の一部に
設けられたシード部を起点としてＳＰＥを生じせしめ、
アモルファス層を単結晶層に変え、絶縁膜上に能動層を
形成する。この能動層をＭＯＳトランジスタやキャパシ
タの形成領域として利用する。
表面に絶縁層を形成した後、その絶縁層上にアモルファ
ス層を堆積させ、熱処理によってシリコン基板の一部に
設けられたシード部を起点としてＳＰＥを生じせしめ、
アモルファス層を単結晶層に変え、絶縁膜上に能動層を
形成する。この能動層をＭＯＳトランジスタやキャパシ
タの形成領域として利用する。
【００３６】本方法によれば、ＭＯＳトランジスタとキ
ャパシタとを自己整合により形成でき、相互の位置関係
のマージンを考慮することなく、高集積のＩＣを高い信
頼性で形成できる。
ャパシタとを自己整合により形成でき、相互の位置関係
のマージンを考慮することなく、高集積のＩＣを高い信
頼性で形成できる。
【００３７】（５）請求項５の本発明では、請求項１〜
３の構造に準ずる構造として、ＤＲＡＭのメモリセルを
構成するＭＯＳトランジスタを平面的なＳＯＩ構造で形
成し、一方、トレンチキャパシタを、ＭＯＳトランジス
タのトレンチキャパシタに接続されるべき領域（ドレイ
ンまたはソース）の下部に、重なりをもって配置した構
造とする。
３の構造に準ずる構造として、ＤＲＡＭのメモリセルを
構成するＭＯＳトランジスタを平面的なＳＯＩ構造で形
成し、一方、トレンチキャパシタを、ＭＯＳトランジス
タのトレンチキャパシタに接続されるべき領域（ドレイ
ンまたはソース）の下部に、重なりをもって配置した構
造とする。
【００３８】これにより、トレンチキャパシタが単独で
占有する領域がなく、また、シリコン基板自体をキャパ
シタの一極（ノード）として使用するため、集積度を向
上できる。
占有する領域がなく、また、シリコン基板自体をキャパ
シタの一極（ノード）として使用するため、集積度を向
上できる。
【００３９】つまり、トレンチキャパシタ間を最小ルー
ルまで縮小することができ、またアース配線が不要にな
り、さらに本構造においてはキャパシタの内側電極のコ
ンタクトが不要で、プロセスが簡便であることにより、
集積度を飛躍的に向上させたＤＲＡＭを低価格で作製す
ることができる。
ルまで縮小することができ、またアース配線が不要にな
り、さらに本構造においてはキャパシタの内側電極のコ
ンタクトが不要で、プロセスが簡便であることにより、
集積度を飛躍的に向上させたＤＲＡＭを低価格で作製す
ることができる。
【００４０】（６）請求項６の本発明では、請求項４の
方法と同様にＳＰＥ技術を利用して請求項５の構造を形
成する。したがって、ＭＯＳトランジスタとキャパシタ
とを自己整合により形成でき、相互の位置関係のマージ
ンを考慮することなく、高集積のＩＣを高い信頼性で形
成できる。
方法と同様にＳＰＥ技術を利用して請求項５の構造を形
成する。したがって、ＭＯＳトランジスタとキャパシタ
とを自己整合により形成でき、相互の位置関係のマージ
ンを考慮することなく、高集積のＩＣを高い信頼性で形
成できる。
【００４１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の半導体記憶装置の一実施例
の断面図である。
て説明する。図１は本発明の半導体記憶装置の一実施例
の断面図である。
【００４２】本実施例では、接地電位に接続されたシリ
コン単結晶基板１００に溝部５０が形成され、その溝部
内はＳｉＯ2膜１１０（イ）により覆われ、シリコン基
板の主表面はＳｉＯ2膜１１０（ア）により覆われてい
る。
コン単結晶基板１００に溝部５０が形成され、その溝部
内はＳｉＯ2膜１１０（イ）により覆われ、シリコン基
板の主表面はＳｉＯ2膜１１０（ア）により覆われてい
る。
【００４３】これらの絶縁膜上には、ｎ+層１２０，チ
ャネル形成領域１３０ａ，１３０ｂ，ｎ+層１５０が形
成されて立体的なＳＯＩ構造が形成されている。そし
て、チャネル領域１３０ａ，１３０ｂ上にはゲート絶縁
膜１４０が形成され、溝の内部を充填してポリシリコン
ゲート電極１６０が形成されている。
ャネル形成領域１３０ａ，１３０ｂ，ｎ+層１５０が形
成されて立体的なＳＯＩ構造が形成されている。そし
て、チャネル領域１３０ａ，１３０ｂ上にはゲート絶縁
膜１４０が形成され、溝の内部を充填してポリシリコン
ゲート電極１６０が形成されている。
【００４４】シリコン基板の表面上には層間絶縁膜１７
０が形成され、その上にＡｌ電極１８０が配設されてい
る。このＡｌ電極１８０はコンタクトホールを介してｎ
+層１５０に接続されている。
０が形成され、その上にＡｌ電極１８０が配設されてい
る。このＡｌ電極１８０はコンタクトホールを介してｎ
+層１５０に接続されている。
【００４５】このような本構造によれば、図２において
太い線で示されるように、溝の側壁に沿って設けられた
チャネル形成領域をもつＭＯＳトランジスタＱと、溝底
部において設けられ、一端が接地されたトレンチ容量Ｃ
とが構築されている。すなわち、ＤＲＡＭのメモリセル
を構成するＭＯＳトランジスタとキャパシタとがＵ字型
立体ＳＯＩ構造中に一体化されている。
太い線で示されるように、溝の側壁に沿って設けられた
チャネル形成領域をもつＭＯＳトランジスタＱと、溝底
部において設けられ、一端が接地されたトレンチ容量Ｃ
とが構築されている。すなわち、ＤＲＡＭのメモリセル
を構成するＭＯＳトランジスタとキャパシタとがＵ字型
立体ＳＯＩ構造中に一体化されている。
【００４６】本実施例では、ＤＲＡＭのメモリセルを構
成するキャパシタ（Ｃ）が、ＭＯＳトランジスタのキャ
パシタに接続されるべきｎ+領域１２０の下部に配置さ
れているため、キャパシタを配置するための面積を別途
必要としない。
成するキャパシタ（Ｃ）が、ＭＯＳトランジスタのキャ
パシタに接続されるべきｎ+領域１２０の下部に配置さ
れているため、キャパシタを配置するための面積を別途
必要としない。
【００４７】また、キャパシタの一極（第１のノード）
は、ＭＯＳトランジスタのキャパシタに接続されるべき
ｎ+領域１２０と接続され、一方、Ｓｉ基板１００自体
をキャパシタの他極（第２のノード）とするため、キャ
パシタ間を最小ルールまで縮小することができ、またア
ース配線およびキャパシタの電極コンタクトが不要であ
る。
は、ＭＯＳトランジスタのキャパシタに接続されるべき
ｎ+領域１２０と接続され、一方、Ｓｉ基板１００自体
をキャパシタの他極（第２のノード）とするため、キャ
パシタ間を最小ルールまで縮小することができ、またア
ース配線およびキャパシタの電極コンタクトが不要であ
る。
【００４８】また、ＤＲＡＭのメモリセルを構成するＭ
ＯＳトランジスタをＵ字型立体ＳＯＩ構造の側壁部に形
成するため、トランジスタの面積は非常に微小なもので
よくなる。
ＯＳトランジスタをＵ字型立体ＳＯＩ構造の側壁部に形
成するため、トランジスタの面積は非常に微小なもので
よくなる。
【００４９】さらにＵ字型立体ＳＯＩ構造はＳＰＥ技術
等エピタキシャル技術をベースにしたＳＯＩ構造形成技
術により作製できるため（後述）、簡便なプロセスで集
積度を飛躍的に向上させることができる。
等エピタキシャル技術をベースにしたＳＯＩ構造形成技
術により作製できるため（後述）、簡便なプロセスで集
積度を飛躍的に向上させることができる。
【００５０】次に本実施例の製造方法の一例を図３〜図
６を参照して説明する。
６を参照して説明する。
【００５１】まず、図３に示すように、Ｓｉ単結晶基板
１００に熱酸化等のプロセスによりＳｉＯ2膜１１０
（ア）を成膜し、次に、ＲＩＥ（リアクティブイオンエ
ッチング）等を用いてシリコン基板１００内にトレンチ
（溝）５０を形成する。
１００に熱酸化等のプロセスによりＳｉＯ2膜１１０
（ア）を成膜し、次に、ＲＩＥ（リアクティブイオンエ
ッチング）等を用いてシリコン基板１００内にトレンチ
（溝）５０を形成する。
【００５２】次に図４に示すように、トレンチ５０の内
部に、熱酸化等のプロセスにより、ＳｉＯ2膜１１０
（イ）を成膜する。
部に、熱酸化等のプロセスにより、ＳｉＯ2膜１１０
（イ）を成膜する。
【００５３】次に、ドープドアモルファスＳｉ（α−Ｓ
ｉ）３００を成膜し、続いて、ＲＩＥ等を行いトレンチ
底部にのみアモルファスドープドＳｉを残す。
ｉ）３００を成膜し、続いて、ＲＩＥ等を行いトレンチ
底部にのみアモルファスドープドＳｉを残す。
【００５４】続いてＳｉＯ2膜の一部をフォトリソグラ
フィーとＲＩＥ等により除去して、開口（シード）部３
１０を形成する。
フィーとＲＩＥ等により除去して、開口（シード）部３
１０を形成する。
【００５５】次に、図５に示すように、アモルファスＳ
ｉ（α−Ｓｉ）４００を成膜し、全面のエッチングによ
って平坦化した後、ＳＰＥ（Ｓｉ固相結晶成長）技術に
より開口（シード）部３１０を起点として固相エピタキ
シャル成長を生じせしめ、溝底部にｎ+単結晶層１２０
を、側壁部に沿って単結晶層１３０を形成する。これに
よって、Ｕ字型立体ＳＯＩ構造が形成される。これによ
り、ＭＯＳトランジスタとその下部に配置されているキ
ャパシタの電極とは自己整合的に形成され、別途接続す
る必要がない。
ｉ（α−Ｓｉ）４００を成膜し、全面のエッチングによ
って平坦化した後、ＳＰＥ（Ｓｉ固相結晶成長）技術に
より開口（シード）部３１０を起点として固相エピタキ
シャル成長を生じせしめ、溝底部にｎ+単結晶層１２０
を、側壁部に沿って単結晶層１３０を形成する。これに
よって、Ｕ字型立体ＳＯＩ構造が形成される。これによ
り、ＭＯＳトランジスタとその下部に配置されているキ
ャパシタの電極とは自己整合的に形成され、別途接続す
る必要がない。
【００５６】なお、図５において形成するアモルファス
シリコン層は、ノンドープ，ドープされたもののいずれ
でも使用できる。ノンドープのものを使用した場合に
は、チャネル領域における不純物濃度を調整するため
に、後の工程で不純物を導入する必要がある。
シリコン層は、ノンドープ，ドープされたもののいずれ
でも使用できる。ノンドープのものを使用した場合に
は、チャネル領域における不純物濃度を調整するため
に、後の工程で不純物を導入する必要がある。
【００５７】この後、素子分離を行うため単結晶成長さ
せたＳｉ膜の不要な部分をＲＩＥ等により除去し、Ｓｉ
Ｏ2膜を成膜し不要なＳｉＯ2膜部分をＲＩＥ等により除
去することにより、図４の工程で形成されたＳｉ基板が
露出した部分（シード）部３１０と素子分離領域をＳｉ
Ｏ2膜で埋め込む。続いて、ワード配線を形成するため
の溝を形成するために、配線部分にあたるＳｉＯ2膜を
ＲＩＥ等により除去し、ＳｉＯ2膜に溝を形成する。こ
の状態が図５の一番下の図に示される状態である。
せたＳｉ膜の不要な部分をＲＩＥ等により除去し、Ｓｉ
Ｏ2膜を成膜し不要なＳｉＯ2膜部分をＲＩＥ等により除
去することにより、図４の工程で形成されたＳｉ基板が
露出した部分（シード）部３１０と素子分離領域をＳｉ
Ｏ2膜で埋め込む。続いて、ワード配線を形成するため
の溝を形成するために、配線部分にあたるＳｉＯ2膜を
ＲＩＥ等により除去し、ＳｉＯ2膜に溝を形成する。こ
の状態が図５の一番下の図に示される状態である。
【００５８】次に、図６に示すように、ゲート酸化膜１
４０を熱酸化等のプロセスにより成膜し、続いてゲート
電極となるＰｏｌｙ−Ｓｉ膜をＣＶＤ等のプロセスによ
り成膜しフォトリソグラフィーとＲＩＥ等により加工
し、ゲートＰｏｌｙ−Ｓｉ電極１６０（および、これを
つなぐ配線）を形成する。
４０を熱酸化等のプロセスにより成膜し、続いてゲート
電極となるＰｏｌｙ−Ｓｉ膜をＣＶＤ等のプロセスによ
り成膜しフォトリソグラフィーとＲＩＥ等により加工
し、ゲートＰｏｌｙ−Ｓｉ電極１６０（および、これを
つなぐ配線）を形成する。
【００５９】その後、ゲート電極とこれをつなぐ配線
と、ソース領域となるべき高濃度領域１５０をイオン注
入にて形成する。最後に、層間絶縁膜（例えばＢＰＳＧ
等）１７０と、Ａｌ電極１８０を形成し、デバイスがで
きあがる（図６）。
と、ソース領域となるべき高濃度領域１５０をイオン注
入にて形成する。最後に、層間絶縁膜（例えばＢＰＳＧ
等）１７０と、Ａｌ電極１８０を形成し、デバイスがで
きあがる（図６）。
【００６０】次に、本発明の他の実施例について図７を
用いて説明する。本実施例は、図１の実施例に準ずる例
であり、ＤＲＡＭのメモリセルを構成するＭＯＳトラン
ジスタを平面的なＳＯＩ構造で構築し、一方、ＤＲＡＭ
のメモリセルを構成するトレンチキャパシタ（Ｃ）を、
ＭＯＳトランジスタの、キャパシタに接続されるべきｎ
+領域（ドレイン（ソース）領域）４２０の直下に配置
したものである。
用いて説明する。本実施例は、図１の実施例に準ずる例
であり、ＤＲＡＭのメモリセルを構成するＭＯＳトラン
ジスタを平面的なＳＯＩ構造で構築し、一方、ＤＲＡＭ
のメモリセルを構成するトレンチキャパシタ（Ｃ）を、
ＭＯＳトランジスタの、キャパシタに接続されるべきｎ
+領域（ドレイン（ソース）領域）４２０の直下に配置
したものである。
【００６１】トレンチキャパシタは、シリコン基板１０
０に形成された溝部５０の内表面に絶縁膜１１０（イ）
を形成し、その溝部５０をポリシリコン層４３０で埋め
込むことによって形成されている。
０に形成された溝部５０の内表面に絶縁膜１１０（イ）
を形成し、その溝部５０をポリシリコン層４３０で埋め
込むことによって形成されている。
【００６２】本実施例では、ＭＯＳトランジスタの平面
的な占有面積は削減できないものの、キャパシタがｎ+
領域（ドレイン（ソース）領域）４２０と重なりをもっ
て、その直下に配置されているため、キャパシタを単独
の占有面積がなく、集積度を高めることができる。
的な占有面積は削減できないものの、キャパシタがｎ+
領域（ドレイン（ソース）領域）４２０と重なりをもっ
て、その直下に配置されているため、キャパシタを単独
の占有面積がなく、集積度を高めることができる。
【００６３】また、前掲の実施例と同様にＳｉ基板１０
０自体をキャパシタの外側の電極として共通電位（接地
電位）に接続しているため、従来のように外側電極同士
の接触を防止するためにマージンを設ける必要がなく、
したがって、キャパシタ間を最小ルールまだ縮小するこ
とができる。
０自体をキャパシタの外側の電極として共通電位（接地
電位）に接続しているため、従来のように外側電極同士
の接触を防止するためにマージンを設ける必要がなく、
したがって、キャパシタ間を最小ルールまだ縮小するこ
とができる。
【００６４】また、アース配線およびキャパシタの内側
電極のコンタクトが不要であることにより、集積度を飛
躍的に向上させることができる。
電極のコンタクトが不要であることにより、集積度を飛
躍的に向上させることができる。
【００６５】次に、本実施例の製造方法の一例を図８〜
図１１を用いて説明する。
図１１を用いて説明する。
【００６６】まず、図８に示すように、Ｓｉ単結晶基板
１００に熱酸化等のプロセスによりＳｉＯ2膜１１０
（ア）を成膜し、続いて、ＲＩＥ等によりトレンチ（溝
部）５０を形成する。
１００に熱酸化等のプロセスによりＳｉＯ2膜１１０
（ア）を成膜し、続いて、ＲＩＥ等によりトレンチ（溝
部）５０を形成する。
【００６７】次に図９に示すように、溝部５０の内表面
にＳｉ3Ｎ4膜１１０（イ）を成膜し、このＳｉ3Ｎ4膜の
一部をフォトリソグラフィーとＲＩＥ等により削除す
る。
にＳｉ3Ｎ4膜１１０（イ）を成膜し、このＳｉ3Ｎ4膜の
一部をフォトリソグラフィーとＲＩＥ等により削除す
る。
【００６８】そして、ＳｉＯ2膜１１０（ア）の一部を
フォトリソグラフィーとＲＩＥ等により除去して、開口
（シード）部５００を形成する（図９の下側の図）。
フォトリソグラフィーとＲＩＥ等により除去して、開口
（シード）部５００を形成する（図９の下側の図）。
【００６９】次に、図１０に示すように、ＳＰＥ（Ｓｉ
固相結晶成長）技術等によりＳｉＯ2膜上およびＳｉ3Ｎ
4膜上に同時にＳｉ膜を単結晶成長させる。
固相結晶成長）技術等によりＳｉＯ2膜上およびＳｉ3Ｎ
4膜上に同時にＳｉ膜を単結晶成長させる。
【００７０】この時、Ｓｉ3Ｎ4膜上（トレンチキャパシ
タ内部）には、下地絶縁膜の影響を受けて多結晶Ｓｉ膜
４３０が成長する。また、ＳｉＯ2膜上にはシリコン単
結晶層４４０が成長する。
タ内部）には、下地絶縁膜の影響を受けて多結晶Ｓｉ膜
４３０が成長する。また、ＳｉＯ2膜上にはシリコン単
結晶層４４０が成長する。
【００７１】この後、素子分離のため多結晶成長させた
Ｓｉ膜をＲＩＥ等により除去して素子分離用開口５１０
を形成し、次に、ＳｉＯ2膜を成膜し、不要なＳｉＯ2膜
部分をＲＩＥ等により除去するこにより図９の工程で形
成されたＳｉ基板が露出した部分（シード部）５００を
ＳｉＯ2膜で埋め込む。
Ｓｉ膜をＲＩＥ等により除去して素子分離用開口５１０
を形成し、次に、ＳｉＯ2膜を成膜し、不要なＳｉＯ2膜
部分をＲＩＥ等により除去するこにより図９の工程で形
成されたＳｉ基板が露出した部分（シード部）５００を
ＳｉＯ2膜で埋め込む。
【００７２】次に、図１１に示すように、ゲート絶縁膜
（ＳｉＯ2膜）１４０を熱酸化等のプロセスにより成膜
し、続いて、ゲート電極となるＰｏｌｙ−Ｓｉ膜をＣＶ
Ｄ等のプロセスにより成膜しフォトリソグラフィーとＲ
ＩＥ等により加工し、ゲートＰｏｌｙ−Ｓｉ電極１６０
を形成する。
（ＳｉＯ2膜）１４０を熱酸化等のプロセスにより成膜
し、続いて、ゲート電極となるＰｏｌｙ−Ｓｉ膜をＣＶ
Ｄ等のプロセスにより成膜しフォトリソグラフィーとＲ
ＩＥ等により加工し、ゲートＰｏｌｙ−Ｓｉ電極１６０
を形成する。
【００７３】その後、ソース／ドレイン領域となる高濃
度領域４２０をイオン注入により形成し、層間絶縁膜
（例えばＢＰＳＧ等）１７０と、Ａｌ電極１８０を形成
し、デバイスが完成する。
度領域４２０をイオン注入により形成し、層間絶縁膜
（例えばＢＰＳＧ等）１７０と、Ａｌ電極１８０を形成
し、デバイスが完成する。
【００７４】以上、本発明を実施例を用いて説明した
が、本発明はこれに限定されるものではなく、種々応
用、変形可能である。
が、本発明はこれに限定されるものではなく、種々応
用、変形可能である。
【００７５】例えば、第１の実施例では、溝部の側壁に
ＭＯＳトランジスタを形成したが、発想を転換して、３
次元デバイスの壁の部分にＭＯＳトランジスタを形成し
てもよい。つまり、請求項１，２の本発明の考え方は、
立体的ＳＯＩ構造中にＭＯＳトランジスタやキャパシタ
を一体化して集積するということである。
ＭＯＳトランジスタを形成したが、発想を転換して、３
次元デバイスの壁の部分にＭＯＳトランジスタを形成し
てもよい。つまり、請求項１，２の本発明の考え方は、
立体的ＳＯＩ構造中にＭＯＳトランジスタやキャパシタ
を一体化して集積するということである。
【００７６】また、上述の立体的なＳＯＩ構造の形成の
ために、上述の実施例ではＳＰＥ（固相エピタキシャル
成長）を利用したが、アモルファスを結晶化させる手法
として、レーザ照射やＸ線の照射等の手法も使用でき
る。
ために、上述の実施例ではＳＰＥ（固相エピタキシャル
成長）を利用したが、アモルファスを結晶化させる手法
として、レーザ照射やＸ線の照射等の手法も使用でき
る。
【００７７】つまり、ＳＯＩに関するプロセス技術を応
用して３次元的なＤＲＡＭセルを構築するということで
ある。
用して３次元的なＤＲＡＭセルを構築するということで
ある。
【００７８】
【発明の効果】以上説明したように本発明によれば、以
下の効果が得られる。
下の効果が得られる。
【００７９】（１）請求項１の本発明では、立体的なＳ
ＯＩ構造の採用により、接地（あるいは他のＤＣ電位で
もよい）したシリコン基板自体をキャパシタのノードと
することより、従来のようにｎ+拡散層のレイアウトマ
ージンを考慮する必要がなくなる。また、ＭＯＳトラン
ジスタのチャネル形成領域自体が溝内の側壁部に形成さ
れるために、平面的なトランジスタ領域のほとんどが削
減される。このような効果によって、極めて高い集積度
が実現される。
ＯＩ構造の採用により、接地（あるいは他のＤＣ電位で
もよい）したシリコン基板自体をキャパシタのノードと
することより、従来のようにｎ+拡散層のレイアウトマ
ージンを考慮する必要がなくなる。また、ＭＯＳトラン
ジスタのチャネル形成領域自体が溝内の側壁部に形成さ
れるために、平面的なトランジスタ領域のほとんどが削
減される。このような効果によって、極めて高い集積度
が実現される。
【００８０】（２）請求項２の本発明では、チャネル形
成領域に連接してドレイン（ソース）領域が形成され、
さらにそのドレイン（ソース）と重なりを有して、自己
整合的にキャパシタが構成される。したがって、従来の
ようなＭＯＳトランジスタのドレインとアース配線との
コンタクトが不要であり、また、シリコン基板自体がア
ース配線の役目を果たすため、アース配線を独立して設
ける必要がない。このような効果によって、極めて高い
集積度が実現される。
成領域に連接してドレイン（ソース）領域が形成され、
さらにそのドレイン（ソース）と重なりを有して、自己
整合的にキャパシタが構成される。したがって、従来の
ようなＭＯＳトランジスタのドレインとアース配線との
コンタクトが不要であり、また、シリコン基板自体がア
ース配線の役目を果たすため、アース配線を独立して設
ける必要がない。このような効果によって、極めて高い
集積度が実現される。
【００８１】（３）請求項３の本発明では、トレンチを
用いたＳＯＩ構造を利用して請求項１，２に記載の構造
を形成する。したがって、上述のとおり、極めて高い集
積度が達成される。すなわち、本発明では、トレンチキ
ャパシタ間を極力短くし、コンタクト，配線等のデバイ
スの動作に直接影響を及ぼさない部分の領域をなくする
ことにより集積度を向上させるとともに、トランジスタ
自身の領域をも削減することが可能である。
用いたＳＯＩ構造を利用して請求項１，２に記載の構造
を形成する。したがって、上述のとおり、極めて高い集
積度が達成される。すなわち、本発明では、トレンチキ
ャパシタ間を極力短くし、コンタクト，配線等のデバイ
スの動作に直接影響を及ぼさない部分の領域をなくする
ことにより集積度を向上させるとともに、トランジスタ
自身の領域をも削減することが可能である。
【００８２】（４）請求項４の本発明では、シリコンの
固相エピタキシャル成長（ＳＰＥ）を用いて、請求項１
〜３（特に、請求項３）のＳＯＩ構造を実現する。本方
法によれば、ＭＯＳトランジスタとキャパシタとを自己
整合により形成でき、相互の位置関係のマージンを考慮
することなく、高集積のＩＣを高い信頼性で形成でき
る。
固相エピタキシャル成長（ＳＰＥ）を用いて、請求項１
〜３（特に、請求項３）のＳＯＩ構造を実現する。本方
法によれば、ＭＯＳトランジスタとキャパシタとを自己
整合により形成でき、相互の位置関係のマージンを考慮
することなく、高集積のＩＣを高い信頼性で形成でき
る。
【００８３】（５）請求項５の本発明では、請求項１〜
３の構造に準ずる構造として、ＤＲＡＭのメモリセルを
構成するＭＯＳトランジスタを平面的なＳＯＩ構造で形
成し、一方、トレンチキャパシタを、ＭＯＳトランジス
タのトレンチキャパシタに接続されるべき領域（ドレイ
ンまたはソース）の下部に、重なりをもって配置した構
造とする。これにより、トレンチキャパシタが単独で占
有する領域がなく、また、シリコン基板自体をキャパシ
タの一極（ノード）として使用するため、集積度を向上
できる。
３の構造に準ずる構造として、ＤＲＡＭのメモリセルを
構成するＭＯＳトランジスタを平面的なＳＯＩ構造で形
成し、一方、トレンチキャパシタを、ＭＯＳトランジス
タのトレンチキャパシタに接続されるべき領域（ドレイ
ンまたはソース）の下部に、重なりをもって配置した構
造とする。これにより、トレンチキャパシタが単独で占
有する領域がなく、また、シリコン基板自体をキャパシ
タの一極（ノード）として使用するため、集積度を向上
できる。
【００８４】（６）請求項６の本発明では、請求項４の
方法と同様にＳＰＥ技術を利用して請求項５の構造を形
成する。したがって、ＭＯＳトランジスタとキャパシタ
とを自己整合により形成でき、相互の位置関係のマージ
ンを考慮することなく、高集積のＩＣを高い信頼性で形
成できる。
方法と同様にＳＰＥ技術を利用して請求項５の構造を形
成する。したがって、ＭＯＳトランジスタとキャパシタ
とを自己整合により形成でき、相互の位置関係のマージ
ンを考慮することなく、高集積のＩＣを高い信頼性で形
成できる。
【００８５】
【図１】本発明の半導体記憶装置の一実施例（ＤＲＡ
Ｍ）の構成を示す断面図である。
Ｍ）の構成を示す断面図である。
【図２】図１の実施例の要部の拡大断面図である。
【図３】図１の実施例の構造を製造するための第１の工
程を示す図（上側が断面図，下側が平面図）である。
程を示す図（上側が断面図，下側が平面図）である。
【図４】図１の実施例の構造を製造するための第２の工
程を示す図（上側が断面図，下側が平面図）である。
程を示す図（上側が断面図，下側が平面図）である。
【図５】図１の実施例の構造を製造するための第３，
４，５の工程を示す図（右側が断面図，左側が平面図）
である。
４，５の工程を示す図（右側が断面図，左側が平面図）
である。
【図６】図１の実施例の構造を製造するための第６の工
程を示す図（上側が断面図，下側が平面図）である。
程を示す図（上側が断面図，下側が平面図）である。
【図７】本発明の半導体記憶装置の他の実施例の構成を
示す断面図である。
示す断面図である。
【図８】図７の実施例の構造を製造するための第１の工
程を示す図（上側が断面図，下側が平面図）である。
程を示す図（上側が断面図，下側が平面図）である。
【図９】図７の実施例の構造を製造するための第２の工
程を示す図（上側が断面図，下側が平面図）である。
程を示す図（上側が断面図，下側が平面図）である。
【図１０】図７の実施例の構造を製造するための第３の
工程を示す図（上側が断面図，下側が平面図）である。
工程を示す図（上側が断面図，下側が平面図）である。
【図１１】図７の実施例の構造を製造するための第４の
工程を示す図（上側が断面図，下側が平面図）である。
工程を示す図（上側が断面図，下側が平面図）である。
【図１２】従来例の構成を示す断面図である。
【図１３】ＤＲＡＭの一般的なセル構成を示す図であ
る。
る。
【図１４】（ａ）〜（ｄ）はそれぞれ、固相エピタキシ
ャル成長（ＳＰＥ）の概要を説明するための各工程毎の
断面図である。
ャル成長（ＳＰＥ）の概要を説明するための各工程毎の
断面図である。
１００ シリコン単結晶基板 １１０（ア） シリコン基板の主表面における酸化膜 １１０（イ） シリコン基板の溝部における酸化膜 １２０ キャパシタの一極ならびにＭＯＳトランジスタ
のドレイン（ソース）を構成するトレンチ底部のｎ+層 １３０ａ，１３０ｂ チャネル形成領域 １４０ ゲート酸化膜 １５０ ＭＯＳトランジスタのソース（ドレイン）を構
成するｎ+層 １６０ ポリシリコンゲート １７０ 層間絶縁膜 １８０ Ａｌ電極 １９０ シード部の埋め込み用絶縁層 ２００ ＳＯＩ基板
のドレイン（ソース）を構成するトレンチ底部のｎ+層 １３０ａ，１３０ｂ チャネル形成領域 １４０ ゲート酸化膜 １５０ ＭＯＳトランジスタのソース（ドレイン）を構
成するｎ+層 １６０ ポリシリコンゲート １７０ 層間絶縁膜 １８０ Ａｌ電極 １９０ シード部の埋め込み用絶縁層 ２００ ＳＯＩ基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 船橋 博文 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 杉山 進 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内
Claims (6)
- 【請求項１】 絶縁ゲート型電界効果トランジスタとキ
ャパシタとでメモリセルが構成される半導体記憶装置で
あって、 シリコン基板の一部に、立体的なＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が形成され、 この立体的なＳＯＩ構造中に、前記キャパシタおよび前
記絶縁ゲート型電界効果トランジスタのチャネル形成領
域が一体化されて形成されており、 前記絶縁ゲート型電界効果トランジスタのチャネル形成
領域が、前記立体的なＳＯＩ構造における側壁部に形成
されてなることを特徴とする半導体記憶装置。 - 【請求項２】 絶縁ゲート型電界効果トランジスタのド
レイン（またはソース）領域が前記チャネル形成領域に
連接して形成され、さらに、そのドレイン（またはソー
ス）領域と重なりを有してキャパシタが構成されてなる
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 絶縁ゲート型電界効果トランジスタとキ
ャパシタとでメモリセルが構成される半導体記憶装置で
あって、 シリコン基板の一部に、立体的なＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が形成され、この
立体的なＳＯＩ構造は、前記シリコン基板の一部に、そ
のシリコン基板の表面に対して垂直な側壁をもつ溝部を
設け、この溝部の内表面に絶縁層を設けることによって
形成されており、 前記溝部には、前記シリコン基板の表面に対して垂直な
側壁に沿って設けられた第１の領域と、溝部の底部にお
いて設けられた前記第１の領域に連接する第２の領域
と、前記第１の領域の表面を覆って設けられたゲート絶
縁膜と、このゲート絶縁膜に接して形成されたゲート電
極層とが形成されており、 前記第１の領域が前記絶縁ゲート型電界効果トランジス
タのチャネル形成領域を構成し、 前記第２の領域の、前記第１の領域と接続された部分が
前記絶縁ゲート型電界効果トランジスタのドレイン（ま
たはソース）を構成し、 また、前記シリコン基板は所定電位に接続され、これに
よって、そのシリコン基板を第１のノードとし、前記溝
部における第２の領域を第２のノードとし、前記シリコ
ン基板と前記第２の領域との間に介在する前記絶縁層を
誘電体層とするトレンチキャパシタが構成されてなるこ
とを特徴とする半導体記憶装置。 - 【請求項４】 絶縁ゲート型電界効果トランジスタとキ
ャパシタとでメモリセルが構成される半導体記憶装置の
製造方法であって、 表面が絶縁膜によって覆われたシリコン基板の一部に、
そのシリコン基板の表面に対して実質的に垂直な側壁を
もつ溝部を形成し、その溝部の内表面に絶縁層を形成す
る工程と、 その溝部の底部に、不純物がドープされた第１のアモル
ファスシリコン層を形成する工程と、 前記シリコン基板の表面を覆う前記絶縁膜の一部に開口
部を設けて、前記シリコン基板の表面の一部が露出した
シード領域を形成する工程と、 そのシード領域を覆い、かつ、前記溝部の前記シリコン
基板の表面に対して垂直な側壁に沿って延在して前記第
１のアモルファスシリコン層に接続する第２のアモルフ
ァスシリコン層を形成する工程と、 熱処理を施すことにより、前記第２および第１のアモル
ファスシリコン層において前記シード領域を起点とする
固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ；ＳＰＥ）を生じせしめて、単結晶シリコ
ン層を得る工程と、 その単結晶シリコン層の表面にゲート絶縁膜を形成し、
このゲート絶縁膜上にゲート電極層を形成し、これによ
って、前記単結晶シリコン層の、前記シリコン基板の表
面に対して垂直な側壁に沿った部分をチャネル形成領域
とする絶縁ゲート型電界効果トランジスタを得る工程
と、 前記シリコン基板を所定電位に接続し、そのシリコン基
板を第１のノードとし、前記溝部の前記単結晶シリコン
層の底部の部分を第２のノードとするキャパシタを構成
する工程とを有することを特徴とする半導体記憶装置の
製造方法。 - 【請求項５】 絶縁ゲート型電界効果トランジスタとキ
ャパシタとでメモリセルが構成される半導体記憶装置で
あって、 シリコン基板の表面を覆う絶縁膜上に前記絶縁ゲート型
電界効果トランジスタが形成され、かつ、前記絶縁ゲー
ト型電界効果トランジスタのドレイン（またはソース）
と重なりを有する形態でそのドレイン（ソース）の下に
トレンチ構造の前記キャパシタが構成されてなり、 そのトレンチ構造のキャパシタは、所定電位に接続され
た前記シリコン基板を第１のノードとし、前記シリコン
基板に設けられた溝の内表面に形成された絶縁層を誘電
体とし、前記溝の内表面に形成された絶縁層に接して溝
の内部に充填され、前記絶縁ゲート型電界効果トランジ
スタのドレイン（またはソース）に接続された導体層を
第２のノードとして構成されていることを特徴とする半
導体記憶装置。 - 【請求項６】 絶縁ゲート型電界効果トランジスタとキ
ャパシタとでメモリセルが構成される半導体記憶装置の
製造方法であって、 表面が絶縁膜によって覆われたシリコン基板の一部に、
そのシリコン基板の表面に対して実質的に垂直な側壁を
もつ溝部を形成し、その溝部の内表面に絶縁層を形成す
る工程と、 前記シリコン基板の表面を覆う前記絶縁膜の一部に開口
部を設けて、前記シリコン基板の表面の一部が露出した
シード領域を形成する工程と、 そのシード領域を覆い、かつ前記溝部を充填するアモル
ファスシリコン層を形成する工程と、 熱処理を施すことによって、前記アモルファスシリコン
層において前記シード領域を起点とする固相エピタキシ
ャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；
ＳＰＥ）を生じせしめ、結晶性を有するシリコン層を得
る工程と、 前記シリコン基板の表面において形成された前記結晶性
を有するシリコン層内に選択的に不純物を導入し、前記
溝に充填された前記結晶性を有するシリコン層に重なり
を有する形態でドレイン（またはソース）領域を形成す
る工程と、 前記シリコン基板を所定電位に接続し、そのシリコン基
板を第１のノードとし、前記溝部に充填された結晶性を
有するシリコン層を第２のノードとするキャパシタを構
成する工程とを有することを特徴とする半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099682A JPH08274277A (ja) | 1995-03-31 | 1995-03-31 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099682A JPH08274277A (ja) | 1995-03-31 | 1995-03-31 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274277A true JPH08274277A (ja) | 1996-10-18 |
Family
ID=14253811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7099682A Withdrawn JPH08274277A (ja) | 1995-03-31 | 1995-03-31 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274277A (ja) |
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-
1995
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