[go: up one dir, main page]

JPH07123145B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH07123145B2
JPH07123145B2 JP2166913A JP16691390A JPH07123145B2 JP H07123145 B2 JPH07123145 B2 JP H07123145B2 JP 2166913 A JP2166913 A JP 2166913A JP 16691390 A JP16691390 A JP 16691390A JP H07123145 B2 JPH07123145 B2 JP H07123145B2
Authority
JP
Japan
Prior art keywords
drain
voltage
emitter
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2166913A
Other languages
English (en)
Other versions
JPH0457369A (ja
Inventor
尚弘 松川
順一 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2166913A priority Critical patent/JPH07123145B2/ja
Priority to KR1019910010436A priority patent/KR920001721A/ko
Priority to US07/721,702 priority patent/US5350938A/en
Priority to DE69125212T priority patent/DE69125212T2/de
Priority to EP91110653A priority patent/EP0463623B1/en
Publication of JPH0457369A publication Critical patent/JPH0457369A/ja
Publication of JPH07123145B2 publication Critical patent/JPH07123145B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、不揮発性半導体メモリなどの半導体集積回路
に係り、特に高速読出し可能な不揮発性メモリセルおよ
びそれを駆動するための電圧供給回路に関する。
（従来の技術） 従来、浮遊ゲートおよび制御ゲートを有する積層ゲート
型不揮発性メモリセントランジスタを用いた不揮発性半
導体記憶装置としては、EEPROM（電気的消去・再書込み
可能な読み出し専用メモリ）やEPROM（紫外線消去・再
書込み可能な読み出し専用メモリ）が広く用いられてい
る。
しかし、従来の浮遊ゲートおよび制御ゲートを有する積
層ゲート型不揮発性メモリセルトランジスタは、通常の
MOS（絶縁ゲート型）トランジスタよりも閾値電圧が高
く、電流駆動能力に劣り、読出しを高速化するのが難し
いという問題がある。
（発明が解決しようとする課題） 上記したように従来の積層ゲート型不揮発性メモリセル
トランジスタは、電流駆動能力に劣り、読出しを高速化
するのが難しいという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、電流駆動能力に優れ、高速読出しが可能な不
揮発性メモリセルを有する半導体集積回路を提供するも
のである。
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路は、第１導電型の半導体基板の
表面に選択的に半導体基板とは逆の２導電型の不純物領
域からなるドレインおよびソースが設けられ、このドレ
イン・ソース間の半導体基板上にゲート絶縁膜を介して
浮遊ゲートが設けられ、この浮遊ゲート上に層間絶縁膜
を介して制御ゲートが積層されてなる積層ゲート型不揮
発性メモリセルトランジスタと、前記半導体基板をコレ
クタ領域とし、上記メモリセルトランジスタのドレイン
をベース領域とし、このベース領域内の表面に第１導電
型のエミッタが形成された縦型バイポーラトランジスタ
と、前記制御ゲートに第１電圧、前記ソースに上記第１
電圧と同極性の第２電圧を印加し、前記エミッタには上
記第１電圧、第２電圧とは逆極性で前記エミッタとドレ
インの間の逆方向接合破壊電圧近傍の第３電圧を印加
し、チャネル電流を流すことにより発生するチャネルホ
ットキャリアを前記浮遊ゲートに注入することにより書
込みを行なう電圧供給回路とを具備したことを特徴とす
る。
さらに、本発明の半導体集積回路は、第１導電型の半導
体基板の表面に選択的に半導体基板とは逆の第２導電型
の不純物領域からなるドレインおよびソースが設けら
れ、このドレイン・ソース間の半導体基板上にゲート絶
縁膜を介して浮遊ゲートが設けられ、この浮遊ゲート上
に層間絶縁膜を介して制御ゲートが積層されてなる積層
ゲート型不揮発性メモリセルトランジスタと、前記半導
体基板をコレクタ領域とし、上記メモリセルトランジス
タのドレインをベース領域とし、このベース領域内の表
面に第１導電型のエミッタが形成された縦型バイポーラ
トランジスタと、前記制御ゲートに第１電圧、前記ソー
スに上記第１電圧と同極性の第２電圧を印加し、前記エ
ミッタを接地してチャネル電流を流すことにより発生す
るチャネルホットキャリアを前記浮遊ゲートに注入する
ことにより書込みを行なう電圧供給回路とを具備し、前
記バイポーラトランジスタのエミッタとメモリセルトラ
ンジスタのドレインとの間の逆方向接合破壊電圧がほぼ
6V以下になるように前記ドレインの不純物濃度を設定し
たことを特徴とする。
（作 用） 上記不揮発性メモリセルトランジスタからの読み出しに
際して、不揮発性メモリセルトランジスタのチャネル電
流が縦型バイポーラートランジスタのベース電流となっ
て縦型バイポーラートランジスタにより増幅され、この
増幅された電流により縦型バイポーラートランジスタの
エミッタに接続されるビット線などを駆動することが可
能になる。
従って、従来の浮遊ゲートおよび制御ゲートを有する積
層ゲート型不揮発性メモリセルトランジスタに比べて飛
躍的に電流駆動能力が向上し、高速読出しが可能にな
る。また、エミッタをメモリセルトランジスタのドレイ
ン中に作り込むので、セル面積の増大は小さく抑えられ
る。
上記不揮発性メモリセルトランジスタへの書込みに際し
て、半導体基板側から電荷を浮遊ゲートにトンネル注入
することにより行う場合は、基板、ソース、ドレインの
少なくとも１つと制御ゲートの間に高電圧を印加すれば
よい。
また、上記不揮発性メモリセルトランジスタへの書込み
に際して、チャネルホットキャリアを浮遊ゲートに注入
することにより行う場合は、制御ゲートに第１電圧、ソ
ースに第２電圧を印加し、エミッタには上記第１電圧・
第２電圧と逆極性でエミッタ・ドレイン間の逆方向接合
破壊電圧近傍の第３電圧を印加し、チャネル電流を流す
ことにより発生するチャネルホットキャリアを浮遊ゲー
トに注入する。この場合、前記ドレイン・エミッタ間の
逆方向接合破壊電圧がほぼ6V以下になるようにドレイン
の濃度を設定すれば、制御ゲートに第１電圧、ソースに
第２電圧を印加し、エミッタは接地して書込みを行うこ
とが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、不揮発性半導体記憶装置のメモリセルアレイ
に用いられている不揮発性メモリセルの断面構造の第１
実施例を示している。第１図において、P+埋込み層11を
有する＜100＞面、５ΩのＰ型半導体基板12の表面に
は、１×1020/cm3の濃度で深さ0.2μｍのN+型ソース13
および１×1017/cm3の濃度で深さ0.5μｍの深いN-型ド
レイン14が選択的に形成されている。上記ソース13とド
レイン14とに挟まれた長さ0.6μｍ、幅0.9μｍのチャネ
ル領域15上には、厚さ10nmの第１ゲート酸化膜16を介し
てポリシリコンからなる厚さ100nmの浮遊ゲート17、厚
さ20nmの第２ゲート酸化膜18、ポリシリコンからなる厚
さ400nmの制御ゲート19が積層されている。以上の構成
により、積層ゲート型不揮発性メモリセルトランジスタ
が形成されている。
さらに、上記メモリセルトランジスタのドレイン14領域
内の表面には、１×1020/cm3の濃度で深さ0.3μｍのP+
型エミッタ20が形成されており、前記半導体基板12およ
びP+埋込み層11をコレクタ領域とし、上記メモリセルト
ランジスタのドレイン14をベース領域とし、上記エミッ
タ20領域を有する縦型バイポーラトランジスタが形成さ
れている。
第２図は、第１図の不揮発性メモリセルの等価回路を示
しており、その各部分には第１図中の対応する部分の番
号を付している。
さらに、上記不揮発性メモリセルを駆動するための電圧
供給回路が設けられており、以下、この電圧供給回路に
よる駆動方法を説明する。
まず、上記不揮発性メモリセルトランジスタからの読み
出し際して、ソース13に0V、エミッタ20に2V、制御ゲー
ト19に5Vを印加することによりドレイン14は1.4Vにな
り、チャネル電流100μＡが流れる。このチャネル電流
が縦型バイポーラートランジスタのベース電流となって
縦型バイポーラートランジスタにより約10倍増幅され、
この増幅された1mAの電流により縦型バイポーラートラ
ンジスタのエミッタに接続されるビット線などを駆動す
ることが可能になる。
従って、従来の浮遊ゲートおよび制御ゲートを有する積
層ゲート型不揮発性メモリセルトランジスタに比べて飛
躍的に電流駆動能力が向上し、高速読出しが可能にな
る。また、エミッタ20をメモリセルトランジスタのドレ
イン14中に作り込みむので、セル面積の増大は小さく抑
えられる。
上記不揮発性メモリセルトランジスタへの書込みに際し
て、半導体基板12、ソース13、ドレイン14の少なくとも
１つと制御ゲート19の間に高電圧を印加し、半導体基板
側から電荷を浮遊ゲート17にトンネル注入することによ
り行う。例えば、半導体基板12、ソース13、エミッタ20
を接地し、制御ゲート19に20Vを印加することにより、
ソース13から第１ゲート酸化膜16をトンネルして浮遊ゲ
ート17に電子が注入される。なお、上記第１ゲート酸化
膜16のうち、ソース13と浮遊ゲート17とが対向する部分
以外を上記10nmより厚く形成する場合にも、ソース13か
ら第１ゲート酸化膜16をトンネルさせて浮遊ゲート17に
電子を注入する動作が可能である。
次に、本発明の第２実施例に係る不揮発性メモリセルを
説明する。この第２実施例の不揮発性メモリセルの等価
回路は第２図と同様であり、その断面構造は第１図と同
様であるが、第１実施例と比べて第１ゲート酸化膜の厚
さが２倍（20nm）に形成され、半導体基板12と浮遊ゲー
ト17の間の容量が半分になっているので、それに合わせ
て浮遊ゲート17と制御ゲート19の間の容量も半分にされ
ている点が異なり、その他は第１実施例と同様である。
この第２実施例に係る不揮発性メモリセルに対する電圧
供給回路による駆動方法は、読み出しについては前記第
１実施例と同様である。これに対して、書込みに際して
は、制御ゲート19に第１電圧、ソース13に上記第１電圧
と同極性の第２電圧を印加し、エミッタ20には上記第１
電圧・第２電圧と逆極性でエミッタ・ドレイン間の逆方
向接合破壊電圧近傍の第３電圧を印加し、チャネル電流
を流すことにより発生するチャネルホットキャリアを浮
遊ゲート19に注入することにより行う。例えば、制御ゲ
ート19に12V、ソース13に6V、エミッタ20に−7Vを印加
する。この場合、ドレイン14の濃度が前記したように１
×1017/cm3であるので、エミッタ・ドレイン間の逆方向
接合破壊電圧はほぼ7Vとなり、上記動作条件においてド
レイン14は0Vに固定され、エミッタ20から接合破壊電流
がドレイン14を通してチャネル電流としてソース13に流
れ、その際にソース近傍で発生したホットエレクトロン
が浮遊ゲート17に注入される。
次に、本発明の第３実施例に係る不揮発性メモリセルを
説明する。この第３実施例の不揮発性メモリセルの等価
回路は第２図と同様であり、その断面構造は第１図と同
様であるが、第２実施例と比べて、ドレイン14の濃度が
濃くされ（例えば３×1017/cm3になるように設定さ
れ）、エミッタ・ドレイン間の逆方向接合破壊電圧が6V
以下（例えば3V）に下げられている点が異なり、その他
は第２実施例と同様である。
この第３実施例に係る不揮発性メモリセルに対する電圧
供給回路による駆動方法は、読み出しについては前記第
１実施例、第２実施例と同様である。これに対して、書
込みに際しては、制御ゲート19に第４電圧、ソース13に
上記第４電圧と同極性の第５電圧を印加し、エミッタ20
は接地し、チャネル電流を流すことにより発生するチャ
ネルホットキャリアを浮遊ゲート19に注入することによ
り行う。例えば、制御ゲートト19に15V、ソース13に9
V、エミッタ20に0Vを印加する。この場合、エミッタ20
はエミッタ・ドレイン間の逆方向接合破壊電圧である3V
に固定され、エミッタ20から接合破壊電流がドレイン14
を通してチャネル電流としてソース13に流れ、その際に
ソース近傍で発生したホットエレクトロンが浮遊ゲート
17に注入される。
この第３実施例において、ドレイン14全体ではなく、ド
レイン14の一部の濃度を濃くして、エミッタ・ドレイン
間の一部分の逆方向接合破壊電圧を下げるだけでも有効
である。
また、上記した第１実施例乃至第３実施例の不揮発性メ
モリセルは、エミッタ20をエミッタ用コンタクトホール
と自己整合的に形成することにより、従来の不揮発性メ
モリセルトランジスタと殆んど同じ面積で作ることがで
きる。
［発明の効果］ 上述したように本発明によれば、従来の不揮発性メモリ
セルトランジスタの面積と殆んど同じセル面積で、読出
し時のセル電流を従来の数十倍にすることができ、高速
読出しが可能になる不揮発性メモリセルを有する半導体
集積回路を提供でき、Bi（バイポーラ）・CMOS（相補正
絶縁ゲート型）の高速EPROM、高速EEPROMなどを実現す
ることができる。
【図面の簡単な説明】
第１図は本発明に係る不揮発性半導体記憶装置における
不揮発性メモリセルの断面構造の一例を示す図、第２図
は第１図の不揮発性メモリセルの等価回路図である。 11……P+埋込み層、12……Ｐ型半導体基板、13……N+型
ソース、14……N-型ドレイン、15……チャネル領域、16
……第１ゲート酸化膜、17……浮遊ゲート、18……第２
ゲート酸化膜、19……制御ゲート、20……P+型エミッ
タ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板の表面に選択的に
    半導体基板とは逆の第２導電型の不純物領域からなるド
    レインおよびソースが設けられ、このドレイン・ソース
    間の半導体基板上にゲート絶縁膜を介して浮遊ゲートが
    設けられ、この浮遊ゲート上に層間絶縁膜を介して制御
    ゲートが積層されてなる積層ゲート型不揮発性メモリセ
    ルトランジスタと、 前記半導体基板をコレクタ領域とし、上記メモリセルト
    ランジスタのドレインをベース領域とし、このベース領
    域内の表面に第１導電型のエミッタが形成された縦型バ
    イポーラトランジスタと、 前記制御ゲートに第１電圧、前記ソースに上記第１電圧
    と同極性の第２電圧を印加し、前記エミッタには上記第
    １電圧、第２電圧とは逆極性で前記エミッタとドレイン
    の間の逆方向接合破壊電圧近傍の第３電圧を印加し、チ
    ャネル電流を流すことにより発生するチャネルホットキ
    ャリアを前記浮遊ゲートに注入することにより書込みを
    行なう電圧供給回路と を具備したことを特徴とする半導体集積回路。
  2. 【請求項２】第１導電型の半導体基板の表面に選択的に
    半導体基板とは逆の第２導電型の不純物領域からなるド
    レインおよびソースが設けられ、このドレイン・ソース
    間の半導体基板上にゲート絶縁膜を介して浮遊ゲートが
    設けられ、この浮遊ゲート上に層間絶縁膜を介して制御
    ゲートが積層されてなる積層ゲート型不揮発性メモリセ
    ルトランジスタと、 前記半導体基板をコレクタ領域とし、上記メモリセルト
    ランジスタのドレインをベース領域とし、このベース領
    域内の表面に第１導電型のエミッタが形成された縦型バ
    イポーラトランジスタと、 前記制御ゲートに第１電圧、前記ソースに上記第１電圧
    と同極性の第２電圧を印加し、前記エミッタを接地して
    チャネル電流を流すことにより発生するチャネルホット
    キャリアを前記浮遊ゲートに注入することにより書込み
    を行なう電圧供給回路とを具備し、 前記バイポーラトランジスタのエミッタとメモリセルト
    ランジスタのドレインとの間の逆方向接合破壊電圧がほ
    ぼ6V以下になるように前記ドレインの不純物濃度を設定
    したことを特徴とする半導体集積回路。
JP2166913A 1990-06-27 1990-06-27 半導体集積回路 Expired - Fee Related JPH07123145B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2166913A JPH07123145B2 (ja) 1990-06-27 1990-06-27 半導体集積回路
KR1019910010436A KR920001721A (ko) 1990-06-27 1991-06-24 반도체집적회로
US07/721,702 US5350938A (en) 1990-06-27 1991-06-26 Nonvolatile semiconductor memory circuit with high speed read-out
DE69125212T DE69125212T2 (de) 1990-06-27 1991-06-27 Nichtflüchtige Halbleiterspeicherschaltung
EP91110653A EP0463623B1 (en) 1990-06-27 1991-06-27 Nonvolatile semiconductor memory circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2166913A JPH07123145B2 (ja) 1990-06-27 1990-06-27 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH0457369A JPH0457369A (ja) 1992-02-25
JPH07123145B2 true JPH07123145B2 (ja) 1995-12-25

Family

ID=15839968

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2166913A Expired - Fee Related JPH07123145B2 (ja) 1990-06-27 1990-06-27 半導体集積回路

Country Status (5)

Country Link
US (1) US5350938A (ja)
EP (1) EP0463623B1 (ja)
JP (1) JPH07123145B2 (ja)
KR (1) KR920001721A (ja)
DE (1) DE69125212T2 (ja)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3522788B2 (ja) * 1992-10-29 2004-04-26 株式会社ルネサステクノロジ 半導体集積回路装置
US5455791A (en) * 1994-06-01 1995-10-03 Zaleski; Andrzei Method for erasing data in EEPROM devices on SOI substrates and device therefor
US5452250A (en) * 1994-06-14 1995-09-19 International Business Machines, Inc. Non-volatile register system utilizing thin-film floating-gate amorphous transistors
US5541875A (en) * 1994-07-01 1996-07-30 Advanced Micro Devices, Inc. High energy buried layer implant to provide a low resistance p-well in a flash EPROM array
KR100193101B1 (ko) * 1994-07-22 1999-06-15 모리시다 요이치 비휘발성 반도체 기억장치 및 그 구동방법
KR0137693B1 (ko) * 1994-12-31 1998-06-15 김주용 셀프 부스트랩 장치
KR100486205B1 (ko) * 1997-08-22 2006-04-21 삼성전자주식회사 반도체기억소자및그제조방법
JPH1187659A (ja) * 1997-09-05 1999-03-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6093613A (en) * 1998-02-09 2000-07-25 Chartered Semiconductor Manufacturing, Ltd Method for making high gain lateral PNP and NPN bipolar transistor compatible with CMOS for making BICMOS circuits
US6087219A (en) * 1998-06-19 2000-07-11 Taiwan Semiconductor Manufacturing Company Highly reliable flash memory structure with halo source
US6559518B1 (en) * 1998-10-01 2003-05-06 Matsushita Electric Industrial Co., Ltd. MOS heterostructure, semiconductor device with the structure, and method for fabricating the semiconductor device
US6111286A (en) * 1998-10-22 2000-08-29 Worldwide Semiconductor Manufacturing Corporation Low voltage low power n-channel flash memory cell using gate induced drain leakage current
KR100321153B1 (ko) * 1999-12-23 2002-03-18 박종섭 에스램 디바이스 및 그 제조방법
US6555871B1 (en) * 2000-01-20 2003-04-29 Agere Systems Inc. Flash memory device having a bipolar transistor formed integral thereto and a method of manufacture therefor
KR100357185B1 (ko) * 2000-02-03 2002-10-19 주식회사 하이닉스반도체 비휘발성 메모리소자 및 그의 제조방법
JP2002026154A (ja) 2000-07-11 2002-01-25 Sanyo Electric Co Ltd 半導体メモリおよび半導体装置
EP1178540B1 (en) * 2000-07-31 2014-10-22 Micron Technology, Inc. Nonvolatile memory cell with high programming efficiency
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP4677166B2 (ja) * 2002-06-27 2011-04-27 三洋電機株式会社 半導体装置及びその製造方法
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
JP4077381B2 (ja) * 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
JP4342970B2 (ja) * 2004-02-02 2009-10-14 株式会社東芝 半導体メモリ装置及びその製造方法
WO2006080064A1 (ja) * 2005-01-27 2006-08-03 Spansion Llc 半導体装置及びその製造方法
US7200046B2 (en) * 2005-06-14 2007-04-03 Micron Technology, Inc. Low power NROM memory devices
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8130547B2 (en) * 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
WO2010102106A2 (en) 2009-03-04 2010-09-10 Innovative Silicon Isi Sa Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
KR20130007609A (ko) 2010-03-15 2013-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 장치를 제공하기 위한 기술들
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
JP6286292B2 (ja) * 2014-06-20 2018-02-28 株式会社フローディア 不揮発性半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3893085A (en) * 1973-11-28 1975-07-01 Ibm Read mostly memory cell having bipolar and FAMOS transistor
JPS53138684A (en) * 1977-05-10 1978-12-04 Fujitsu Ltd Semiconductor memory device
US4247861A (en) * 1979-03-09 1981-01-27 Rca Corporation High performance electrically alterable read-only memory (EAROM)
US4435790A (en) * 1980-12-24 1984-03-06 Fairchild Camera And Instrument Corporation High speed, nonvolatile, electrically erasable memory cell and system
US4398338A (en) * 1980-12-24 1983-08-16 Fairchild Camera & Instrument Corp. Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques
JPS5974666A (ja) * 1982-10-20 1984-04-27 Ricoh Co Ltd 記憶素子

Also Published As

Publication number Publication date
DE69125212T2 (de) 1997-07-31
EP0463623B1 (en) 1997-03-19
US5350938A (en) 1994-09-27
DE69125212D1 (de) 1997-04-24
KR920001721A (ko) 1992-01-30
EP0463623A3 (en) 1992-08-12
EP0463623A2 (en) 1992-01-02
JPH0457369A (ja) 1992-02-25

Similar Documents

Publication Publication Date Title
JPH07123145B2 (ja) 半導体集積回路
US5079603A (en) Semiconductor memory device
US5301150A (en) Flash erasable single poly EPROM device
JPH0760864B2 (ja) 半導体集積回路装置
JP4697993B2 (ja) 不揮発性半導体メモリ装置の制御方法
JPH02126498A (ja) 不揮発性半導体記憶装置
JPH09213094A (ja) 半導体記憶装置および半導体記憶装置の情報読出方法
US5340760A (en) Method of manufacturing EEPROM memory device
KR20060042165A (ko) 불휘발성 반도체 메모리 장치와 그 전하 주입 방법, 및, 전자 장치
JP2877642B2 (ja) 半導体記憶装置およびその駆動方式
US7869279B1 (en) EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US5189497A (en) Semiconductor memory device
US4435785A (en) Unipolar voltage non-volatile JRAM cell
US5472891A (en) Method of manufacturing a semiconductor device
US5396458A (en) Semiconductor memory device and method of writing and reading out information for the same
JP3069607B2 (ja) 半導体不揮発性メモリの動作方法
JP2544569B2 (ja) 半導体記憶装置
JP3104978B2 (ja) 不揮発性半導体記憶装置の制御方法
JP2872873B2 (ja) 半導体記憶装置
JP3186209B2 (ja) 半導体装置の使用方法
JP2877641B2 (ja) 半導体記憶装置およびその駆動方式
JPH07112018B2 (ja) 半導体記憶装置
JP3993007B2 (ja) 半導体不揮発性記憶装置
JP2602244B2 (ja) 半導体記憶装置
JP3422812B2 (ja) 不揮発性半導体メモリセルの書き換え方式

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees