JP3069607B2 - 半導体不揮発性メモリの動作方法 - Google Patents
半導体不揮発性メモリの動作方法Info
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- JP3069607B2 JP3069607B2 JP63268578A JP26857888A JP3069607B2 JP 3069607 B2 JP3069607 B2 JP 3069607B2 JP 63268578 A JP63268578 A JP 63268578A JP 26857888 A JP26857888 A JP 26857888A JP 3069607 B2 JP3069607 B2 JP 3069607B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
- H10D30/6892—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICカードのような電子機器用の半導体不
揮発性メモリに関する。
揮発性メモリに関する。
この発明は、電気的消去可能な半導体不揮発性メモリ
において、チャネルホットエレクトロン注入書き込み・
トンネル電流消去型の−記憶−トランジスタ構造にする
ことにより、低電圧プログラムの高集積半導体不揮発性
メモリを提供するものである。
において、チャネルホットエレクトロン注入書き込み・
トンネル電流消去型の−記憶−トランジスタ構造にする
ことにより、低電圧プログラムの高集積半導体不揮発性
メモリを提供するものである。
従来、第２図に示すように、Ｐ型シリコン基板１の表
面に、N+型のドレイン領域13とＮ型のトンネル領域12と
選択ゲート電極11から成る選択トランジスタと、トンネ
ル領域12とN+型のソース領域２と浮遊ゲート電極６と制
御ゲート電極８とから成るメモリトランジスタとの２つ
のトランジスタ構成を一メモリセルとする電気的消去可
能な半導体メモリがよく知られている。
面に、N+型のドレイン領域13とＮ型のトンネル領域12と
選択ゲート電極11から成る選択トランジスタと、トンネ
ル領域12とN+型のソース領域２と浮遊ゲート電極６と制
御ゲート電極８とから成るメモリトランジスタとの２つ
のトランジスタ構成を一メモリセルとする電気的消去可
能な半導体メモリがよく知られている。
（W.S.Johnson et al“16KEEPROM relies on tunnelin
g' for byte−erasable program storag'e"Electronic
s.Feb.28（1980）pp113〜117） 〔発明が解決しようとする課題〕 しかし、従来のこのような半導体不揮発性メモリは、
このメモリをマトリックス状に配置した場合、非選択セ
ルの誤書き込みを防止するために、選択トランジスタが
必要であり、１つの記憶に２つのトランジスタを必要と
していた。そのため、セル面積が大きく高集積化が困難
であった。
g' for byte−erasable program storag'e"Electronic
s.Feb.28（1980）pp113〜117） 〔発明が解決しようとする課題〕 しかし、従来のこのような半導体不揮発性メモリは、
このメモリをマトリックス状に配置した場合、非選択セ
ルの誤書き込みを防止するために、選択トランジスタが
必要であり、１つの記憶に２つのトランジスタを必要と
していた。そのため、セル面積が大きく高集積化が困難
であった。
そこで、本発明は従来のこのような欠点を解決するた
めに、選択トランジスタを必要としない−トランジスタ
−メモリ型の電気的消去可能半導体不揮発性メモリを得
ることを目的としている。
めに、選択トランジスタを必要としない−トランジスタ
−メモリ型の電気的消去可能半導体不揮発性メモリを得
ることを目的としている。
上記課題を解決するために、この発明は、ソース領域
とドレイン領域との間のチャネル領域を、ゲート電極で
制御される第１のチャネル領域と、浮遊ゲート電極で制
御される第２のチャネル領域とから構成するとともに、
第２のチャネル上及びドレイン領域上を薄いトンネル絶
縁膜にすることにより、第１のチャネル領域と第２のチ
ャネル領域との間からの高注入効率チャネル注入書き込
み・ドレイン領域へのトンネル絶縁膜を介したトンネル
電流消去の電気的消去可能な半導体不揮発性メモリにす
ることにより低電圧書き込み及び高集積化を可能にし
た。
とドレイン領域との間のチャネル領域を、ゲート電極で
制御される第１のチャネル領域と、浮遊ゲート電極で制
御される第２のチャネル領域とから構成するとともに、
第２のチャネル上及びドレイン領域上を薄いトンネル絶
縁膜にすることにより、第１のチャネル領域と第２のチ
ャネル領域との間からの高注入効率チャネル注入書き込
み・ドレイン領域へのトンネル絶縁膜を介したトンネル
電流消去の電気的消去可能な半導体不揮発性メモリにす
ることにより低電圧書き込み及び高集積化を可能にし
た。
以下に、この発明の実施例を図面に基づいて説明す
る。第１図は、Ｎ型の半導体不揮発性メモリの断面図で
ある。Ｐ型半導体基板１に形成した場合の断面図である
が、Ｎ型に限る必要もないし、基板内の拡散領域内に形
成してもよいことは言うまでもない。Ｐ型シリコン基板
１の表面にN+型のソース領域２とN+型のドレイン領域が
間隔を置いて設けられている。ソース領域２とドレイン
領域３との間の基板１の表面であるチャネル領域は、第
１のチャネル領域L1と第２のチャネル領域との直列接続
により成り立っている。第１のチャネル領域L1の上に
は、ゲート絶縁膜９を介してゲート電極10が形成されて
いる。第２のチャネル領域L2の上には、薄い酸化膜５を
介して浮遊ゲート電極６が形成されている。浮遊ゲート
電極６の上には制御ゲート絶縁膜７を介して制御ゲート
電極８が形成されている。また、濃い濃度のN+型ドレイ
ン領域３の周囲には、濃度の濃いＮ型のドレイン領域４
が設けられている。
る。第１図は、Ｎ型の半導体不揮発性メモリの断面図で
ある。Ｐ型半導体基板１に形成した場合の断面図である
が、Ｎ型に限る必要もないし、基板内の拡散領域内に形
成してもよいことは言うまでもない。Ｐ型シリコン基板
１の表面にN+型のソース領域２とN+型のドレイン領域が
間隔を置いて設けられている。ソース領域２とドレイン
領域３との間の基板１の表面であるチャネル領域は、第
１のチャネル領域L1と第２のチャネル領域との直列接続
により成り立っている。第１のチャネル領域L1の上に
は、ゲート絶縁膜９を介してゲート電極10が形成されて
いる。第２のチャネル領域L2の上には、薄い酸化膜５を
介して浮遊ゲート電極６が形成されている。浮遊ゲート
電極６の上には制御ゲート絶縁膜７を介して制御ゲート
電極８が形成されている。また、濃い濃度のN+型ドレイ
ン領域３の周囲には、濃度の濃いＮ型のドレイン領域４
が設けられている。
まず、読み出し方法について説明する。ゲート電極10
に第１のチャネル領域の閾値電圧以上の例えば電源電圧
を印加して、さらに、制御ゲート電極８に一定電圧を印
加した状態での、チャネル領域のコンダクタンスをモニ
タすることにより読み出すことができる。即ち、浮遊ゲ
ート電極６に電子が多数注入されている場合は、第２の
チャネル領域は低コンダクタンスであるために、ソース
領域２とドレイン領域３との間のチャネル領域は低コン
ダクタンスとなる。逆に、浮遊ゲート電極６から電子が
引き抜けれてプラスに帯電している場合は、第２のチャ
ネル領域L2は高コンダクタンスとなり、チャネル領域も
高コンダクタンスとなる。従って、浮遊ゲート電極６の
内部の電子の量に依存して、チャネル領域のコンダクタ
ンスが変化することにより読み出すことができる。
に第１のチャネル領域の閾値電圧以上の例えば電源電圧
を印加して、さらに、制御ゲート電極８に一定電圧を印
加した状態での、チャネル領域のコンダクタンスをモニ
タすることにより読み出すことができる。即ち、浮遊ゲ
ート電極６に電子が多数注入されている場合は、第２の
チャネル領域は低コンダクタンスであるために、ソース
領域２とドレイン領域３との間のチャネル領域は低コン
ダクタンスとなる。逆に、浮遊ゲート電極６から電子が
引き抜けれてプラスに帯電している場合は、第２のチャ
ネル領域L2は高コンダクタンスとなり、チャネル領域も
高コンダクタンスとなる。従って、浮遊ゲート電極６の
内部の電子の量に依存して、チャネル領域のコンダクタ
ンスが変化することにより読み出すことができる。
次にメモリのプログラム方法について述べる。ゲート
電極10に、第１のチャネル領域L1の閾値電圧に近い一定
電圧を印加する。さらに、制御ゲート電極８に約10v程
度の高電圧を印加する。この約10vの電圧は大きく電流
を必要としないために、IC内部の昇圧回路より供給でき
る。さらに、ドレイン領域３に電源電圧以下の電圧を印
加する。第１のチャネル領域L1はゲート電極10及び制御
ゲート電極８への印加電圧の差により、第２のチャネル
領域L2より低インピーダンスとなる。従って、チャネル
領域に流れるチャネル電流は、第１のチャネル領域L1の
インピーダンスによって制限される。第２のチャネル領
域L2は、低インピーダンスであるため、第１のチャネル
領域L1と第２のチャネル領域L2との間の基板１の表面
に、ドレイン領域３への印加電圧に対応する急激なポテ
ンシャルギャップが形成される。チャネル電流は、この
急激なポテンシャルギャップにより効率良くホットエレ
クトロンを発生する。さらに、このホットエレクトロン
の一部は、容易に浮遊ゲート電極６に注入されて、書き
込みが行われる。ドレイン電圧を電源電圧以下で書き込
みができる理由は、ホットエレクトロンをチャネルの中
間より行っているために、注入効率が良いからである。
電極10に、第１のチャネル領域L1の閾値電圧に近い一定
電圧を印加する。さらに、制御ゲート電極８に約10v程
度の高電圧を印加する。この約10vの電圧は大きく電流
を必要としないために、IC内部の昇圧回路より供給でき
る。さらに、ドレイン領域３に電源電圧以下の電圧を印
加する。第１のチャネル領域L1はゲート電極10及び制御
ゲート電極８への印加電圧の差により、第２のチャネル
領域L2より低インピーダンスとなる。従って、チャネル
領域に流れるチャネル電流は、第１のチャネル領域L1の
インピーダンスによって制限される。第２のチャネル領
域L2は、低インピーダンスであるため、第１のチャネル
領域L1と第２のチャネル領域L2との間の基板１の表面
に、ドレイン領域３への印加電圧に対応する急激なポテ
ンシャルギャップが形成される。チャネル電流は、この
急激なポテンシャルギャップにより効率良くホットエレ
クトロンを発生する。さらに、このホットエレクトロン
の一部は、容易に浮遊ゲート電極６に注入されて、書き
込みが行われる。ドレイン電圧を電源電圧以下で書き込
みができる理由は、ホットエレクトロンをチャネルの中
間より行っているために、注入効率が良いからである。
従って、大きな電流を流す電極は全て電源電圧以下に
できるために、5v単一のメモリを達成できる。また、浮
遊ゲート電極６からの電子の抜き取りである消去は、制
御ゲート電極８を基板１と同電位にして、ドレイン領域
３に約15vの高電圧を印加することにより、浮遊ゲート
電極６とドレイン領域３との間の薄い酸化膜にトンネル
電流を流して行う。この高電圧は、電流を多く必要とし
ないので昇圧回路によりIC内部から供給できる。薄い酸
化膜の膜厚は、80〜150Åの薄い酸化膜である。制御ゲ
ート電極８は、浮遊ゲート電極６と強い容量結合してい
るため、容易にトンネル電流を流すことができる。ま
た、ドレイン領域３へ約15vの高い電圧を印加した場
合、薄い酸化膜５による表面ブレイクダウン電圧の低下
を防止するために、少なくとも表面部分に薄い濃度のＮ
型ドレイン領域４を設けている。このようなドレイン領
域構造にすることにより、表面ブレイクダウン電圧を高
くするとともに、濃いN+のドレイン領域３表面での空乏
化を防いでトンネル消去を可能にする。以上説明したよ
うに、本発明のメモリは高電圧は全て同一チップ内の昇
圧回路により供給できる構造であるため、一電源メモリ
ICを実現できる。
できるために、5v単一のメモリを達成できる。また、浮
遊ゲート電極６からの電子の抜き取りである消去は、制
御ゲート電極８を基板１と同電位にして、ドレイン領域
３に約15vの高電圧を印加することにより、浮遊ゲート
電極６とドレイン領域３との間の薄い酸化膜にトンネル
電流を流して行う。この高電圧は、電流を多く必要とし
ないので昇圧回路によりIC内部から供給できる。薄い酸
化膜の膜厚は、80〜150Åの薄い酸化膜である。制御ゲ
ート電極８は、浮遊ゲート電極６と強い容量結合してい
るため、容易にトンネル電流を流すことができる。ま
た、ドレイン領域３へ約15vの高い電圧を印加した場
合、薄い酸化膜５による表面ブレイクダウン電圧の低下
を防止するために、少なくとも表面部分に薄い濃度のＮ
型ドレイン領域４を設けている。このようなドレイン領
域構造にすることにより、表面ブレイクダウン電圧を高
くするとともに、濃いN+のドレイン領域３表面での空乏
化を防いでトンネル消去を可能にする。以上説明したよ
うに、本発明のメモリは高電圧は全て同一チップ内の昇
圧回路により供給できる構造であるため、一電源メモリ
ICを実現できる。
ホットエレクトロン書き込みの時に、薄い酸化膜５に
電子トラップが生ずるために書換え特性が劣化する。特
に、薄い酸化膜５の形成後のプロセスを1000℃以上にす
ると劣化しやすい。従って、950℃以下の工程にするた
めに、制御ゲート絶縁膜７をCVDあるいは酸化膜−チッ
化膜−酸化膜のような低温複合膜で形成することによ
り、高書き換えを達成できる。
電子トラップが生ずるために書換え特性が劣化する。特
に、薄い酸化膜５の形成後のプロセスを1000℃以上にす
ると劣化しやすい。従って、950℃以下の工程にするた
めに、制御ゲート絶縁膜７をCVDあるいは酸化膜−チッ
化膜−酸化膜のような低温複合膜で形成することによ
り、高書き換えを達成できる。
また、第１のチャネル領域L1の長さは、短い方がホッ
トエレクトロン注入が効率良くできる。従って、浮遊ゲ
ート電極６と制御ゲート電極８を同一パターンでエッチ
ング後、ゲート絶縁膜９を形成して、多結晶シリコン膜
を形成し、反応性イオンエッチングのような異方性エッ
チングにより、多結晶シリコン膜のサイドウォールを形
成して、このサイドウォールをゲート電極10として用い
ることにより、第１のチャネル領域L1のチャネル長を１
μｍ以下に制御できる。
トエレクトロン注入が効率良くできる。従って、浮遊ゲ
ート電極６と制御ゲート電極８を同一パターンでエッチ
ング後、ゲート絶縁膜９を形成して、多結晶シリコン膜
を形成し、反応性イオンエッチングのような異方性エッ
チングにより、多結晶シリコン膜のサイドウォールを形
成して、このサイドウォールをゲート電極10として用い
ることにより、第１のチャネル領域L1のチャネル長を１
μｍ以下に制御できる。
本発明のメモリの場合、消去時にゲート電極10を基板
１と同電位にすることにより、不必要なチャネル電流を
流さないですむ。また、読み出し時に、消去されたメモ
リセルに無駄なドレイン電流を流さない構造になってい
る。
１と同電位にすることにより、不必要なチャネル電流を
流さないですむ。また、読み出し時に、消去されたメモ
リセルに無駄なドレイン電流を流さない構造になってい
る。
本発明のメモリをマトリックス状に配置する場合、制
御ゲート電極８をワード線、ドレイン領域をビット線、
ソース領域２を基板１と同電位にすることにより、任意
のメモリセルを選択して読み出し、あるいは、書き込む
ことができる。消去は、一括して行うことにより、選択
トランジスタは必要としない。従って、セルサイズを小
さく形成できる。
御ゲート電極８をワード線、ドレイン領域をビット線、
ソース領域２を基板１と同電位にすることにより、任意
のメモリセルを選択して読み出し、あるいは、書き込む
ことができる。消去は、一括して行うことにより、選択
トランジスタは必要としない。従って、セルサイズを小
さく形成できる。
この発明は以上説明したように、ゲート電極によって
制御される第１チャネル領域と浮遊ゲート電極により制
御される第２のチャネルとから成るソース・ドレイン領
域間のチャネル領域を構成しており、浮遊ゲート電極と
ドレイン領域との間にトンネル電流を流す薄い酸化膜を
設けたホットエレクトロン注入書き込み・トンネル電流
消去の一トランジスタの電気的消去可能な半導体不揮発
性メモリにすることにより、高集積化を容易にする効果
がある。また、プログラムに必要な高電圧は全て、同一
チップ内の昇圧回路により供給できるメモリであるた
め、単一電源のメモリICを実現できる。
制御される第１チャネル領域と浮遊ゲート電極により制
御される第２のチャネルとから成るソース・ドレイン領
域間のチャネル領域を構成しており、浮遊ゲート電極と
ドレイン領域との間にトンネル電流を流す薄い酸化膜を
設けたホットエレクトロン注入書き込み・トンネル電流
消去の一トランジスタの電気的消去可能な半導体不揮発
性メモリにすることにより、高集積化を容易にする効果
がある。また、プログラムに必要な高電圧は全て、同一
チップ内の昇圧回路により供給できるメモリであるた
め、単一電源のメモリICを実現できる。
第１図はこの発明にかかる半導体不揮発性メモリの断面
図であり、第２図は従来の半導体不揮発性メモリの断面
図である。 １……半導体基板 ２……ソース領域 ３……濃い濃度のドレイン領域 ４……薄い濃度のドレイン領域 ５……薄い酸化膜 ６……浮遊ゲート電極 ８……制御ゲート電極 10……ゲート電極
図であり、第２図は従来の半導体不揮発性メモリの断面
図である。 １……半導体基板 ２……ソース領域 ３……濃い濃度のドレイン領域 ４……薄い濃度のドレイン領域 ５……薄い酸化膜 ６……浮遊ゲート電極 ８……制御ゲート電極 10……ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−5569（ＪＰ，Ａ) 特開 昭62−76676（ＪＰ，Ａ) 特開 昭61−131484（ＪＰ，Ａ) 特開 昭61−32478（ＪＰ，Ａ) 特開 昭60−246677（ＪＰ，Ａ) 特開 昭60−246676（ＪＰ，Ａ) 特開 昭60−182776（ＪＰ，Ａ) 特開 昭60−144978（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】第１導電型半導体基板表面部分に間隔を置
いて形成された第２導電型のソース領域とドレイン領域
と、前記ドレイン領域、及び前記ソース領域と前記ドレ
イン領域との間の前記半導体基板の上に薄い絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
と前記ソース領域との間と前記ソース領域の前記半導体
基板上にゲート絶縁膜を介して設けられたゲート電極
と、前記ゲート電極により制御される前記半導体基板表
面部分である第１のチャネル領域と、前記浮遊ゲート電
極により制御される前記半導体基板表面部分である第２
のチャネル領域とから成り、前記ソース領域と前記ドレ
イン領域との間の前記半導体基板表面部分であるチャネ
ル領域が前記第１のチャネル領域と前記第２のチャネル
領域との直列接続により構成されるとともに、前記ドレ
イン領域は、第２導電型の薄い濃度のドレイン領域と、
前記第２導電型の薄い濃度のドレイン領域の内側に前記
浮遊ゲート電極に平面的に重なるように設けられた第２
導電型の濃いドレイン領域とからなる半導体不揮発性メ
モリの動作方法に於いて、前記浮遊ゲート電極と前記濃
度の濃いドレイン領域との間に高電圧を印加することに
より、前記浮遊ゲート電極中の電荷を前記濃度の濃いド
レイン領域に抜き取る工程を含むことを特徴とする半導
体不揮発性メモリの動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268578A JP3069607B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体不揮発性メモリの動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268578A JP3069607B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体不揮発性メモリの動作方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11240152A Division JP2000082755A (ja) | 1999-08-26 | 1999-08-26 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114674A JPH02114674A (ja) | 1990-04-26 |
| JP3069607B2 true JP3069607B2 (ja) | 2000-07-24 |
Family
ID=17460473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268578A Expired - Lifetime JP3069607B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体不揮発性メモリの動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3069607B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0531526A4 (en) * | 1991-03-06 | 1993-08-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| JP2901473B2 (ja) * | 1993-12-09 | 1999-06-07 | 日本電気株式会社 | 不揮発性半導体集積回路装置 |
| JP2993358B2 (ja) * | 1994-03-11 | 1999-12-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の動作方法 |
| JP3402909B2 (ja) * | 1996-03-12 | 2003-05-06 | アルプス電気株式会社 | 薄膜トランジスタ装置及び液晶表示装置 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722194B2 (ja) * | 1984-07-24 | 1995-03-08 | 工業技術院長 | 不揮発性メモリ |
-
1988
- 1988-10-25 JP JP63268578A patent/JP3069607B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02114674A (ja) | 1990-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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