JPH04105368A - 不揮発性半導体記憶装置及びその書き込み・消去方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置、特に電気的に書き込み消去
可能な不揮発性半導体記憶装置（εＬＥ（：ＴＲ１（：
ＡＬＬＹ　ＥＲＡＳＡＢＬＥ　ＰＲＯＭ；ＥＥＰＲＯＭ
　）に関するものである。

〔従来の技術〕

第６図は従来の書き込みをアバランシェ注入、消去をＦ
−Ｎ　トンネリングで行う半導体記憶装置（ＥＥＰＲＯ
Ｍ）であって、電気的にデータの書き込み及び消去を行
う１つの半導体記憶素子（以下メモリセルと称す）を示
す構造断面図である。

なお通常のＥＰＲＯＭも類似の構造である。

図において、（１）は濃度約１．５　Ｘ　１０１５／ａ
ｍ３、比抵抗約１０Ω−ｃｌＩＩのＰ型シリコン半導体
基板、（２）は上記シリコン基板（１）上に形成された
濃度約Ｉ　Ｘ　１０”７ｃｍ３のウェル領域、（３）は
シリコン基板（１）の主面上に形成された厚さ約１００
人のトンネル酸化膜（ゲート酸化膜）、（４）はこのゲ
ート酸化膜（３）上に形成された多結晶シリコン層から
なるフローティングゲート、（５）はこのフローティン
グゲート（４）上に形成された層間絶縁膜、（６）はこ
の層間絶縁膜上に形成された多結晶シリコン層からなる
コントロールゲート、（７）は砒素をｌ　Ｘ　１０”７
ｃｍ３導入して形成されたＮ＋型リソース領域（８）は
同様のドレイン領域、（９）はアルミ合金で形成された
ビ・ント線である。

次にこのＥＥＰＲＯＭの動作について説明する。メモリ
セルへのデータの書き込みは、外部から与えられた高電
圧の１２．５Ｖかコントロールゲート（６）に、そして
Ｎ１型ドレイン領域（８）には負荷抵抗を介して８■に
降圧された電圧が印加される。−万Ｎゝソース領域（７
）は接地された接地電位（ＧＮＤ）となる。このとき、
Ｎ÷ソース領域（７）からＮ＋ドレイン領域（８）に向
けて電子が移動し、このメモリセルには約０．５ｍＡ程
度の電流が流れる。このとき移動する電子は、ドレイン
領域（８）近傍の高電界により加速され、シリコン基板
（１）の表面からケート酸化膜（３）へのエネルギー障
壁３．２ｅＶを越す高いエネルギーを得る。この高いエ
ネルギーを得た電子はホットエレクトロンと呼ばれ、そ
の一部はゲート酸化膜（３）の障壁をとびこえてコント
ロールゲート（６）の高電圧に引かれてフローティング
ケート（４）に注入される。こうしてフローティングケ
ート（４）は負に帯電した状態になる。この状態をデー
タの「０」に対応させている。メモリセルの消去は、外
部から与えられた高電圧の１．２．５Ｖをソース（７）
に印加する。一方コントロールゲート（６）は接地され
て接地電位（ＧＮＤ）となり、ドレイン（８）はフロー
ティンク状態にされる。

このとき、フローティングゲート（４）とソース（７）
の間のケート酸化膜（３）に高電界が発生してＦ−Ｎ　
トンネル電流か生し、フローティングゲート（４）とソ
ース（７）との間にトンネル電流が流れる。このように
してフローティングゲート（４）は電気的に中性の状態
もしくは正に帯電した状態となる。この状態をデータの
「１」に対応させている。

〔発明が解決しようとする課題〕

従来の書き込みをアバランシェ注入、消去をＦ−Ｎ　ト
ンネリングで行うＥＥＰＲＯＭは以上のように、 （イ）書き込み時のドレイン（８）に印加される電圧８
Ｖで、この時に流れる電流が０．５〜１ｍＡもあり書き
込みに要する電力が大きいので外部５Ｖ単一電源からオ
ンチップ昇圧回路を用いて発生させることかできない。

（ロ）また本構造のメモリセルでは選択トランジスタを
有していないので、通常消去は全データを一括して行う
か、または小さな単位としても数キロハイド単位で行な
われる。従って、消去時１メモリセル当りに流れる電流
がｎＡのオーダ（特に接合のリーク電流）であっても、
キロバイトないしメカバイト単位で消去を行なうと、μ
Ａ〜ｍＡオーダの電流が流れてしまう。この為に消去時
のソース（７）に印加する高電圧も、上記と同様の理由
によりオンチップ昇圧回路内で発生させることは不可能
である。

上記（イ）の書き込み時のドレイン電圧については、高
集積化に併うスケーリングによってウェルの不純物濃度
か高くなるにしたがい、ホットエレクトロンの発生率が
上がるので、印加電圧８ｖは低下していく可能性がある
。第２図にその例を示す。これはウェル濃度およびドレ
イン構造の最適化によりドレイン電圧５Ｖ、ゲート電圧
＋２Ｖで書き込みができた例である。図示のごとく、パ
ルス巾ｌＯμＳｅｃで充分な書き込みが行なわれており
、実用的な動作特性が得られている。書き込み時コント
ロールゲート（６）に印加される高電圧１２Ｖで、電流
はほとんど流れないので書き込み電力が小さくてよく外
部単一電源から内部昇圧回路により発生させることが可
能である。

一方上記（ロ）の消去動作にはＦ−Ｎ　トンネリングを
用いるために、ソース（７）とフローティングゲート（
４）の間のゲート酸化膜にＩＯＭ　Ｖ　／　ｃｍ以上の
高電界が必要である。さらにゲート酸化膜（３）の膜厚
はデバイス特性や信頼性上の問題から、極端に薄くする
ことは出来ない。このような理由によりソース（７）に
印加する電圧を下げることは困難である。

さらに上記のように書き込み電圧を下げるために、また
微細トランジスタの動作のためにウェル濃度を高めてい
くと、接合耐圧が低下し、消去動作によりデバイスに大
きな劣化が生しることになる。即ちコントロールゲート
（６）を接地電位とし、ソース（７）に高電圧を印加す
ると、フローティングケート（４）とソース（７）の重
なりの部分でバンド間トンネリング現象が生じる。この
バンド間トンネリングにより発生した電子−ホール対の
うちのホールかソース（７）の正電位により反発してチ
ャネルあるいは基板（１）の方に流れていく。このとき
上記のようにウェル濃度か高くソース（７）の接合耐圧
が低くなっている。

言い換えれば、アバランシェ現象が起こりやすくなって
いると、この発生したホールがアバランシェ降伏を起こ
し、多量に生成されたホールか縦方向電界にひかれてフ
ローティングゲート（４）に注入される。

つまりウェル濃度か高くなってくるとＦ−Ｎ　トンネリ
ングによるフローティングゲート（４）からソース（７
）への電子の引き抜きよりも、フローティングケート（
４）とソースく７）間の縦方向電界によりハンド間トン
ネリングか起き、電ｆ−ホール対か発生し、このホール
かソース（７）、ドレイン（８）間の横方向電界により
加速されてアバランシェ降伏を起こし、多量に生成され
たホットホールの注入により消去が起きるようになって
くる。

そして酸化膜に対しては、電子の注入に比較してホール
の注入は大きなダメージを与えることが知られており、
上記のようなホットホール注入による消去では、ゲート
酸化膜（３）が急速に劣化し、書き換え回数を確保する
ことができない。

この発明は上記のような問題点を解消するためになされ
たもので、単一電源で動作可能でかつ、データの書き換
え回数の増大された不揮発性半導体記憶装置（ＥＥＰＲ
ＯＭ）を得ることを目的としている。

（課題を解決するための手段〕 この発明に係る不揮発性半導体記憶装置は、データ消去
動作時にドレインを電気的にフローティングにし、その
後コントロールゲートに負電位を、ソースに正電位を印
加するものである。

〔作用〕

この発明におけるＥＥＦＲＯＭは、消去動作時にコント
ロールゲートに負電位を印加することにより、ソースに
印加する正電位を低くおさえることができる。即ちコン
トロールゲートに負電位を印加すると、容量カップリン
グによりフローティングゲート（４）の電位が下がる。

したかってＦ−Ｎ　トンネリングに必要なフローティン
グゲート、ソース間の垂直電界を確保するために要求さ
れるソース電位を下げることができる。ソースに印加す
る正電位を低くすると、ソース、ドレイン間の横方向電
界がそれに比例して小さくなり、ホットホールの生成が
減少する。

これによりホットホールのゲート酸化膜への注入が減少
し、書き換え回数の増大がはかれる。またコントロール
ゲートへの負電位を適当に選ぶことによって（例えば−
１２Ｖ　）　、消去時のソース電位を５Ｖ以下にするこ
とが可能となる。コントロールゲートの負の高電圧は内
部昇圧回路により発生させることかできるので、５Ｖ単
一電源化が＝Ｔ能となる。

（実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明によるオペレーションモードを示している
。書き込み時（Ａ）にはまずソース電位（Ｖｓ）をＯｖ
に設定し、コントロールゲート電圧（Ｖｇ）を１２Ｖに
上げる。その後ドレイン電圧（Ｖｄ）を５Ｖに上げる。

この時のドレイン（７）にかかる電圧パルス巾は１０μ
Ｓｅｃ程度である。その後ドレイン電圧をＯｖにし、次
にコントロールゲート電圧をＯＶにおとす。このような
書き込み条件で動作させたメモリセル特性を第２図に示
す。ウェル濃度５　Ｘ　１０１６／ＣＤｌ３．　　ドレ
イン濃度Ｉ　Ｘ　１０”７ｃｍ３でウェハプロセス中の
処理温度を９００℃以下にする事で、ドレイン電圧５ｖ
、コントロールゲート電圧１２Ｖ、　１０μＳｅｃでし
きい値電圧Ｖｔｈ７Ｖと充分な書き込み状態か得られて
いる。

消去時には第１図（Ｂ）に示すように、まずドレイン電
圧（Ｖｄ）をフローティング状態にし、コントロールゲ
ート電圧（Ｖｇ）を−１２Ｖに設定する。その後ソース
電圧（Ｖｓ）を５Ｖに上げる。

この時のソース（７）にかかる電圧パルス巾は　１００
ｍ　Ｓｅｃ程度である。このような消去条件で動作させ
たメモリセル消去特性を第３図に示す。

この第３図には、比較のために従来のコントロールゲー
トをＯＶソースにＩＯＶ印加した場合の消去特性も併記
している。このようにコントロールゲート（６）に−１
２Ｖを印加することでソース電圧か５Ｖでも充分に消去
動作が行なわれていることがわかる。これら２種の消去
モードにおいて生している電流成分を確認するために、
第４図に示すような測定を行なった。

第４図は、メモリセルのフローティングケート（６）に
電極を接続し、ソース電流とゲート電流のソース電圧依
存性を測定したものである。この時基板（１）は接地、
ドレインはフローティングである。実線か従来のコント
ロールゲートＯｖ消去に相当し、破線か本発明によるコ
ントロールゲートに一１２Ｖ印加消去に相当する電源−
電圧のグラフである。コントロールゲート（６）とフロ
ーティングケート（４）との容量結合比は約０゜５であ
るので第４図ではケート電圧Ｖｇに一５Ｖを印加してい
る。

いずれのモードにおいてもソース電流を見ればわかるよ
うに、ソース電圧（Ｖｓ）約８ｖでアバランシェ降伏が
起こっている。

この時Ｖｇ＝接地（ＧＮＤ）ではゲート電流はほとんど
流れておらず、まだ消去動作は行なわれていない事がわ
かる。さらにソース電圧（Ｖｓ）１０Ｖでは完全なアバ
ランシェ降伏が起こっており、ケート電流は流れている
ものの、はとんどがホットホール注入による電流である
と考えられる。−方ケート（Ｖｇ）−５Ｖ印加条件下で
は、ソース電圧（Ｖｓ）４Ｖ程度からゲート電流が流れ
始めている。アバランシェ降伏は８Ｖ近辺で生じている
のでソース電圧（Ｖｓ）５Ｖでは充分に余裕があり、こ
のケート電流はＦ−Ｎ　トンネリンクによる電子電流が
支配的であると考えられる。このようにゲートに負電位
を印加することにより、ソース電位を低くおさえること
かでき、これによる横方向電界の緩和によってホットホ
ールの生成か抑制されることが確認できた。

第５図は単体メモリセルの書き換え特性を測定したもの
を示す。白抜き丸印が従来のコントロールゲートＯＶ、
ソース１０ｖ消去での特性を示し、黒丸印が本発明のコ
ントロールゲート−１２Ｖ、ソース５ｖ消去での特性で
ある。パルス巾はいずれも１００ｍ　Ｓｅｃ　、書き込
みはいずれもドレイン５Ｖ。

コントロールゲート１２Ｖ、１０μＳｅｃで行なった。

第５図から明らかなように本発明で提案した消去モード
は、従来法に比較して書き換え特性が大幅に改善されて
いることがわかる。

〔発明の効果〕

以上のように、この発明による半導体装置は、データ消
去時にコントロールゲートに負電位を印加したので、消
去時のソース電位を下げることが可能となった。これに
よりドレイン−ソース間の電界か減少し、それによフて
ホットホールの生成、フロティングゲートへの注入が抑
制されることになり、その結果メモリセルの書き換え回
数を増大させ、信頼性を向上させる。また単一電源化を
可能としたので装置がコンパクトでかつ安価にできると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置のオペ
レーションモード図、第２図は書き込み特性を示したも
ので縦軸は書き込み後のメモリセルのｖｔｈ、横軸は高
電圧パルス巾を示している。第３図は消去特性を示した
もので、黒丸印が本発明によるゲート負印加消去モード
、白丸印が従来例のゲートＯＶ消去モードによる消去特
性である。 第４図は、メモリセルのフローティングケートに電極を
接続した素子におけるゲート電流とソース電流のソース
電圧依存性を示したグラフである。 実線が従来例でのゲートＯｖ消去に相当し、破線が本発
明のゲート負印加消去に相当する。第５図は、本発明と
従来例での消去方法の違いによる書き換え回数特性を示
したものである。白丸印か従来例、黒丸印か本発明での
消去方法の結果を示す。第６図は従来例および本発明で
のメモリセルの断面構造を示したもので、（１）は半導
体基板、（２）はウェル領域、（３）はケート酸化膜、
（４）はフローティングゲート、（５）は層間絶縁膜、
（６）はコントロールゲート、（７）はソース領域、（
８）はドレイン領域、（９）はビット線を示す。 尚図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　第１導電型の半導体基板、この半導体基板の一主面に
   形成された第２導電型のソース領域、上記半導体基板の
   一主面に上記ソース領域からチャネル領域を介して形成
   された第２導電型のドレイン領域、上記チャネル領域上
   に絶縁膜を介して形成されるフローティングゲート、こ
   のフローティングゲートの表面上に層間絶縁膜を介して
   対向して形成されたコントロールゲートを備えた不揮発
   性半導体記憶装置において、データ消去時に上記ドレイ
   ン領域を電気的にフローティング状態にし、その後上記
   コントロールゲートに負電位を、ソース領域に正電位を
   与えることを特徴とする不揮発性半導体記憶装置。