JP3216230B2 - 不揮発性半導体メモリセルの書き換え方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書き換えが可能
な不揮発性半導体メモリ（以下「ＥＥＰＲＯＭ」とい
う）のメモリセルの書き換え方式に関するものであり、
ＥＥＰＲＯＭ及びＥＥＰＲＯＭを内蔵する半導体装置に
利用可能である。

【０００２】

【従来の技術】（文献１）単一トランジスタの電気的プ
ログラム式メモリ装置、その製造方法 特許出願公開 昭６１−１２７１７９ （文献２）ＣＭＯＳ超ＬＳＩの設計 管野卓雄監修 １９８９年 Ｐ１７２−１７３ （文献３）フラッシュメモリの現状と将来展望 電子情報通信学会 ＩＣＤ９１−１３４ （文献４）ワード負電圧消去方式を用いたフラッシュメ
モリ 電子情報通信学会 ＩＣＤ９１−１３５ （文献５）１６Ｍフラッシュのセル技術は収束へ 日経マイクロデバイス １９９１年７月号 （文献６）Flash EEPROM cell scaling based on tunne
l Oxide thinning limitations. 1991 VLSI Symposium technology （文献７）「シリコン熱酸化膜とその界面」 pp355-371 （株）リアライズ社

【０００３】（従来の技術−１） 電気的に書き換えが可能で且つ不揮発性を有するメモリ
の記憶素子（以下「ＥＥＰＲＯＭメモリセル」という）
は、１９８０年代初めより、多く提案されている。その
なかでも、代表的なのはフローティングゲートを電荷保
持層として有するＥＥＰＲＯＭメモリセルであり、文献
１、２、３、４に記載してある。

【０００４】フローティングゲートを有するＥＥＰＲＯ
Ｍメモリセルは、結晶性の半導体シリコン基板と、前記
基板表面に基板不純物とは反対の不純物をドープして形
成されているソース部及びドレイン部（例えば不純物と
してボロンをドープしたＰ型基板の場合、ソース部及び
ドレイン部は砒素ないしリンをドープしたＮ型層）と、
前記ソース部とドレイン部間に少数キャリアを導通させ
るチャンネル領域と、チャンネル領域の上部に接してあ
る薄い酸化膜と、薄い酸化膜の上部に接してある多結晶
導電性のポリシリコンで形成されたフローティングゲー
トと、前記フローティングゲートの上部に接してあるポ
リシリコンで形成された制御ゲートとを有している。

【０００５】上記ＥＥＰＲＯＭメモリセルへの情報記憶
の原理としては、前記フローティングゲートに電荷（電
子ないし正孔）を注入及び蓄積させる事により、前記制
御ゲートよりみたメモリセルのしきい値電圧（しきい値
電圧とは、チャンネル領域に少数キャリアが誘起された
時点での制御ゲートに印加されている電圧）を変化させ
る事にある。フローティングゲートに電荷を注入させる
方法としては、例えば図８及び図９に示すような従来例
がある（この従来例については、例えば文献１の従来例
及び文献２に記載がある）。

【０００６】図８に示す従来の回路では、１ビットの情
報を選択し記憶させるのに、ＭＯＳ型エンハンスメント
Ｎチャンネルトランジスタと、前記フローティングゲー
トを有するメモリセルを、１個ずつ必要とする。図８の
回路には、４個のＭＯＳ型エンハンスメントＮチャンネ
ルトランジスタ２０，２１，２２，２３と、４個のフロ
ーティングゲートを有するメモリセル２４，２５，２
６，２７があり、したがって４ビット分の情報を選択し
記憶できる。図８において、２００，２０１はワード線
であり、ワード線２００はＭＯＳ型エンハンスメントＮ
チャンネルトランジスタ１８，２０及び２１のゲートに
接続されており、ワード線２０１は、ＭＯＳ型エンハン
スメントＮチャンネルトランジスタ１９，２２及び２３
のゲートに接続されている。２０３，２０４はビット線
であり、ビット線２０３はトランジスタ２０及び２２の
ドレインに接続され、ビット線２０４はトランジスタ２
１及び２３のドレインに接続されている。ＭＯＳ型エン
ハンスメントＮチャンネルトランジスタ１８，１９はバ
イト選択用に用いられ、これらのドレインはセンス線２
０２に接続されている。トランジスタ１８，１９，２
０，２１，２２，２３のしきい値電圧は例えば１Ｖ（ボ
ルト）である。トランジスタ１８のソースはメモリセル
２４及び２５の制御ゲートに、トランジスタ１９のソー
スはメモリセル２６及び２７の制御ゲートに接続されて
いる。トランジスタ２０のソースとメモリセル２４のド
レイン、トランジスタ２１のソースとメモリセル２５の
ドレイン、トランジスタ２２のソースとメモリセル２６
のドレイン、トランジスタ２３のソースとメモリセル２
７のドレインは、各々Ｎ型の不純物拡散層で接続されて
いる。

【０００７】図９は、実際のデバイスのうち、図８のト
ランジスタ２０とメモリセル２４からなる１ビット分に
対応する部分の断面図である。図９において、２２０は
Ｐ型シリコン基板であり、２０５’，２０８及び２０
３’はＮ型不純物拡散層、２２３及び２２４はチャンネ
ル上のシリコン熱酸化膜（ゲート酸化膜ともいう）であ
り、２２５は２２３や２２４に比べて十分薄いシリコン
熱酸化膜である。具体的には、シリコン熱酸化膜２２３
及び２２４の膜厚が５０ナノメートル程度であるのに対
し、シリコン熱酸化膜２２５の膜厚は１０ナノメートル
程度である。２２６は、例えばポリシリコンで形成され
たフローティングゲートであり、２０６は、例えばポリ
シリコンで形成された制御ゲートであり、２２７は、フ
ローティングゲート２２６と制御ゲート２０６の間の層
間絶縁膜（例えば２５ナノメートル程の熱酸化膜）であ
る。ワード線２００は、トランジスタ２０のゲートとも
なっており、例えばポリシリコンで形成される。２２８
は保護膜としての機能を有する絶縁層であり、２０３
は、例えばアルミを主材料としたビット線であり、２２
９は、ビット線２０３とＮ型不純物拡散層２０３’をつ
なぐコンタクト部である。なお、ゲート（ワード線）２
００及び制御ゲート２０６を構成するポリシリコンは他
のメモリセルと電気的に接続されているが、フローティ
ングゲート２２６は電気的には他のメモリセルと絶縁さ
れている。

【０００８】図８及び図９のメモリセルの電気的等価回
路を図１０に示す。図１０で２０６は制御ゲートで電圧
Ｖｇが印加され、２０８はドレインで電圧Ｖｄが、２０
５’はソースで電圧Ｖｓが、２２０は基板で電圧Ｖｓｕ
ｂが夫々印加される。図９で酸化膜２２４，２２５及び
層間絶縁膜２２７は電気的にはキャパシタンスとして表
わすことができ、フローティングゲート２２６と制御ゲ
ート２０６の間のキャパシタンスをＣｉｐ、フローティ
ングゲート２２６とドレイン２０８の間のキャパシタン
スをＣｄ、フローティングゲート２２６とソース２０
５’の間のキャパシタンスをＣｓ、フローティングゲー
ト２２６と基板２２０間のキャパシタンスをＣｓｕｂと
する。ここでフローティングゲート２２６の電圧をＶｆ
とすると、Ｖｆは電荷保存の法則により、

【０００９】 Ｃip（Ｖｇ−Ｖｆ）＝Ｃs （Ｖｆ−Ｖｓ）＋Ｃsub （Ｖｆ−Ｖsub ） + Ｃd （Ｖｆ−Ｖｄ） ─（１） （１）式でＶｓ＝Ｖsub ＝Ｖｄ＝０〔Ｖ〕の時は、 Ｖｆ＝Ｖｇ・Ｒｐ であり、ここでＲｐは、 Ｒｐ＝Ｃip／（Ｃip＋Ｃd ＋Ｃsub ＋Ｃs ） ─（２） で表される。Ｒｐをカップリングレシオと称し、一般的
にはＲｐ＝０. ５５〜０. ７である。

【００１０】図８、図９の従来のメモリセルの書き換え
及び読み出しの方式について以下に説明する。表１に各
動作モード時の各ノード電圧例を記す。書き換えは書き
込みと消去に分けられる。ここでは、図８のメモリセル
２４を選択した場合を考える。

【００１１】

【表１】

【００１２】メモリセル２４への情報の書き込みは、ワ
ード線２００に例えば２０Ｖ、センス線２０２に０Ｖ、
ビット線２０３に２０Ｖを夫々印加するとともに、ソー
ス線２０５を開放にする事により、トランジスタ１８，
２０，２１がオン状態になり、制御ゲート２０６が０
Ｖ、ドレイン２０８が約１８Ｖ（２０Ｖ−トランジスタ
２０のしきい値電圧（基板効果含む））となる。これに
よりフローティングゲート２２６に約７Ｖの電圧が誘起
される。シリコン熱酸化膜２２５の膜厚が１０ナノメー
トルであるのでフローティングゲート２２６とドレイン
２０８間の電位差により、シリコン熱酸化膜２２５には
ファーラーノードハイムトンネル電流が流れる。ファー
ラーノードハイムトンネル電流は一般的には薄い酸化膜
に１０メガエレクトロンボルト／センチメートル（Ｍｅ
Ｖ／ｃｍ）以上の電界を印加した時に流れる。このファ
ーラーノードハイムトンネル電流により、ドレイン２０
８からフローティングゲート２２６に正孔が注入され、
メモリセルのしきい値が低くなる（例えばメモリセルの
初期のしきい値が例えば２Ｖとすると、書き込み後は−
２Ｖ〜−３Ｖ）。この時、ビット線２０４が０Ｖで、ワ
ード線２０１が０Ｖであるのでメモリセル２４以外のメ
モリセルには高電圧が印加されないので、情報は書き込
まれない。

【００１３】一方、情報の消去は、ワード線２００に例
えば２０Ｖ、センス線２０２に例えば２０Ｖ、ビット線
２０３に０Ｖを印加する事により、メモリセル２４の制
御ゲート２０６が約１８Ｖ、ドレイン２０８が０Ｖにな
る。これによりフローティングゲート２２６には約１１
Ｖが誘起され、ファーラーノードハイムトンネル電流が
シリコン熱酸化膜２２５を流れ、電子がフローティング
ゲート２２６に注入され、メモリセルのしきい値が高く
なる（例えば６〜７Ｖ）。この時ワード線２０１が０Ｖ
であるので、メモリセル２６，２７の制御ゲート２０７
は開放状態となりメモリセル２６，２７の情報は消去さ
れない。しかし、ビット線２０４が０Ｖであるので、メ
モリセル２５はメモリセル２４と同じく情報が消去され
てしまう。換言すれば、消去時には制御ゲート２０６と
同じノードにつながるメモリセルの情報は全て消去さ
れ、しきい値が高くなってしまう事となる。

【００１４】そして、メモリセル２４の情報の読み出し
は、ワード線２００に例えば５Ｖ、センス線２０２に３
Ｖ、ビット線２０３に２Ｖを夫々印加する事により、ト
ランジスタ１８及び２０がオン状態となり、メモリセル
２４のドレインが２Ｖ、制御ゲートが５Ｖとなる。この
時、メモリセルのしきい値が６〜７Ｖと高いとメモリセ
ルはオフ状態であり、ドレイン−ソース間に電流が流れ
ない。メモリセルのしきい値が−２〜３Ｖと低い場合、
メモリセルはオン状態であり、ドレインーソース間に電
流が流れる。この電流の有無（あるいは大小）により記
憶情報の読み出しを行なっている。

【００１５】（従来の問題点１） 上記の従来例は書き換えに当たり、ファーラーノードハ
イムトンネル電流を利用して電荷の注入を行なうため、
情報の書き換え時にはメモリセルには比較的小さい電流
（例えば１メモリセル当たり１０ピコアンペアから１０
００ピコアンペア）しか必要としないという利点があ
る。しかし、欠点としてメモリーアレーの中で情報の書
き込みを選択的におこなう為には、図８のトランジスタ
２０，２１，２２，２３のように、メモリセルを相互に
分離する為の別のトランジスタを必要としている（図８
でトランジスタ２０，２１，２２，２３がない場合、メ
モリセル２４に情報を書き込むとき、メモリセル２６に
も情報が書き込まれてしまう事が理解できよう）。この
ため、１ビットにつき１個の分離用トランジスタを設け
たとすると、その占有面積は例えば８０〜１５０（ミク
ロン）必要となる。メモリセルを大規模に集積化した場
合、この欠点により大規模化が妨げられることになる。

【００１６】（従来の技術−２） 図１１及び図１２に第２の従来のメモリセルを示す。第
２の従来例は、第１の従来例に対し、情報の書き込み時
にチャンネルホットエレクトロン注入を利用することに
より、分離用トランジスタを不要にしたものである。こ
の従来例については、例えば文献１、３、４、５に説明
されている。図１１において３０，３１，３２及び３３
はメモリセルであり、３００及び３０１はワード線であ
り、ワード線３００はメモリセル３０及び３１のゲート
に接続され、ワード線３０１はメモリセル３２及び３３
のゲートに接続されている。３０２及び３０３はビット
線であり、ビット線３０２はメモリセル３０及び３２の
ドレインに接続され、３０４はソース線であり、メモリ
セル３０，３１，３２，３３のソースに接続されてい
る。

【００１７】図１２は、実際のデバイスのうち、図１１
のメモリセル３０に対応する部分の断面図である。３０
５はＰ型シリコン基板であり、３０２’及び３０４’は
Ｎ型不純物拡散層、３０６はチャンネル上の薄いシリコ
ン熱酸化膜（例えば１０ナノメートル）である。３０９
は例えばポリシリコンで形成されたフローティングゲー
トであり、３００は例えばポリシリコンで形成された制
御ゲートである。３０７は制御ゲート３００とフローテ
ィングゲート３０９間の絶縁膜（例えば２５ナノメート
ルの窒化酸化物）である。３１０は保護膜としての機能
を持つ絶縁層であり、３０２は例えばアルミを主材料と
したビット線であり、３０８はビット線３０２とＮ型不
純物拡散層３０２’をつなぐコンタクト部である。

【００１８】上記第２の従来例の情報の書き込み、消去
及び読み出しの方式について、表２に記す。

【００１９】

【表２】

【００２０】フローティングゲート３０９に電荷が存在
しない場合のしきい値が例えば２Ｖであるとする。図１
１のメモリセル３０を選択した場合、情報の書き込み
は、制御ゲート３００を例えば１２Ｖにし、ワード線３
０１を０Ｖにし、ビット線３０２を５Ｖにし、ビット線
３０３を０Ｖにし、ソース線３０４は０Ｖにする。この
時、前記カップリングレシオＲｐを０. ６とすると、フ
ローティングゲート３０９には、約７Ｖが誘起される。
これによりメモリセル３０のドレイン−ソース間には電
子のチャンネル層が形成され、しかも高いゲート電圧と
ドレイン電圧のため、ドレイン近傍でホットエレクトロ
ンが生じ、このホットエレクトロンがシリコン−ゲート
酸化膜間の電位障壁を越えて、フローティングゲート３
０９に注入される。

【００２１】この現象については、例えば文献７に詳し
く記載がある。このチャンネルホットエレクトロン（以
下ＣＨＥ）による注入により、メモリセル３０のしきい
値は高く（例えば６〜８Ｖ）なる。この際メモリセル３
０のドレイン−ソース間には３００マイクロアンペアか
ら１ミリアンペアの電流が流れる。ワード線３０１が０
Ｖ、ビット線３０３が０Ｖであるので、メモリセル３
１，３２，３３には情報は書き込まれない。消去時は、
制御ゲート３００を例えば−９Ｖにし、ワード線３０１
を例えば０Ｖとし、ビット線３０２及び３０３を開放に
し、ソース線３０４を例えば５Ｖとする。この時、フロ
ーティングゲート３０９には、約−７Ｖが誘起され、ゲ
ート酸化膜３０６を経由してフローティングゲート３０
９からソース３０４（＝３０４’）にファーラーノード
ハイムトンネル電流により電子が引き抜かれる。この電
子の引き抜き量を制御回路により適度に調整することに
より、メモリセル３０のしきい値を２〜３Ｖと低くす
る。

【００２２】情報の消去において制御回路による調整が
必要な理由は、しきい値が０Ｖ以下になってしまうと、
読み出し時に、非選択であるにもかかわらず、メモリセ
ル３０のドレイン−ソース間に電流が流れてしまい、読
み出し不良となってしまう為、しきい値を正に制御する
為である。この時、メモリセル３０と同様にメモリセル
３１の情報も消去されてしまう。即ち消去時には選択さ
れたメモリセル３０と同一ワード線上のメモリセルも同
時に消去されてしまう。メモリセル３２及び３３はワー
ド線３０１が０Ｖの為、情報は消去されない。

【００２３】読み出しは、制御ゲート３００に５Ｖ、ワ
ード線３０１に０Ｖ、ビット線３０２に１Ｖ、ビット線
３０３に０Ｖ、ソース線３０４に０Ｖを夫々印加する事
により、メモリセル３０のしきい値が高い場合（例えば
６〜８Ｖ）、ドレイン−ソース間には電流が流れない
が、メモリセル３０のしきい値が低い場合（例えば２〜
３Ｖ）、ドレイン−ソース間に電流が流れる事になる。
読み出し時にメモリセルのドレインに印加する電圧を１
Ｖ以上にすると、書き込み時のドレイン電圧は５Ｖであ
るので、誤書き込みを起こしてしまう（文献６参照）。

【００２４】（従来の問題点２） 上記の第２の従来例は、第１の従来例のメモリセルに対
し、選択的に情報を書き込むときに、分離用トランジス
タを必要としないという利点を有している。しかしなが
ら、書き込み時にＣＨＥ注入を利用する為、メモリセル
のドレインに大きな電流を必要とするという欠点があ
る。ファーラーノードハイムトンネル電流を使用する書
き込みの場合、必要とする電流量が小さいので、例えば
３Ｖの電源電圧での使用時においても、チャージポンプ
回路等の昇圧回路を集積回路に備えることにより、単一
電源電圧での動作が可能である。これに対し、ＣＨＥ注
入でドレインから書き込む場合、ホットエレクトロンを
発生させる必要からドレイン電圧の低下に限度があり、
例えば最小加工寸法が０. ８ミクロンレベルの集積回路
で６〜７Ｖ必要なものが、０. ５ミクロンレベルになっ
ても５Ｖにしか下げられない。あるいは、ＣＨＥ注入を
用いて書き込み時のドレイン電圧を３Ｖ程度に下げるこ
とができたとしても、読み出し時におけるドレイン電圧
による誤書き込みはより起こりやすくなり、メモリセル
の信頼性を劣化させる事になる。即ち、従来技術による
ＣＨＥ注入を用いた書き換えは、ファーラーノードハイ
ムトンネル電流を用いた書き換えよりも、単一電源電圧
での動作（書き換え及び読み出し）という制約の中で
は、低電圧化が困難である。

【００２５】

【発明が解決しようとする課題】そこで、本発明は、単
一電源電圧での書き換え及び読み出しを可能にし、かつ
低電源電圧化が容易なＥＥＰＲＯＭメモリセルの書き換
え方式を提供すると共に、書き込み時に選択的に書き込
むために、分離用トランジスタを必要としない、最小ト
ランジスタ構成でのメモリセルを提供するものである。

【００２６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、複数の不揮発性半導体メモリセルをマト
リクス状に配置し、これら半導体メモリセルの情報を電
気的に書き換える不揮発性半導体メモリセルの書き換え
方式において、各メモリセルは、少なくともドレイン、
ソース、チャンネル、制御ゲート及び電荷注入層を備え
ており、情報を書き込む際には、第１のメモリセルの制
御ゲートに接地電圧より低い第１の電圧を印加し、ドレ
インに接地電圧より高い第２の電圧を印加することによ
り、前記第１のメモリセルを書き込み状態とし、この第
１のメモリセルの制御ゲートと電気的に接続されている
制御ゲートを有する第２のメモリセルのドレインに、前
記第２の電圧より低い第３の電圧を印加するとともに、
前記第１のメモリセルのドレインと電気的に接続されて
いるドレインを有する第３のメモリセルの制御ゲートに
は前記第１の電圧よりも高い第４の電圧を印加して前記
第２及び第３のメモリセルを非書き込み状態とし、情報
を消去する際には、前記第１のメモリセルの制御ゲート
に第５の電圧を印加し、ドレイン、ソースに第５の電圧
より低い第６の電圧を印加し、前記第５の電圧と前記第
６の電圧の差によって、前記第１のメモリセルの電荷注
入層にチャンネルからトンネル現象により負電荷を注入
することにより該第１のメモリセルを消去状態にするこ
とを特徴とする。

【００２７】

【作用】本発明は、メモリセルへの情報の書き込み時に
おいて、トンネル現象を用いることにより、電荷注入層
からドレインへと電荷を引き抜くのであるが、選択した
メモリセルの制御ゲートには負電圧を印加し、ドレイン
に印加する電圧の高低により、トンネル現象の有無、す
なわち書き込みの有無を制御するものである。選択した
メモリセルの制御ゲートに負電圧を印加し、選択したメ
モリセルとドレインが電気的に共通で非選択のメモリセ
ルの制御ゲートには、負電圧より高くメモリセルのしき
い値電圧より低い電圧を印加することにより、トンネル
現象を防止する。

【００２８】また、情報の消去においては、例えば選択
したメモリセルの制御ゲートに電源電圧より高い高電圧
を印加しそのドレイン及びソースを接地することによ
り、基板から電荷注入層へ、トンネル現象により電子を
注入する。選択していないメモリセルの制御ゲートは、
接地電圧とすることにより、トンネル現象は起きず、消
去されない。

【００２９】

【実施例】以下に本発明の実施例について図面を参照し
て説明する。 （本発明の第１の実施例） 図１乃至図５に本発明の第１の実施例を示す。図１は、
フローティングゲートを有するＥＥＰＲＯＭメモリセル
の回路図、図２は、実際のＥＥＰＲＯＭメモリセルの拡
大平面図、図３は、一つのメモリセル（図１のメモリセ
ル１０）の部分の断面を示す図である。図１では１０，
１１，１２及び１３は、例えば電荷注入層としてフロー
ティングゲートを有するＥＥＰＲＯＭメモリセルであ
り、ドレイン、ソース、制御ゲート及びフローティング
ゲートを有している。１００及び１０１はワード線であ
り、列方向のデコーダ回路（不図示）により、任意のワ
ード線が選択／非選択にされる。ワード線１００はメモ
リセル１０及び１１の制御ゲートに接続されており、ワ
ード線１０１はメモリセル１２及び１３の制御ゲートに
接続されている。１０２及び１０３はビット線であり、
列方向のデコーダ回路（不図示）により選択される。ビ
ット線１０２はメモリセル１０及び１２のドレインに接
続され、ビット線１０３はメモリセル１１及び１３のド
レインに接続されている。１０４はソース線であり、メ
モリセル１０，１１，１２，１３の各ソースが接続され
ている。

【００３０】図２に本実施例におけるメモリセルの平面
図を示す。１５０がＮ型の拡散層（メモリセルのドレイ
ン及びソース及びソース線）、１５１がワード線（図１
のワード線１００，１０１、または後述する図３の制御
ゲート１００に対応する）、１５２がフローティングゲ
ート（後述の図３のフローティングゲート１０９に対応
する）、１５４がビット線（図１のビット線１０２，１
０３、または図３のビット線１０２に対応する）、１５
３がコンタクト部（図３のコンタクト部１０８に対応す
る）である。図２でのメモリセルの１ビット分の占有面
積は例えば１０平方ミクロンである。

【００３１】図３に本実施例のＥＥＰＲＯＭメモリセル
の断面図を示す。これは、図２の破線Ａ−Ｂの部分の断
面に対応する。１０５は半導体シリコンＰ型基板であ
り、１０２’及び１０４’はＮ型拡散層で、前者はドレ
イン、後者はソースである。Ｎ型拡散層１０２’と１０
４’の間には、ゲート電圧値に応じて電子の導電層（チ
ャンネル）を誘起させるチャンネル領域１１０があり、
その上部に薄い絶縁膜１０６（例えば厚さ１０ナノメー
トルの熱酸化膜）がある。チャンネル領域の幅は例えば
０．６ミクロンから１ミクロンである。薄い絶縁膜１０
６の上部には導電性ポリシリコンで形成されたフローテ
ィングゲート１０９があり、その厚さは例えば１５０ナ
ノメートルである。フローティングゲート１０９の上部
には薄い絶縁層（例えば酸化膜及び窒化膜で形成された
厚さ２５ナノメートルの絶縁層）１０７があり、絶縁層
１０７の上部には例えば導電性ポリシリコンで形成され
た制御ゲート１００がある。制御ゲート１００の厚さは
例えば２５０ナノメートルである。１０２はアルミを主
材料としたビット線であり、コンタクト部１０８を介し
てＮ型拡散層１０２’と接続されている。ビット線１０
２と制御ゲート１００の間には、保護膜としての機能を
もつ絶縁層１１１がある。なおフローティングゲート１
０９に電荷が注入されていない時のメモリセルのしきい
値は例えば２Ｖとする。

【００３２】本実施例の書き換え方式を図１、図２、図
３及び図４を用いて説明する。図４は図１の情報の書き
込み時における印加電圧を示したものである。まずメモ
リセル１０への情報の書き込みにおいては、ワード線１
００の電圧をＶｗ１とし、例えばＶｗ１＝−８Ｖを印加
する。ビット線１０２の電圧をＶｐｒｇ１とし、例えば
Ｖｐｒｇ１＝６Ｖを印加する。さらにＰ型基板１０５の
電圧をＶｓｕｂとし、例えばＶｓｕｂ＝０Ｖとし、ソー
ス線１０４の電圧をＶａｓとし、ソース線１０４は例え
ば開放しておく。この時の電圧関係は、Ｖｐｒｇ１＞Ｖ
ｓｕｂ≒０Ｖ＞Ｖｗ１である。この時、制御ゲート（ワ
ード線）１００に負電圧が印加されているので、メモリ
セル１０，１１はオフ状態でありチャンネルは形成され
ない。上述した（１）式に上記電圧値を導入し、例えば
カップリングレシオＲｐ＝０．６と設定し、フローティ
ングゲート１０９とドレイン１０２’の間のキャパシタ
ンスＣｄ及びフローティングゲート１０９とソース１０
４’の間のキャパシタンスＣｓの値が、フローティング
ゲート１０９と制御ゲート１００の間のキャパシタンス
Ｃｉｐに比べ十分小さいとすると、フローティイングゲ
ート１０９とドレイン１０２’の電位差は約１０．５Ｖ
となる。この電位差により、ファーラーノードハイムト
ンネル電流が流れ、フローティングゲート１０９からド
レイン１０２’へと電子が引き抜かれる。情報を書き込
むメモリセルは、あらかじめ消去レベルにあり、電子が
引き抜かれる事により、しきい値電圧は低くなる。しき
い値電圧が過剰に低くなりすぎないよう書き込み時間等
を適切にする事により、しきい値を例えば２Ｖにするこ
とが可能である。

【００３３】更に、ワード線１０１の電圧をＶｗ２と
し、例えばＶｗ２＝０Ｖを印加（Ｖｗ２＞Ｖｗ１）し、
ビット線１０３の電圧をＶｐｒｇ２とし、例えばＶｐｒ
ｇ２＝０Ｖを印加すると、メモリセル１１の制御ゲート
とドレイン間は８Ｖの電位差となり、これにより、メモ
リセル１１のフローティングゲートには約７Ｖの電圧が
誘起されるが、この電位差では、ファーラーノードハイ
ムトンネル電流は起こらず、メモリセル１１のしきい値
は変化しない。またメモリセル１２の制御ゲートとドレ
イン間は６Ｖの電位差となり、これにより、メモリセル
１２のフローティングゲートとドレイン間には約５．５
Ｖの電位差が生じるが、この電位差でも無論、ファーラ
ーノードハイムトンネル電流は起こらず、メモリセル１
２のしきい値も変化しない。メモリセル１３において
は、ドレイン−ソース間に電位差がないので、しきい値
の変化はない。

【００３４】次に、本実施例での情報の消去の方式を述
べる。図５に消去時の印加電圧を示す。ワード線１００
の電圧をＶｅｒｓ１とし、例えばＶｅｒｓ１＝１８Ｖを
印加し、ビット線１０２，１０３及びソース線１０４の
電圧をＶｓｅとし、例えばＶｓｅ＝０Ｖを印加する（Ｖ
ｅｒｓ１＞＞Ｖｓｅ）。メモリセル１０の制御ゲート１
００に１８Ｖの高電圧が印加されるので、メモリセル１
０及び１１はオン状態となり、チャンネル１１０（図３
参照のこと）が形成される。このため、ビット線１０
２，１０３及びソース線１０４は同電圧となる。メモリ
セル１０の制御ゲート１００とチャンネル１１０の間に
は１８Ｖの電圧が印加される為、Ｒｐ＝０．６とする
と、メモリセル１０のフローティングゲート１０９に
は、約１１Ｖの電圧が誘起される。これにより、ファー
ラーノードハイムトンネル電流により、チャンネル領域
からフローティングゲート１０９へと電子が注入され、
メモリセル１０のしきい値は高く（例えば６〜８Ｖ）な
る。メモリセル１２及び１３は、ワード線１０１が０Ｖ
であるので、しきい値は変化しない。メモリセル１１
は、メモリセル１０と同様の電圧が印加されるので消去
されてしまう。即ち、本実施例においても選択したメモ
リセルと同一ワード線上にあるメモリセルも消去してし
まう。この点については、従来の技術と同様である。

【００３５】なお、本実施例の説明のために、電圧値を
記してあるが、この電圧値はメモリセルの構造、特に、
酸化膜や層間絶縁膜のキャパシタンス値やカップリング
レシオの値により変更されるべきものである。

【００３６】（本発明の第１の実施例の効果） この様に本発明の第１の実施例によれば、トンネル現象
を用いながらも、分離用トランジスタを必要としないメ
モリアレイが実現でき、従来技術の１に比べて占有面積
の大幅な減少を実現できる。更に本実施例によれば、情
報の書き込みにチャンネルホットエレクトロン注入を利
用しないため、読み出し時にメモリセルのドレインに印
加する電圧を、従来技術の２に比べて高くすることがで
き（例えば従来技術の２では、１Ｖに対し、本実施例で
は２Ｖ以上）、読み出し時のメモリセルのオン電流を大
きくとれる。この結果、読み出し時の読み出し速度が高
速になるという効果がある。さらに、本実施例によれ
ば、書き換えにファーラーノードハイムトンネル電流を
利用しているが故に、単一電源電圧での低電圧化が容易
に実現できるという利点がある。さらに、情報の消去は
メモリセルのしきい値電圧を高くする動作となり、消去
時における過剰消去の問題がない。従来技術の２におい
ては、メモリアレイ全部を一括消去する際の、メモリセ
ルのプロセスばらつきによる過剰消去が問題となり、こ
れを防止する為、消去作業を時分割し消去作業の途中で
ベリファイ動作を行なう必要があるという不便さがあ
り、結果として消去時間が長くなっていた（例えば１メ
ガビットの集積度では約９００ミリ秒必要）。本実施例
によれば、一括消去の場合でも、２０ミリ秒以内での動
作が可能となる。

【００３７】（本発明の第２の実施例） 本発明の第２の実施例の書き換え方式を以下に述べる。
第２の実施例は、情報の書き込みにおいては第１の実施
例と同じ動作であるが、消去が異なる。図６に、第２の
実施例での消去時の印加電圧を示す。図６において用い
た符号は、全て図１におけるものと同じものを指す。本
発明の第２の実施例においては、ワード線１００の電圧
をＶｅｒｓ１とし例えばＶｅｒｓ１＝８Ｖを印加し、ビ
ット線１０２，１０３，ソース線１０４の電圧をＶｓｅ
とし例えばＶｓｅ＝−１０Ｖを印加（Ｖｅｒｓ＞０Ｖ＞
Ｖｓｅ）する。メモリセル１０の制御ゲート１００に８
Ｖが印加されるので、メモリセル１０及び１１はオン状
態となり、チャンネルが形成される。この時、メモリセ
ル１０及び１１の基板部はＶｓｅと同じ電圧にしてあ
る。メモリセル１０の制御ゲート１００とチャンネル１
１０の間の電位差は１８Ｖ存在するので、第１の実施例
と同様に、チャンネル領域からフローティングゲート１
０９にファーラーノードハイムトンネル電流により、電
子が注入され、メモリセル１０及び１１のしきい値が高
くなる。またワード線１０１の電圧をＶｅｒｓ２とし、
例えばＶｅｒｓ２＝０Ｖを印加すると、メモリセル１２
及び１３の制御ゲートとドレイン／ソース／基板間には
８Ｖの電位差が存在する。これにより、フローティング
ゲートとドレイン／ソース／基板間には約６Ｖの電位差
が誘起されるが、この電位差ではファーラーノードハイ
ムトンネル電流は生じないので、メモリセル１２及び１
３のしきい値は変化しない。

【００３８】（本発明の第２の実施例による効果） 第２の実施例による効果は、第１の実施例による効果に
加えて、情報の書き込み及び消去に使用する高電圧（特
にＶｅｒｓ１）が比較的低く設定できる為、高電圧を制
御するメモリセルの周辺回路におけるトランジスタ耐圧
を低く設計できるという利点がある。特に高電圧が印加
される素子分離部（フィールド）の幅を第１の実施例に
比べて狭くできるので、より占有面積が小さいＥＥＰＲ
ＯＭの実現が可能になる。

【００３９】（本発明の第３の実施例） 本発明の第３の実施例の書き換え方式を以下に述べる。
第３の実施例は、情報の書き込みにおいては第１の実施
例と同じ動作であるが、消去が異なっている。図７に第
３の実施例での消去時の印加電圧を示す。図７における
符号及び結線は全て、図１と同じである。メモリセル１
０の消去においては、ワード線１００の電圧をＶｅｒｓ
１とし例えばＶｅｒｓ１＝１２Ｖを印加し、ソース線１
０４の電圧をＶｓｅ１とし、例えばＶｓｅ１＝５Ｖを印
加し、ビット線１０２の電圧をＶｓｅ２とし例えばＶｓ
ｅ２＝０Ｖを印加する。この場合Ｖｅｒｓ１＞Ｖｓｅ１
＞Ｖｓｅ２≧０Ｖの電圧関係がある。メモリセル１０の
制御ゲート１００に１２Ｖ、ソースに５Ｖ、ドレインに
０Ｖを印加するので、ソース近傍でホットエレクトロン
が生じ、ＣＨＥ注入が起き、メモリセル１０のしきい値
は高くなる。この時ワード線１０１の電圧をＶｅｒｓ２
とし、例えばＶｅｒｓ２＝０Ｖを印加すると（Ｖｅｒｓ
１＞Ｖｅｒｓ２）、メモリセル１２の制御ゲートは０
Ｖ、ドレインは０Ｖ、ソースは５Ｖとなり、メモリセル
１２はオフ状態のままであり、そのしきい値は変化しな
い。更に、ビット線１０３の電圧をＶｓｅ３とし例えば
Ｖｓｅ３＝５Ｖを印加すると（Ｖｓｅ３≒Ｖｓｅ１＞Ｖ
ｓｅ２）、メモリセル１１の制御ゲートは１２Ｖ、ドレ
インは５Ｖ、ソースは５Ｖとなる。制御ゲート電圧が１
２Ｖであるので、メモリセル１１はオン状態となりチャ
ンネルが形成されるが、ドレイン−ソース間に電位差が
ないためチャンネル電流が流れず、ＣＨＥ注入が起きな
い。ファーラーノードハイムトンネル電流も電位差が小
さいため起きないので、メモリセル１１のしきい値は変
化しない。また、メモリセル１３の制御ゲートには０
Ｖ、ドレインに５Ｖ、ソースに５Ｖが印加されるが、オ
フ状態であり、電位差も小さいので、メモリセル１３の
しきい値も変化しない。

【００４０】（本発明第３の実施例の効果） 本発明の第３の実施例によれば、従来技術の１で必要と
した分離用トランジスタを必要としないメモリアレイが
実現できる。さらに、書き込みにドレインでのファーラ
ノードハイムトンネリング、消去にソース方向からのＣ
ＨＥ注入を用いることにより、従来技術の２に対し以下
の点で利点を有している。一つは、従来技術において
は、消去時はバイト単位（あるいはワード単位、あるい
はセクタ単位）でしか選択消去できなかったのに対し、
本発明の第３の実施例においてはビット単位での消去を
可能にしている。しかも、従来技術においては、バイト
単位（あるいはワード単位、あるいはセクタ単位）で消
去を行なうためには、バイト（あるいはワード、あるい
はセクタ）選択用のトランジスタをメモリセルとは別に
用意する必要があったり、あるいはソース線をバイト単
位（ワード、セクタ）に分離する必要があったのに対
し、本実施例は、それら余分なトランジスタなしで、ビ
ット単位での消去を実現できる。これにより、従来技術
に対し必要でないメモリセルを書き換える事がなくな
り、またメモリアレイの占有面積も小さくできるという
利点がある。

【００４１】さらに、メモリセルの情報の読み出し時に
おいては、従来技術は選択したメモリセルのドレインに
一定の電圧を印加し、ソースを接地して読み出す訳であ
るが、本実施例によれば、ソース方向からＣＨＥ注入を
行なえることにより、ドレイン電圧による誤消去（従来
技術２では誤書き込み）のおそれが少なくなり、読み出
し時のドレイン電圧を従来技術２に対し高く設定でき、
ひいては読み出し速度をより向上できるという利点があ
る。また読み出し時のドレイン電圧と消去時のソース電
圧は独立しているため、ＣＨＥ注入の低電圧化が従来技
術に比べ、容易であるという利点もある。

【００４２】本発明の実施例の応用として、第１の実施
例と第３の実施例、あるいは第２の実施例と第３の実施
例の両方を具備する書き換え方式がある。この場合、ビ
ット単位での消去は、第３の実施例の方式を用い、セク
タ単位あるいはもっと大きなメモリアレイ単位（ブロッ
クないしＥＥＰＲＯＭチップ全部のメモリセル）での消
去には、第２の実施例の方式を用いることができる。複
数バイト（数百バイトから数メガバイト）を同時に消去
したいという用途においては、第３の実施例の方式で
は、消去に要する消費電流の節約から、多少の時間を要
する（例えば１２８キロバイトでは、約１．３秒）のに
対し、第２の実施例の方式も併用することにより、約２
０ミリ秒で行なえるという利点がある。

【００４３】以上、本発明による代表的な実施例をいく
つか説明したが、本発明の主旨を損なわず、多少の応用
ないし改善でもって実施することは十分可能である。

【００４４】

【発明の効果】以上詳述した本発明によれば、単一電源
電圧での情報の書き換え及び読み出しが可能になり、か
つ低電源電圧化が容易な不揮発性半導体メモリセルの書
き換え方式を提供することができると共に、書き込み時
に選択的に書き込むことにより、分離用トランジスタを
必要としない、最小トランジスタ構成でのメモリセルを
用いることが可能となり、したがって集積度の向上を図
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例であり、メモリセルとそ
の電気的結線を示す図である。

【図２】図１に示す第１の実施例のメモリセルの平面図
である。

【図３】図１に示す第１の実施例のメモリセルの断面図
である。

【図４】図１に示す第１の実施例の書き込み時における
印加電圧を説明するための図である。

【図５】図１に示す第１の実施例の消去時における印加
電圧を説明するための図である。

【図６】本発明の第２の実施例の消去時における印加電
圧を説明するための図である。

【図７】本発明の第３の実施例の消去時における印加電
圧を説明するための図である。

【図８】従来例のメモリセルとその電気的結線を示す図
である。

【図９】図８のメモリセルの断面図である。

【図１０】図８のメモリセルの電気的等価回路図であ
る。

【図１１】他の従来例のメモリセルとその電気的結線を
示す図である。

【図１２】図１１のメモリセルの断面図である。

【符号の説明】

１０，１１，１２，１３ ＥＥＰＲＯＭメモリセル １００，１０１ ワード線 １０２，１０３ ビット線 １０４ ソース線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数の不揮発性半導体メモリセルをマト
   リクス状に配置し、これら半導体メモリセルの情報を電
   気的に書き換える不揮発性半導体メモリセルの書き換え
   方式において、 各メモリセルは、少なくともドレイン、ソース、チャン
   ネル、制御ゲート及び電荷注入層を備えており、 情報を書き込む際には、第１のメモリセルの制御ゲート
   に接地電圧より低い第１の電圧を印加し、ドレインに接
   地電圧より高い第２の電圧を印加することにより、前記
   第１のメモリセルを書き込み状態とし、 この第１のメモリセルの制御ゲートと電気的に接続され
   ている制御ゲートを有する第２のメモリセルのドレイン
   に、前記第２の電圧より低い第３の電圧を印加するとと
   もに、前記第１のメモリセルのドレインと電気的に接続
   されているドレインを有する第３のメモリセルの制御ゲ
   ートには前記第１の電圧よりも高い第４の電圧を印加し
   て前記第２及び第３のメモリセルを非書き込み状態と
   し、 情報を消去する際には、前記第１のメモリセルの制御ゲ
   ートに第５の電圧を印加し、ドレイン、ソースに第５の
   電圧より低い第６の電圧を印加し、前記第５の電圧と前
   記第６の電圧の差によって、前記第１のメモリセルの電
   荷注入層にチャンネルからトンネル現象により負電荷を
   注入することにより該第１のメモリセルを消去状態にす
   ることを特徴とする不揮発性半導体メモリセルの書き換
   え方式。
2. 【請求項２】 前記第６の電圧は接地電圧より低い電圧
   であることを特徴とする請求項１記載の不揮発性半導体
   メモリセルの書き換え方式。
3. 【請求項３】 前記第１の電圧は−４Ｖから−１５Ｖで
   あり、前記第２の電圧は前記チャンネル上の絶縁膜に印
   加される電界が１０ＭｅＶ／ｃｍ以上の電圧であり、前
   記第３の電圧は前記第２の電圧より少なくとも２Ｖ低
   く、前記第４の電圧は３Ｖより低い電圧であることを特
   徴とする請求項１記載の不揮発性半導体メモリセルの書
   き換え方式。
4. 【請求項４】 前記第５の電圧は７Ｖから１８Ｖであ
   り、前記第６の電圧は２Ｖから９Ｖであることを特徴と
   する請求項１記載の不揮発性半導体メモリセルの書き換
   え方式。
5. 【請求項５】 前記第６の電圧は−４Ｖから−２２Ｖで
   あることを特徴とする請求項１記載の不揮発性半導体メ
   モリセルの書き換え方式。