JP3104978B2 - 不揮発性半導体記憶装置の制御方法 - Google Patents
不揮発性半導体記憶装置の制御方法Info
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- JP3104978B2 JP3104978B2 JP18400990A JP18400990A JP3104978B2 JP 3104978 B2 JP3104978 B2 JP 3104978B2 JP 18400990 A JP18400990 A JP 18400990A JP 18400990 A JP18400990 A JP 18400990A JP 3104978 B2 JP3104978 B2 JP 3104978B2
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- Japan
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- memory cells
- memory cell
- control gate
- type well
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有し、ホットエ
レクトロン注入とトンネル電流による放出を利用して電
気的書込みと消去を可能としたメモリセルを用いた不揮
発性半導体記憶装置（EEPROM）の制御方法に関する。
レクトロン注入とトンネル電流による放出を利用して電
気的書込みと消去を可能としたメモリセルを用いた不揮
発性半導体記憶装置（EEPROM）の制御方法に関する。
（従来の技術） EEPROMの分野で、浮遊ゲートを持つMOSFET構造のメモ
リセルを用いた一括消去型（フラッシュ型）EEPROMが広
く知られている。そのメモリセルアレイは、互いに交差
する行線と列線の各交差位置にメモリセルを配置して構
成される。書込みは、選択されたメモリセルの制御ゲー
トおよびドレインに正電位を印加してこれをオン状態と
し、チャネル電流を流してドレイン近傍でホットエレク
トロンを生成し、これを浮遊ゲートに注入することによ
り行われる。これにより、メモリセルはしきい値が正方
向に移動して“1"状態となる。一括消去は、全メモリセ
ルの制御ゲートを0Vに保ち、共通ソースに高電位を印加
して、浮遊ゲート中の電子をトンネル電流によりソース
拡散層に放出させることにより行われる。これにより、
メモリセルはしきい値が負方向に移動した“0"状態とな
る。
リセルを用いた一括消去型（フラッシュ型）EEPROMが広
く知られている。そのメモリセルアレイは、互いに交差
する行線と列線の各交差位置にメモリセルを配置して構
成される。書込みは、選択されたメモリセルの制御ゲー
トおよびドレインに正電位を印加してこれをオン状態と
し、チャネル電流を流してドレイン近傍でホットエレク
トロンを生成し、これを浮遊ゲートに注入することによ
り行われる。これにより、メモリセルはしきい値が正方
向に移動して“1"状態となる。一括消去は、全メモリセ
ルの制御ゲートを0Vに保ち、共通ソースに高電位を印加
して、浮遊ゲート中の電子をトンネル電流によりソース
拡散層に放出させることにより行われる。これにより、
メモリセルはしきい値が負方向に移動した“0"状態とな
る。
この様なホットエレクトロン注入／トンネル放出を利
用したEEPROMでは、消去時にソース拡散層に高電位が印
加されるため、浮遊ゲートとソース拡散層の重なる領域
の基板表面でバンド間トンネリングによる電流が流れ
る。これは、微細MOSFETにおいてドレインリーク電流の
原因として最近注目されているもの、すなわちゲート・
ドレイン間に高電圧が印加されたとき、ゲート電極と重
なるドレイン拡散層表面で生じる表面ブレークダウンと
同じである。このトンネリング現象により電子電流とホ
ール電流が生成されるが、そのうちホールはｐ型ウェル
内に入って加速されてホットになり、その一部がトンネ
ル絶縁膜中に注入されトラップされる。これは、電子か
ら見てトンネル絶縁膜のバリア高さが低くなることを意
味し、したがってメモリセルのデータ保持特性を劣化さ
せる原因となる。
用したEEPROMでは、消去時にソース拡散層に高電位が印
加されるため、浮遊ゲートとソース拡散層の重なる領域
の基板表面でバンド間トンネリングによる電流が流れ
る。これは、微細MOSFETにおいてドレインリーク電流の
原因として最近注目されているもの、すなわちゲート・
ドレイン間に高電圧が印加されたとき、ゲート電極と重
なるドレイン拡散層表面で生じる表面ブレークダウンと
同じである。このトンネリング現象により電子電流とホ
ール電流が生成されるが、そのうちホールはｐ型ウェル
内に入って加速されてホットになり、その一部がトンネ
ル絶縁膜中に注入されトラップされる。これは、電子か
ら見てトンネル絶縁膜のバリア高さが低くなることを意
味し、したがってメモリセルのデータ保持特性を劣化さ
せる原因となる。
（発明が解決しようとする課題） 以上のように従来のホットエレクトロン注入／トンネ
ル放出を利用したEEPROMでは、消去時に浮遊ゲートに無
用なホール注入が生じ、これがデータ保持特性を劣化さ
せるという問題があった。
ル放出を利用したEEPROMでは、消去時に浮遊ゲートに無
用なホール注入が生じ、これがデータ保持特性を劣化さ
せるという問題があった。
本発明は、この様なデータ保持特性の劣化を防止し
た、ホットエレクトロン注入／トンネル放出を利用した
EEPROMの制御方法を提供することを目的とする。
た、ホットエレクトロン注入／トンネル放出を利用した
EEPROMの制御方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係る不揮発性半導体記憶装置の制御方法は、
第１導電型の半導体基板に形成された第２導電型ウェル
に複数のメモリセルが配列形成された不揮発性半導体記
憶装置であって、前記メモリセルは、前記第２導電型ウ
ェル内に形成された第１導電型のソースおよびドレイン
拡散層、これらソース、ドレイン拡散層に挟まれた領域
にトンネル絶縁膜を介して形成された浮遊ゲート、およ
びこの浮遊ゲート上に層間絶縁膜を介して形成された制
御ゲートを有するとともに、前記ソース拡散層が共通ソ
ース線に接続され、選択されたメモリセルをオン状態と
してドレイン拡散層近傍でホットキャリアを生成し、そ
のホットキャリアを浮遊ゲートに注入する書き込みモー
ドと、所定範囲の複数のメモリセルの制御ゲートを0Vと
し前記第２導電型ウェルに高電位を与えて、その範囲の
メモリセルの浮遊ゲートのキャリアを前記第２導電型ウ
ェルにトンネル電流により放出させ、メモリセルの閾値
電圧を0V以上で書き込み時の閾値電圧より低い電圧とす
る消去モードとを有している。
第１導電型の半導体基板に形成された第２導電型ウェル
に複数のメモリセルが配列形成された不揮発性半導体記
憶装置であって、前記メモリセルは、前記第２導電型ウ
ェル内に形成された第１導電型のソースおよびドレイン
拡散層、これらソース、ドレイン拡散層に挟まれた領域
にトンネル絶縁膜を介して形成された浮遊ゲート、およ
びこの浮遊ゲート上に層間絶縁膜を介して形成された制
御ゲートを有するとともに、前記ソース拡散層が共通ソ
ース線に接続され、選択されたメモリセルをオン状態と
してドレイン拡散層近傍でホットキャリアを生成し、そ
のホットキャリアを浮遊ゲートに注入する書き込みモー
ドと、所定範囲の複数のメモリセルの制御ゲートを0Vと
し前記第２導電型ウェルに高電位を与えて、その範囲の
メモリセルの浮遊ゲートのキャリアを前記第２導電型ウ
ェルにトンネル電流により放出させ、メモリセルの閾値
電圧を0V以上で書き込み時の閾値電圧より低い電圧とす
る消去モードとを有している。
さらに、本発明に係る不揮発性半導体記憶装置の制御
方法は、半導体基板に複数のメモリセルが配列形成され
た不揮発性半導体記憶装置であって、前記メモリセル
は、ソースおよびドレイン拡散層、これらソース、ドレ
イン拡散層に挟まれたチャネル領域にトンネル絶縁膜を
介して形成された電荷蓄積層、およびこの電荷蓄積層上
に層間絶縁膜を介して形成された制御ゲートを有し、選
択されたメモリセルをオン状態としてホットキャリアを
生成させ、そのホットキャリアを電荷蓄積層に注入する
第１のモードと、所定範囲の複数のメモリセルについて
前記制御ゲートと前記チャネル領域の間に高電位を与え
て、その範囲のメモリセルの電荷蓄積層のキャリアを前
記チャネル領域にトンネル電流により放出させる第２の
モードとを有している。
方法は、半導体基板に複数のメモリセルが配列形成され
た不揮発性半導体記憶装置であって、前記メモリセル
は、ソースおよびドレイン拡散層、これらソース、ドレ
イン拡散層に挟まれたチャネル領域にトンネル絶縁膜を
介して形成された電荷蓄積層、およびこの電荷蓄積層上
に層間絶縁膜を介して形成された制御ゲートを有し、選
択されたメモリセルをオン状態としてホットキャリアを
生成させ、そのホットキャリアを電荷蓄積層に注入する
第１のモードと、所定範囲の複数のメモリセルについて
前記制御ゲートと前記チャネル領域の間に高電位を与え
て、その範囲のメモリセルの電荷蓄積層のキャリアを前
記チャネル領域にトンネル電流により放出させる第２の
モードとを有している。
（作用） 本発明によれば、第２モードとしての消去時、電荷蓄
積層としての浮遊ゲートとウェルのチャネル領域との間
でトンネリングにより、浮遊ゲートのキャリアが放出さ
れる。したがって、従来のように、浮遊ゲートとソース
拡散層間でのトンネリングを利用した場合と異なり、基
板内でバンド間トンネリング現象が生じることはなく、
浮遊ゲートに無用なキャリアが注入されることがない。
このため、信頼性の高いフラッシュ型EEPROMを得ること
ができる。
積層としての浮遊ゲートとウェルのチャネル領域との間
でトンネリングにより、浮遊ゲートのキャリアが放出さ
れる。したがって、従来のように、浮遊ゲートとソース
拡散層間でのトンネリングを利用した場合と異なり、基
板内でバンド間トンネリング現象が生じることはなく、
浮遊ゲートに無用なキャリアが注入されることがない。
このため、信頼性の高いフラッシュ型EEPROMを得ること
ができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のフラッシュ型EEPROMのドレインを
共通にした２個のメモリセルM1,M2の部分を示す平面図
である。第２図（ａ），（ｂ）はそれぞれ第１図のＡ−
Ａ′,B−Ｂ′断面図である。ｎ型シリコン基板１のメモ
リセルアレイ領域には周辺回路とは別にｐ型ウェル２が
形成され、このｐ型ウェル２の素子分離絶縁膜３で囲ま
れた領域にメモリセルが形成されている。すなわちメモ
リセルM1,M2は、ｐ型ウェル２上（チャネル領域上）に
トンネル酸化膜４を介して第１層多結晶シリコン膜によ
る電荷蓄積層となる浮遊ゲート５（51,52）が形成さ
れ、この上に層間絶縁膜６を介して第２層多結晶シリコ
ン膜による制御ゲート７（71,72）が積層形成されて構
成されている。例えば、トンネル酸化膜４は50〜200Å
の熱酸化膜であり、層間絶縁膜６は140〜400Åの熱酸化
膜である。浮遊ゲート５は各メモリセル毎に分離形成さ
れる。制御ゲート７は、第１図の横方向に連続して複数
のメモリセルに共通の制御ゲート線CG（CG1,CG2）とな
る。これら制御ゲート７および浮遊ゲート５に自己整合
されてソース，ドレインとなるｎ型拡散層８（81,82,8
3,…）が形成されている。こうしてメモリセルが形成さ
れた基板上はCVD酸化膜９で覆われ、これにコンタクト
孔が開けられてビット線10が配設されている。図では、
二つのメモリセルの共通ドレインであるｎ型拡散層83に
対してビット線10が接続されている部分を示している。
ソースであるｎ型拡散層81,82はそれぞれ、ビット線方
向および制御ゲート線方向に隣接する図示しないメモリ
セルと共通のソース線SS（SS1,SS2,…）として形成され
ている。
共通にした２個のメモリセルM1,M2の部分を示す平面図
である。第２図（ａ），（ｂ）はそれぞれ第１図のＡ−
Ａ′,B−Ｂ′断面図である。ｎ型シリコン基板１のメモ
リセルアレイ領域には周辺回路とは別にｐ型ウェル２が
形成され、このｐ型ウェル２の素子分離絶縁膜３で囲ま
れた領域にメモリセルが形成されている。すなわちメモ
リセルM1,M2は、ｐ型ウェル２上（チャネル領域上）に
トンネル酸化膜４を介して第１層多結晶シリコン膜によ
る電荷蓄積層となる浮遊ゲート５（51,52）が形成さ
れ、この上に層間絶縁膜６を介して第２層多結晶シリコ
ン膜による制御ゲート７（71,72）が積層形成されて構
成されている。例えば、トンネル酸化膜４は50〜200Å
の熱酸化膜であり、層間絶縁膜６は140〜400Åの熱酸化
膜である。浮遊ゲート５は各メモリセル毎に分離形成さ
れる。制御ゲート７は、第１図の横方向に連続して複数
のメモリセルに共通の制御ゲート線CG（CG1,CG2）とな
る。これら制御ゲート７および浮遊ゲート５に自己整合
されてソース，ドレインとなるｎ型拡散層８（81,82,8
3,…）が形成されている。こうしてメモリセルが形成さ
れた基板上はCVD酸化膜９で覆われ、これにコンタクト
孔が開けられてビット線10が配設されている。図では、
二つのメモリセルの共通ドレインであるｎ型拡散層83に
対してビット線10が接続されている部分を示している。
ソースであるｎ型拡散層81,82はそれぞれ、ビット線方
向および制御ゲート線方向に隣接する図示しないメモリ
セルと共通のソース線SS（SS1,SS2,…）として形成され
ている。
第３図は、以上の二つのメモリセルM1,M2部分の等価
回路である。この等価回路を参照しながら次に、この実
施例のEEPROMの動作を説明する。
回路である。この等価回路を参照しながら次に、この実
施例のEEPROMの動作を説明する。
まず、メモリセルM1へのデータ書き込みは、選択され
た制御ゲート線CG1に正の“H"レベル電位（例えば12.5
V）、選択されたビット線BLに正の“H"レベル電位（例
えば8.5V）を印加し、残りの端子すなわち共通ソース線
SS,p型ウェルPWELL（チャネル領域を含む），非選択の
制御ゲート線CG2および非選択のビット線をすべて0Vと
する。これにより、選択メモリセルM1ではチャネル電流
が流れ、ドレイン近傍で生成されたホットエレクトロン
がトンネル絶縁膜を介して浮遊ゲートに注入される。こ
の結果、しきい値は正方向に移動して例えば、３〜9Vと
なり、“1"書き込みがなされる。非選択のメモリセルM2
ではチャネル電流が流れず、書き込みは行われない。
た制御ゲート線CG1に正の“H"レベル電位（例えば12.5
V）、選択されたビット線BLに正の“H"レベル電位（例
えば8.5V）を印加し、残りの端子すなわち共通ソース線
SS,p型ウェルPWELL（チャネル領域を含む），非選択の
制御ゲート線CG2および非選択のビット線をすべて0Vと
する。これにより、選択メモリセルM1ではチャネル電流
が流れ、ドレイン近傍で生成されたホットエレクトロン
がトンネル絶縁膜を介して浮遊ゲートに注入される。こ
の結果、しきい値は正方向に移動して例えば、３〜9Vと
なり、“1"書き込みがなされる。非選択のメモリセルM2
ではチャネル電流が流れず、書き込みは行われない。
次にデータの一括消去は、すべての制御ゲート線CGを
0Vとし、基板，チャネル領域を含むｐ型ウェルPWELLお
よびビット線BLに十分高く昇圧された正の“H"レベル電
位（例えば18V）を印加する。これにより、すべてのメ
モリセルで浮遊ゲートからｐ型ウェル（チャネル領域）
にトンネル効果により電子が放出される。この結果しき
い値は負方向に移動して、例えばしきい値が０〜3Vの
“0"状態になる。
0Vとし、基板，チャネル領域を含むｐ型ウェルPWELLお
よびビット線BLに十分高く昇圧された正の“H"レベル電
位（例えば18V）を印加する。これにより、すべてのメ
モリセルで浮遊ゲートからｐ型ウェル（チャネル領域）
にトンネル効果により電子が放出される。この結果しき
い値は負方向に移動して、例えばしきい値が０〜3Vの
“0"状態になる。
メモリセルM1のデータ読出しは、基板,p型ウェルP
WELLおよび共通ソース線SSを0Vとし、選択された制御ゲ
ート線CG1に例えば2.5Vを与え、選択されたビット線BL
に例えば１〜5Vを与える。非選択の制御ゲート線CG2は0
Vとする。このときビット線BLに電流が流れるか否かに
より、“0",“1"の判定が行われる。
WELLおよび共通ソース線SSを0Vとし、選択された制御ゲ
ート線CG1に例えば2.5Vを与え、選択されたビット線BL
に例えば１〜5Vを与える。非選択の制御ゲート線CG2は0
Vとする。このときビット線BLに電流が流れるか否かに
より、“0",“1"の判定が行われる。
以上の各動作モードでの電位関係を、第４図にまとめ
て示した。第４図には、従来の一括消去方式での電位関
係を比較のために示している。
て示した。第４図には、従来の一括消去方式での電位関
係を比較のために示している。
この実施例において、一括消去時、基板とメモリセル
アレイを囲むｐ型ウェル（チャネル領域を含む）に“H"
レベル電位を与えるが、このとき流れる電流は、各メモ
リセルの浮遊ゲートとｐ型ウェル（チャネル領域）間の
トンネル電流と、周辺回路を囲むｐ型ウェルと基板間の
リーク電流であり、高々10μＡ以下である。したがって
消去に用いられる“H"レベル電位は、チップ外部から与
えられる電源電位5Vから、内部昇圧回路により昇圧して
得られるものを用いることができる。
アレイを囲むｐ型ウェル（チャネル領域を含む）に“H"
レベル電位を与えるが、このとき流れる電流は、各メモ
リセルの浮遊ゲートとｐ型ウェル（チャネル領域）間の
トンネル電流と、周辺回路を囲むｐ型ウェルと基板間の
リーク電流であり、高々10μＡ以下である。したがって
消去に用いられる“H"レベル電位は、チップ外部から与
えられる電源電位5Vから、内部昇圧回路により昇圧して
得られるものを用いることができる。
そしてこの実施例においては、一括消去時はもちろん
書き込み時にも、ソース或いはドレイン拡散層表面部で
表面ブレークダウンを生じることはなく、したがってEE
PROMとしてのデータ保持特性が向上する。
書き込み時にも、ソース或いはドレイン拡散層表面部で
表面ブレークダウンを生じることはなく、したがってEE
PROMとしてのデータ保持特性が向上する。
なお本発明において、一括消去は、メモリセルアレイ
の全てのメモリセルについて行うことができるが、ブロ
ック消去も可能である。すなわちメモリセルアレイのう
ち消去したい範囲について、制御ゲートを0Vとし、消去
しなくない範囲では制御ゲートにｐ型ウェル（チャネル
領域を含む）と同じ“H"レベル電位を与えれば、その範
囲では元のデータを保持することができる。
の全てのメモリセルについて行うことができるが、ブロ
ック消去も可能である。すなわちメモリセルアレイのう
ち消去したい範囲について、制御ゲートを0Vとし、消去
しなくない範囲では制御ゲートにｐ型ウェル（チャネル
領域を含む）と同じ“H"レベル電位を与えれば、その範
囲では元のデータを保持することができる。
また実施例では、NOR型のEEPROMを説明したが、本発
明はNAND型のEEPROMにも同様に適用することが可能であ
る。
明はNAND型のEEPROMにも同様に適用することが可能であ
る。
［発明の効果］ 以上述べたように本発明によれば、ホットエレクトロ
ン注入による書き込みモードとトンネル放出による消去
モードを有し、消去モードでは浮遊ゲート（電荷蓄積
層）とウェル（チャネル領域）間のトンネリングを利用
することによって信頼性向上を図ったEEPROMの制御方法
を提供することができる。
ン注入による書き込みモードとトンネル放出による消去
モードを有し、消去モードでは浮遊ゲート（電荷蓄積
層）とウェル（チャネル領域）間のトンネリングを利用
することによって信頼性向上を図ったEEPROMの制御方法
を提供することができる。
第１図は本発明の一実施例のEEPTOMのメモリセルアレイ
を示す平面図、 第２図（ａ）（ｂ）は第１図のＡ−Ａ′,B−Ｂ′断面
図、 第３図は同じく等価回路図、 第４図は各動作モードの電位関係を示す図である。 １……ｎ型シリコン基板、２……ｐ型ウェル、３……素
子分離絶縁膜、４……トンネル酸化膜、５……浮遊ゲー
ト、６……層間絶縁膜、７……制御ゲート、８……ｎ型
拡散層、９……CVD酸化膜、10……ビット線。
を示す平面図、 第２図（ａ）（ｂ）は第１図のＡ−Ａ′,B−Ｂ′断面
図、 第３図は同じく等価回路図、 第４図は各動作モードの電位関係を示す図である。 １……ｎ型シリコン基板、２……ｐ型ウェル、３……素
子分離絶縁膜、４……トンネル酸化膜、５……浮遊ゲー
ト、６……層間絶縁膜、７……制御ゲート、８……ｎ型
拡散層、９……CVD酸化膜、10……ビット線。
フロントページの続き (56)参考文献 特開 平３−295097（ＪＰ，Ａ) 特開 平２−111075（ＪＰ，Ａ) 特開 平２−110978（ＪＰ，Ａ) 特開 平２−1986（ＪＰ，Ａ) 特開 昭64−81272（ＪＰ，Ａ) 特開 昭63−25981（ＪＰ，Ａ) 特開 昭57−15470（ＪＰ，Ａ) 特開 昭62−183161（ＪＰ，Ａ) 特開 昭61−127179（ＪＰ，Ａ) 特開 昭55−120171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】第１導電型の半導体基板に形成された第２
導電型ウェルに複数のメモリセルが配列形成された不揮
発性半導体記憶装置であって、 前記メモリセルは、前記第２導電型ウェル内に形成され
た第１導電型のソースおよびドレイン拡散層、これらソ
ース、ドレイン拡散層に挟まれた領域にトンネル絶縁膜
を介して形成された浮遊ゲート、およびこの浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートを有する
とともに、前記ソース拡散層が共通ソース線に接続さ
れ、 選択されたメモリセルをオン状態としてドレイン拡散層
近傍でホットキャリアを生成し、そのホットキャリアを
浮遊ゲートに注入する書き込みモードと、 所定範囲の複数のメモリセルの制御ゲートを0Vとし前記
第２導電型ウェルに高電位を与えて、その範囲のメモリ
セルの浮遊ゲートのキャリアを前記第２導電型ウェルに
トンネル電流により放出させ、メモリセルの閾値電圧を
0V以上で書き込み時の閾値電圧より低い電圧とする消去
モードと を有することを特徴とする不揮発性半導体記憶装置の制
御方法。 - 【請求項２】前記消去モードにおいて、消去したくない
範囲のメモリセルの制御ゲートに前記第２導電型ウェル
に与える電位と同じ極性の制御電位を与えることを特徴
とする請求項１記載の不揮発性半導体記憶装置の制御方
法。 - 【請求項３】半導体基板に複数のメモリセルが配列形成
された不揮発性半導体記憶装置であって、 前記メモリセルは、ソースおよびドレイン拡散層、これ
らソース、ドレイン拡散層に挟まれたチャネル領域にト
ンネル絶縁膜を介して形成された電荷蓄積層、およびこ
の電荷蓄積層上に層間絶縁膜を介して形成された制御ゲ
ートを有し、 選択されたメモリセルをオン状態としてホットキャリア
を生成させ、そのホットキャリアを電荷蓄積層に注入す
る第１のモードと、 所定範囲の複数のメモリセルについて前記制御ゲートと
前記チャネル領域の間に高電位を与えて、その範囲のメ
モリセルの電荷蓄積層のキャリアを前記チャネル領域に
トンネル電流により放出させる第２のモードと を有することを特徴とする不揮発性半導体記憶装置の制
御方法。 - 【請求項４】前記第２のモードは消去モードであり、消
去モードの際、消去したくない範囲のメモリセルの制御
ゲートにチャネル領域側に与えられる電位と同じ極性の
制御電位を与えることを特徴とする請求項３記載の不揮
発性半導体記憶装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400990A JP3104978B2 (ja) | 1990-07-13 | 1990-07-13 | 不揮発性半導体記憶装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400990A JP3104978B2 (ja) | 1990-07-13 | 1990-07-13 | 不揮発性半導体記憶装置の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472671A JPH0472671A (ja) | 1992-03-06 |
| JP3104978B2 true JP3104978B2 (ja) | 2000-10-30 |
Family
ID=16145733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18400990A Expired - Lifetime JP3104978B2 (ja) | 1990-07-13 | 1990-07-13 | 不揮発性半導体記憶装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104978B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3573691B2 (ja) * | 2000-07-03 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1990
- 1990-07-13 JP JP18400990A patent/JP3104978B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472671A (ja) | 1992-03-06 |
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