JP3273582B2 - 記憶装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に係り、特に半
導体を用いた記憶装置に関するものである。
導体を用いた記憶装置に関するものである。
【０００２】
【従来の技術】近年、情報映像産業の発展とともに、そ
の情報を記憶する媒体、装置の開発が精力的に行われて
いる。なかでも半導体を利用した、ＤＲＡＭ、ＳＲＡＭ
等の記憶装置は、小型、軽量、低パワーで大きな記憶容
量をもち、かつ高精度な記憶読出しを高速でできる点
で、多方面の機器に使用されている。
の情報を記憶する媒体、装置の開発が精力的に行われて
いる。なかでも半導体を利用した、ＤＲＡＭ、ＳＲＡＭ
等の記憶装置は、小型、軽量、低パワーで大きな記憶容
量をもち、かつ高精度な記憶読出しを高速でできる点
で、多方面の機器に使用されている。
【０００３】また近年、フラッシュメモリの愛称で呼ば
れる、プログラム可能、かつ情報が保持可能な記憶装置
が注目されている。この記憶装置は、集積度の点におい
て、上記ＤＲＡＭよりも、向上することが指摘されてい
る。
れる、プログラム可能、かつ情報が保持可能な記憶装置
が注目されている。この記憶装置は、集積度の点におい
て、上記ＤＲＡＭよりも、向上することが指摘されてい
る。
【０００４】一方、フラッシュメモリとは異なり、一度
だけ書き込みが可能なＯＴ−ＰＲＯＭ（ｏｎｅ ｔｉｍ
ｅ ＰＲＯＭ）も発明者レヴィガーズバーグ特開昭６２
−１８８２６０号公報、発明者ブライアン イークッ
ク、ダグラス ピー・バーレット特開昭６２−４９６５
１号公報に提案されている。これらの構成は、トランジ
スタの主電極（ＭＯＳＦＥＴ時、ソースもしくはドレイ
ン、バイポーラトランジスタの時エミッタ）に直列にａ
−Ｓｉ層を介して、配線金属が接続されている。そし
て、ａ−Ｓｉ層を高抵抗状態から低抵抗状態に変化させ
ることにより記憶動作を行う。
だけ書き込みが可能なＯＴ−ＰＲＯＭ（ｏｎｅ ｔｉｍ
ｅ ＰＲＯＭ）も発明者レヴィガーズバーグ特開昭６２
−１８８２６０号公報、発明者ブライアン イークッ
ク、ダグラス ピー・バーレット特開昭６２−４９６５
１号公報に提案されている。これらの構成は、トランジ
スタの主電極（ＭＯＳＦＥＴ時、ソースもしくはドレイ
ン、バイポーラトランジスタの時エミッタ）に直列にａ
−Ｓｉ層を介して、配線金属が接続されている。そし
て、ａ−Ｓｉ層を高抵抗状態から低抵抗状態に変化させ
ることにより記憶動作を行う。
【０００５】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍ等の半導体を用いた記憶装置は、以下に示す問題点を
有している。
Ｍ等の半導体を用いた記憶装置は、以下に示す問題点を
有している。
【０００６】１．ＤＲＡＭ、ＳＲＡＭに代表される半導
体記憶装置は、記憶容量の増加とともに、チップコスト
の上昇率が高く、フロッピーディスク、磁気テープ、Ｃ
Ｄ−ＲＯＭに比較して、ビットコストが高く、記憶媒体
として使用できるまでには至っていない。
体記憶装置は、記憶容量の増加とともに、チップコスト
の上昇率が高く、フロッピーディスク、磁気テープ、Ｃ
Ｄ−ＲＯＭに比較して、ビットコストが高く、記憶媒体
として使用できるまでには至っていない。
【０００７】２．現状、研究開発レベルでも記憶容量
は、２５６Ｍビットレベルで、画像をとり扱う情報量と
しては不十分である。
は、２５６Ｍビットレベルで、画像をとり扱う情報量と
しては不十分である。
【０００８】３．ＤＲＡＭ、ＳＲＡＭにおいて、情報を
記憶しておく場合、電源投入が必要で、携帯用機器への
応用は、難しい。現状、このような用途へはバッテリー
内蔵型となっている。
記憶しておく場合、電源投入が必要で、携帯用機器への
応用は、難しい。現状、このような用途へはバッテリー
内蔵型となっている。
【０００９】また、上記ＤＲＡＭ等よりも集積度の点で
優れるフラッシュメモリについても、以下に示す問題点
を有している。
優れるフラッシュメモリについても、以下に示す問題点
を有している。
【００１０】１．フローティングゲートに電荷の書き込
み、消去をＦＮトンネル電流もしくはホットエレクトロ
ン注入等で行うために、電荷の出入を行う絶縁層の信頼
性が使用回数とともに劣化する。
み、消去をＦＮトンネル電流もしくはホットエレクトロ
ン注入等で行うために、電荷の出入を行う絶縁層の信頼
性が使用回数とともに劣化する。
【００１１】２．ＦＮトンネル電流密度Ｊは、上記絶縁
層に印加する電界をＥとすると Ｊ＝αＥ2 ｅｘｐ（−β／Ｅ） …（１） ただし、α，βは定数 と表現される。（１）式より電界強度が大きい時は大電
流が流れるが、上記フローティングゲート電位が変化す
るとそれにともない、指数関数的に電流が減少する。し
たがって、１ｂｉｔ当りの書き込み、及び消去時間は、
約１００μｓ〜１０ｍｓと長く、記憶装置の使い勝手が
悪い。
層に印加する電界をＥとすると Ｊ＝αＥ2 ｅｘｐ（−β／Ｅ） …（１） ただし、α，βは定数 と表現される。（１）式より電界強度が大きい時は大電
流が流れるが、上記フローティングゲート電位が変化す
るとそれにともない、指数関数的に電流が減少する。し
たがって、１ｂｉｔ当りの書き込み、及び消去時間は、
約１００μｓ〜１０ｍｓと長く、記憶装置の使い勝手が
悪い。
【００１２】３．上記ＦＮトンネル電流は、上記絶縁層
の膜質、膜厚に強く依存し、サンプル間各ビット間で適
正な書き込み時間、消去時間がばらつく問題がある。こ
のため、現実には、チップ作製後、検査工程で複数のグ
ループに分類選別を行い、それぞれに適したタイミング
で動作させることを実行している。これにより、検査工
程の負荷は重く、コスト高をまねいている問題点を有し
ている。
の膜質、膜厚に強く依存し、サンプル間各ビット間で適
正な書き込み時間、消去時間がばらつく問題がある。こ
のため、現実には、チップ作製後、検査工程で複数のグ
ループに分類選別を行い、それぞれに適したタイミング
で動作させることを実行している。これにより、検査工
程の負荷は重く、コスト高をまねいている問題点を有し
ている。
【００１３】４．大容量化にともない、上記フローティ
ングゲート面積も減少する。これにより、フローティン
グゲート容量は比例して小さくなり、わずかなリーク電
流でもフローティングゲート電位の変化が大きくなる。
したがって所望の容量を確保するためにフローティング
ゲートの面積を縮小する限界が存在し、大容量化への律
速要因となっている。
ングゲート面積も減少する。これにより、フローティン
グゲート容量は比例して小さくなり、わずかなリーク電
流でもフローティングゲート電位の変化が大きくなる。
したがって所望の容量を確保するためにフローティング
ゲートの面積を縮小する限界が存在し、大容量化への律
速要因となっている。
【００１４】さらに、一度だけ書き込みが可能な上記の
ＯＴ−ＰＲＯＭについても、書き込み後の状態が永久的
に変化せず、安定化している点で優れているが、１ビッ
トに１つづつａ−Ｓｉ層及び上記ａ−Ｓｉ層と配線との
コンタクト領域が必要となる。半導体プロセスにおい
て、コンタクトホール形成は、ライン状パターンより難
しく、仮に０．８μｍルールプロセスを用いる場合でも
コンタクトサイズは約２割増しの１μｍ2 レベルとな
る。コンタクトホールに対して配線幅はさらに広くしな
ければならないため、１ｂｉｔ当りの面積が縮小できな
くなり、これらの提案されているメモリでは、大容量化
が困難になるという問題点がある。又、書き込み動作時
に、上記ａ−Ｓｉ層に大電流が流れるため、消費電力が
高く、携帯用機器への適応が難しい等の問題点も有して
いた。
ＯＴ−ＰＲＯＭについても、書き込み後の状態が永久的
に変化せず、安定化している点で優れているが、１ビッ
トに１つづつａ−Ｓｉ層及び上記ａ−Ｓｉ層と配線との
コンタクト領域が必要となる。半導体プロセスにおい
て、コンタクトホール形成は、ライン状パターンより難
しく、仮に０．８μｍルールプロセスを用いる場合でも
コンタクトサイズは約２割増しの１μｍ2 レベルとな
る。コンタクトホールに対して配線幅はさらに広くしな
ければならないため、１ｂｉｔ当りの面積が縮小できな
くなり、これらの提案されているメモリでは、大容量化
が困難になるという問題点がある。又、書き込み動作時
に、上記ａ−Ｓｉ層に大電流が流れるため、消費電力が
高く、携帯用機器への適応が難しい等の問題点も有して
いた。
【００１５】（発明の目的）本発明の目的は、上述した
技術課題を解決し、大容量、低コスト、書き込み可能、
書き込み、読出しスピードが早く、高信頼性、低消費電
力が実現できる記憶装置を提案することにある。
技術課題を解決し、大容量、低コスト、書き込み可能、
書き込み、読出しスピードが早く、高信頼性、低消費電
力が実現できる記憶装置を提案することにある。
【００１６】
【課題を解決するための手段】以上の目的は以下に示す
装置により実現できる。
装置により実現できる。
【００１７】本願第１の記憶装置は、基板上に、一導電
型の第１の半導体領域と、該第１の半導体領域と接する
該一導電型とは反対導電型の第２及び第３の半導体領域
と、該第２の半導体領域と該第３の半導体領域を隔てる
領域上に絶縁層を介して設けられた第１の電極と、該第
１の電極上に絶縁層を介して設けられた第２の電極と、
を有する記憶装置において、前記第１の電極と前記第２
の電極との間の抵抗を高抵抗から低抵抗に変化させるこ
とにより情報の書き込みがなされることを特徴とする。
型の第１の半導体領域と、該第１の半導体領域と接する
該一導電型とは反対導電型の第２及び第３の半導体領域
と、該第２の半導体領域と該第３の半導体領域を隔てる
領域上に絶縁層を介して設けられた第１の電極と、該第
１の電極上に絶縁層を介して設けられた第２の電極と、
を有する記憶装置において、前記第１の電極と前記第２
の電極との間の抵抗を高抵抗から低抵抗に変化させるこ
とにより情報の書き込みがなされることを特徴とする。
【００１８】本願第２の記憶装置は、上記第１の記憶装
置において、前記抵抗値の変化を第２の電極に印加する
電圧により行うことを特徴とする。
置において、前記抵抗値の変化を第２の電極に印加する
電圧により行うことを特徴とする。
【００１９】本願第３の記憶装置は、上記第１の記憶装
置において、前記記憶装置を複数個有し、該複数個の記
憶装置のｉ番目の第２又は第３の半導体領域と、ｉ＋１
番目の第３又は第２の半導体領域とが電気的に接続され
ていることを特徴とする。
置において、前記記憶装置を複数個有し、該複数個の記
憶装置のｉ番目の第２又は第３の半導体領域と、ｉ＋１
番目の第３又は第２の半導体領域とが電気的に接続され
ていることを特徴とする。
【００２０】本願第４の記憶装置は、上記第１の記憶装
置において、前記記憶装置を複数個有し、該複数個の記
憶装置の第２の半導体領域どうし及び第３の半導体領域
どうしを互いに接続したことを特徴とする。
置において、前記記憶装置を複数個有し、該複数個の記
憶装置の第２の半導体領域どうし及び第３の半導体領域
どうしを互いに接続したことを特徴とする。
【００２１】本願第５の記憶装置は、上記第１の記憶装
置において、前記基板は絶縁層上にＳｉ層を有する基板
であることを特徴とする。
置において、前記基板は絶縁層上にＳｉ層を有する基板
であることを特徴とする。
【００２２】本願第６の記憶装置は、上記第１の記憶装
置において、前記記憶装置をマトリックス状に配置し、
配列の一方向について各第２の電極を共通に接続した配
線を設け、該配線に直交する方向に設けられた前記記憶
装置の第１の半導体領域を共通に接続し、かつ各配列の
第１の半導体領域を電気的に分離した構造としたことを
特徴とする。
置において、前記記憶装置をマトリックス状に配置し、
配列の一方向について各第２の電極を共通に接続した配
線を設け、該配線に直交する方向に設けられた前記記憶
装置の第１の半導体領域を共通に接続し、かつ各配列の
第１の半導体領域を電気的に分離した構造としたことを
特徴とする。
【００２３】本願第７の記憶装置は、上記第１の記憶装
置において、前記第１の電極が第１、第２、第３の半導
体領域を有する半導体領域と対向する面積が、第２の電
極が第１の電極と対向する面積より大きいことを特徴と
する。
置において、前記第１の電極が第１、第２、第３の半導
体領域を有する半導体領域と対向する面積が、第２の電
極が第１の電極と対向する面積より大きいことを特徴と
する。
【００２４】本願第８の記憶装置は、上記第１の記憶装
置において、前記第１の電極は、前記第１の半導体領域
をはさみ、２つの対向部分を少なくとも有することを特
徴とする。
置において、前記第１の電極は、前記第１の半導体領域
をはさみ、２つの対向部分を少なくとも有することを特
徴とする。
【００２５】本願第９の記憶装置は、上記第１の記憶装
置において、前記第１の電極が多結晶Ｓｉを含む材料か
らなることを特徴とする。
置において、前記第１の電極が多結晶Ｓｉを含む材料か
らなることを特徴とする。
【００２６】本願第１０の記憶装置は、上記第１の記憶
装置において、前記第１、第２、第３の半導体領域を含
む半導体領域と前記第１の電極との間の絶縁層がＳｉと
ＮとＯとからなる膜から構成されていることを特徴とす
る。
装置において、前記第１、第２、第３の半導体領域を含
む半導体領域と前記第１の電極との間の絶縁層がＳｉと
ＮとＯとからなる膜から構成されていることを特徴とす
る。
【００２７】本願第１１の記憶装置は、上記第１の記憶
装置において、前記記憶装置の一部に、それ以外の構造
の記憶装置を有することを特徴とする。
装置において、前記記憶装置の一部に、それ以外の構造
の記憶装置を有することを特徴とする。
【００２８】本願第１２の記憶装置は、上記第１の記憶
装置において、前記記憶装置の周辺回路がＣＭＯＳ回路
により構成されることを特徴とする。
装置において、前記記憶装置の周辺回路がＣＭＯＳ回路
により構成されることを特徴とする。
【００２９】本願第１３の記憶装置は、上記第１の記憶
装置において、前記記憶装置はカードに実装されたもの
であることを特徴とする。
装置において、前記記憶装置はカードに実装されたもの
であることを特徴とする。
【００３０】本願第１４の記憶装置は、上記第１の記憶
装置において、前記第１の電極と前記第２の電極とをマ
トリックス状に配置し、該マトリックスの交差部の第１
の電極と第２の電極と間の抵抗値を高抵抗状態から低抵
抗状態に変化させる領域を設けたことを特徴とする。
装置において、前記第１の電極と前記第２の電極とをマ
トリックス状に配置し、該マトリックスの交差部の第１
の電極と第２の電極と間の抵抗値を高抵抗状態から低抵
抗状態に変化させる領域を設けたことを特徴とする。
【００３１】本願第１５の記憶装置は、上記第１の記憶
装置において、前記憶装置を複数個有し、情報を書き込
む記憶装置では前記第１の半導体領域を所望の電源と接
続し、情報を書き込まない記憶装置では前記第１の半導
体領域をフローティング状態としたことを特徴とする。
装置において、前記憶装置を複数個有し、情報を書き込
む記憶装置では前記第１の半導体領域を所望の電源と接
続し、情報を書き込まない記憶装置では前記第１の半導
体領域をフローティング状態としたことを特徴とする。
【００３２】本願第１６の記憶装置は、上記第２の記憶
装置において、前記記憶装置に情報を書き込む時の第２
の電極に印加する第１の電圧Ｖ1 を、前記記憶装置から
情報を読出す時の第２の電極に印加する第２の電圧Ｖ2
よりも大きくしたことを特徴とする。
装置において、前記記憶装置に情報を書き込む時の第２
の電極に印加する第１の電圧Ｖ1 を、前記記憶装置から
情報を読出す時の第２の電極に印加する第２の電圧Ｖ2
よりも大きくしたことを特徴とする。
【００３３】本願第１７の記憶装置は、上記第８の記憶
装置において、前記第１の半導体領域の不純物濃度より
高い半導体領域が前記第１の半導体領域と接して設けら
れていることを特徴とする。
装置において、前記第１の半導体領域の不純物濃度より
高い半導体領域が前記第１の半導体領域と接して設けら
れていることを特徴とする。
【００３４】本願第１８の記憶装置は、上記第１１の記
憶装置において、書き込みデータを前記記憶装置及び前
記それ以外の構造の記憶装置に書き込み、両者の記憶装
置から該書き込みデータを読出し、両者の読出し結果を
照合することを特徴とする。
憶装置において、書き込みデータを前記記憶装置及び前
記それ以外の構造の記憶装置に書き込み、両者の記憶装
置から該書き込みデータを読出し、両者の読出し結果を
照合することを特徴とする。
【００３５】本願第１９の記憶装置は、上記第１２の記
憶装置において、前記周辺回路の少なくとも一部に、フ
ローティングゲートを介して複数のゲート電極を有する
回路が設けられていることを特徴とする。
憶装置において、前記周辺回路の少なくとも一部に、フ
ローティングゲートを介して複数のゲート電極を有する
回路が設けられていることを特徴とする。
【００３６】本願第２０の記憶装置は、上記第１３の記
憶装置において、前記カードに読出し専用記憶装置を設
けたことを特徴とする。
憶装置において、前記カードに読出し専用記憶装置を設
けたことを特徴とする。
【００３７】本願第２１の記憶装置は、上記第１３の記
憶装置において、前記カードに、発光素子及び受光素子
を設けたことを特徴とする。
憶装置において、前記カードに、発光素子及び受光素子
を設けたことを特徴とする。
【００３８】本願第２２の記憶装置は、上記第１５の記
憶装置において、前記第１の電極と前記第２の電極との
抵抗値が高抵抗状態から低抵抗状態になるときの第１の
電極と第２の電極との間の電圧をＶBDとし、前記第２及
び第３の半導体領域を主電極領域、前記第１の半導体領
域を制御電極領域、第１の電極を制御電極としたときに
形成される絶縁ゲート型トランジスタのしきい値をＶth
とし、前記第１の電極と第１、第２、第３の半導体領域
との間に形成される容量をＣ FGとし、第１の電極と第２
の電極との間に形成される容量をＣCGとした場合、
憶装置において、前記第１の電極と前記第２の電極との
抵抗値が高抵抗状態から低抵抗状態になるときの第１の
電極と第２の電極との間の電圧をＶBDとし、前記第２及
び第３の半導体領域を主電極領域、前記第１の半導体領
域を制御電極領域、第１の電極を制御電極としたときに
形成される絶縁ゲート型トランジスタのしきい値をＶth
とし、前記第１の電極と第１、第２、第３の半導体領域
との間に形成される容量をＣ FGとし、第１の電極と第２
の電極との間に形成される容量をＣCGとした場合、
【００３９】
【数２】 となることを特徴とする。
【００４０】本願第２３の記憶装置は、上記第１８の記
憶装置において、前記照合結果を書き込む領域を前記記
憶装置に設けたことを特徴とする。
憶装置において、前記照合結果を書き込む領域を前記記
憶装置に設けたことを特徴とする。
【００４１】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１実施例）図１は、本発明の記憶装置の基本ブロッ
クの等価回路を示すものである。図１において、１１，
１２，１３，１４，２１，２２，２３，２４，３１，３
２，３３，３４，４１，４２，４３，４４はメモリセル
で本実施例では説明上４×４セル構造の場合を示してい
る（なお、メモリセルの詳細な構造については後述す
る。）。
詳細に説明する。 （第１実施例）図１は、本発明の記憶装置の基本ブロッ
クの等価回路を示すものである。図１において、１１，
１２，１３，１４，２１，２２，２３，２４，３１，３
２，３３，３４，４１，４２，４３，４４はメモリセル
で本実施例では説明上４×４セル構造の場合を示してい
る（なお、メモリセルの詳細な構造については後述す
る。）。
【００４２】このメモリセルにおいて、１はコントロー
ルゲート（第２の電極となる）、２はフローティングゲ
ート（第１の電極となる）、３はＭＯＳＦＥＴのウエル
層（第１の半導体領域となる）、４は各コントロールゲ
ートを接続したワード線、５，６はそれぞれＭＯＳＦＥ
Ｔのソース、ドレイン部（第２及び第３の半導体領域と
なる）で、各セルのソースとドレインは列ごとにお互い
直列に接続されている。７は読出し列を選択するための
列デコーダ、８は書き込みビット線選択を行うための列
デコーダ、９はワード線を駆動するための行ドライバ
ー、１０はワード線を選択するための行デコーダ、１５
はセンスアンプ、１６はバッファアンプである。又１
７，１８は列アドレスバッファで２０のアドレス入力を
７，８の列デコーダへ伝える。ＳＷ１〜ＳＷ１３はＭＯ
ＳＦＥＴからなるスイッチで、スイッチＳＷ９，ＳＷ１
０，ＳＷ１１，ＳＷ１２，ＳＷ１３は、パルスφ１，φ
２，φ３，φ４，φ５によりコントロールされる。２６
は行アドレスストローブ（￣ＲＡＳ）、２７は列アドレ
スストローブ（￣ＣＡＳ）、２８はライトイネーブル
（￣ＷＥ）、２９は入力データ（ＤIN）、３０は出力デ
ータ（ＤOUT ）信号である。なお、上記￣ＲＡＳ、￣Ｃ
ＡＳ、￣ＷＥ、はそれぞれ、
ルゲート（第２の電極となる）、２はフローティングゲ
ート（第１の電極となる）、３はＭＯＳＦＥＴのウエル
層（第１の半導体領域となる）、４は各コントロールゲ
ートを接続したワード線、５，６はそれぞれＭＯＳＦＥ
Ｔのソース、ドレイン部（第２及び第３の半導体領域と
なる）で、各セルのソースとドレインは列ごとにお互い
直列に接続されている。７は読出し列を選択するための
列デコーダ、８は書き込みビット線選択を行うための列
デコーダ、９はワード線を駆動するための行ドライバ
ー、１０はワード線を選択するための行デコーダ、１５
はセンスアンプ、１６はバッファアンプである。又１
７，１８は列アドレスバッファで２０のアドレス入力を
７，８の列デコーダへ伝える。ＳＷ１〜ＳＷ１３はＭＯ
ＳＦＥＴからなるスイッチで、スイッチＳＷ９，ＳＷ１
０，ＳＷ１１，ＳＷ１２，ＳＷ１３は、パルスφ１，φ
２，φ３，φ４，φ５によりコントロールされる。２６
は行アドレスストローブ（￣ＲＡＳ）、２７は列アドレ
スストローブ（￣ＣＡＳ）、２８はライトイネーブル
（￣ＷＥ）、２９は入力データ（ＤIN）、３０は出力デ
ータ（ＤOUT ）信号である。なお、上記￣ＲＡＳ、￣Ｃ
ＡＳ、￣ＷＥ、はそれぞれ、
【００４３】
【数３】 を意味するものとし、以下同様に記する。
【００４４】次に本記憶装置の動作について説明する。
本装置は、２種類のアドレス信号を同一の入力ピンから
時分割で入力する。列アドレス確定後２７に示す￣ＣＡ
Ｓを高レベルから低レベルへ入力してチップ内に列アド
レスを取り込む。次に行アドレスを確定した後、２６に
示す￣ＲＡＳを高レベルから低レベルに入力してチップ
内に行アドレスを取り込む。これにより、アドレスのピ
ン数を半減できる。２８に示す￣ＷＥ信号が高レベルか
低レベルかによりチップが読出し状態か書き込み状態か
を決定する。
本装置は、２種類のアドレス信号を同一の入力ピンから
時分割で入力する。列アドレス確定後２７に示す￣ＣＡ
Ｓを高レベルから低レベルへ入力してチップ内に列アド
レスを取り込む。次に行アドレスを確定した後、２６に
示す￣ＲＡＳを高レベルから低レベルに入力してチップ
内に行アドレスを取り込む。これにより、アドレスのピ
ン数を半減できる。２８に示す￣ＷＥ信号が高レベルか
低レベルかによりチップが読出し状態か書き込み状態か
を決定する。
【００４５】読出しの場合、￣ＲＡＳからある時間後、
３０に示すＤOUT 端子より有効な出力データが得られ
る。書き込みの場合、２９に示すＤIN端子からデータを
書き込む。
３０に示すＤOUT 端子より有効な出力データが得られ
る。書き込みの場合、２９に示すＤIN端子からデータを
書き込む。
【００４６】次に、書き込み動作について、図２に示す
タイミングチャートを用い、詳細に説明する。本チップ
の電源電圧は３．３Ｖとし、低消費電力化を図った。
又、図２において、ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４
は、図１において１番目、２番目、３番目、４番目のワ
ード線電位を示す。ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４
は、ｎＭＯＳＦＥＴであるＳＷ５〜ＳＷ８にそれぞれ入
力されるパルスである。本実施例の記憶装置において、
セル２１のところに書き込む場合のパルス例を示してい
る。書き込み前に、８に示す列デコーダ１よりＢＬ１，
ＢＬ２，ＢＬ３，ＢＬ４は、それぞれ高レベル、低レベ
ル、低レベル、低レベル状態になっており、スイッチＳ
Ｗ５はオン、それ以外のスイッチＳＷ６，ＳＷ７，ＳＷ
８はオフ状態となる。これにより、書き込みセルを有す
る第１列のウエルはＧＮＤに固定され、それ以外の第２
〜第４列のウエル電位はフローティング状態になる。
タイミングチャートを用い、詳細に説明する。本チップ
の電源電圧は３．３Ｖとし、低消費電力化を図った。
又、図２において、ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４
は、図１において１番目、２番目、３番目、４番目のワ
ード線電位を示す。ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４
は、ｎＭＯＳＦＥＴであるＳＷ５〜ＳＷ８にそれぞれ入
力されるパルスである。本実施例の記憶装置において、
セル２１のところに書き込む場合のパルス例を示してい
る。書き込み前に、８に示す列デコーダ１よりＢＬ１，
ＢＬ２，ＢＬ３，ＢＬ４は、それぞれ高レベル、低レベ
ル、低レベル、低レベル状態になっており、スイッチＳ
Ｗ５はオン、それ以外のスイッチＳＷ６，ＳＷ７，ＳＷ
８はオフ状態となる。これにより、書き込みセルを有す
る第１列のウエルはＧＮＤに固定され、それ以外の第２
〜第４列のウエル電位はフローティング状態になる。
【００４７】一方、ＳＷ９，ＳＷ１０，ＳＷ１１，ＳＷ
１２，ＳＷ１３もｎ型ＭＯＳＦＥＴから構成されてお
り、パルスφ１，φ２，φ３，φ４，φ５を図２に示す
ようにそれぞれ低レベル、高レベル、高レベル、高レベ
ル、低レベル、又ＳＷ１〜ＳＷ４をｐ型ＭＯＳＦＥＴと
し７に示す列デコーダ２からのパルスをすべて低レベル
にすることにより、各セルのソース、ドレイン電極はＧ
ＮＤ電位に固定される。
１２，ＳＷ１３もｎ型ＭＯＳＦＥＴから構成されてお
り、パルスφ１，φ２，φ３，φ４，φ５を図２に示す
ようにそれぞれ低レベル、高レベル、高レベル、高レベ
ル、低レベル、又ＳＷ１〜ＳＷ４をｐ型ＭＯＳＦＥＴと
し７に示す列デコーダ２からのパルスをすべて低レベル
にすることにより、各セルのソース、ドレイン電極はＧ
ＮＤ電位に固定される。
【００４８】次に、書き込むセル２１に接続されている
ワード線のみ９に示す行ドライバーにより１０Ｖ振幅の
パルスを印加した。この場合、電源電圧は３．３Ｖ系だ
が、電流が流れないため、昇圧回路により容易に高電圧
をチップ内に作れる。この書き込みパルスを印加すると
セル２１のコントロールゲート１とフローティングゲー
ト２との間には約６．６Ｖのバイアスが印加され、コン
トロールゲート１とフローティングゲート２との間が高
抵抗から低抵抗状態に数１０ｎｓで変化し書き込みが完
了する。同一のワード線に接続されたセル２２，２３，
２４のコントロールゲートとフローティングゲートとの
間には上記パルスが印加されても約０．１〜０．５Ｖし
かバイアスがかからないため、コントロールゲートとフ
ローティングゲート間は高抵抗状態のままで書き込まれ
ない。この理由は、上述したようにＳＷ６〜ＳＷ８がオ
フ状態で、２列、３列、４列のウエル電位がフローティ
ング状態にあり、印加電圧はおもにウエルと基板にかか
り、コントロールゲートとフローティングゲートとの間
には印加されないためである。書き込み終了後は、図２
のＣＧ２に示す如く、ワード線電位をＯＶにもどす。
ワード線のみ９に示す行ドライバーにより１０Ｖ振幅の
パルスを印加した。この場合、電源電圧は３．３Ｖ系だ
が、電流が流れないため、昇圧回路により容易に高電圧
をチップ内に作れる。この書き込みパルスを印加すると
セル２１のコントロールゲート１とフローティングゲー
ト２との間には約６．６Ｖのバイアスが印加され、コン
トロールゲート１とフローティングゲート２との間が高
抵抗から低抵抗状態に数１０ｎｓで変化し書き込みが完
了する。同一のワード線に接続されたセル２２，２３，
２４のコントロールゲートとフローティングゲートとの
間には上記パルスが印加されても約０．１〜０．５Ｖし
かバイアスがかからないため、コントロールゲートとフ
ローティングゲート間は高抵抗状態のままで書き込まれ
ない。この理由は、上述したようにＳＷ６〜ＳＷ８がオ
フ状態で、２列、３列、４列のウエル電位がフローティ
ング状態にあり、印加電圧はおもにウエルと基板にかか
り、コントロールゲートとフローティングゲートとの間
には印加されないためである。書き込み終了後は、図２
のＣＧ２に示す如く、ワード線電位をＯＶにもどす。
【００４９】以上説明したように、本発明の記憶装置
は、セルに設けられたトランジスタのゲート構造をフロ
ーティングゲートとコントロールゲートとの積層構造と
し、コントロールゲートに印加するパルスによりフロー
ティングゲートとコントロールゲートとの間の抵抗値を
変化させる（低抵抗化する）ことにより書き込みを行う
全く新規なものとなっている。
は、セルに設けられたトランジスタのゲート構造をフロ
ーティングゲートとコントロールゲートとの積層構造と
し、コントロールゲートに印加するパルスによりフロー
ティングゲートとコントロールゲートとの間の抵抗値を
変化させる（低抵抗化する）ことにより書き込みを行う
全く新規なものとなっている。
【００５０】次に、本発明の読出し動作について図３に
示すタイミングチャートを用いて説明する。各セルを構
成しているトランジスタはｐ型ＭＯＳＦＥＴとし、その
しきい値は−１．８Ｖとなっている。本実施例ではセル
部をｐ型ＭＯＳＦＥＴとしたがｎ型でも良い事は言うま
でもない。
示すタイミングチャートを用いて説明する。各セルを構
成しているトランジスタはｐ型ＭＯＳＦＥＴとし、その
しきい値は−１．８Ｖとなっている。本実施例ではセル
部をｐ型ＭＯＳＦＥＴとしたがｎ型でも良い事は言うま
でもない。
【００５１】読出しを行う列は図１の第１列とし、その
列において、セル２１のみ書き込みが行われており、そ
の他のセル１１，３１，４１は、書き込まれていない状
態とする。
列において、セル２１のみ書き込みが行われており、そ
の他のセル１１，３１，４１は、書き込まれていない状
態とする。
【００５２】第１列の情報を読出すため、７に示す列デ
コーダ２よりＳＷ１のトランジスタのみオン状態、その
他のＳＷ２，ＳＷ３，ＳＷ４はオフ状態とするパルスが
それぞれのスイッチのゲートに印加される。又、読出し
動作時は少なくとも読出しを行う列のウエル電位はセル
トランジスタがＰＭＯＳの場合、最高電位に固定するよ
うにＳＷ１２はオフ状態、ＳＷ１３はオン状態、ＳＷ５
はオン状態となっている。セルトランジスタがＮＭＯＳ
の場合、固定されるウエル電位は最低電位であることは
言うまでもない。
コーダ２よりＳＷ１のトランジスタのみオン状態、その
他のＳＷ２，ＳＷ３，ＳＷ４はオフ状態とするパルスが
それぞれのスイッチのゲートに印加される。又、読出し
動作時は少なくとも読出しを行う列のウエル電位はセル
トランジスタがＰＭＯＳの場合、最高電位に固定するよ
うにＳＷ１２はオフ状態、ＳＷ１３はオン状態、ＳＷ５
はオン状態となっている。セルトランジスタがＮＭＯＳ
の場合、固定されるウエル電位は最低電位であることは
言うまでもない。
【００５３】まず最初にパルスφ１を高レベルにして、
セル１１，２１，３１，４１のソースドレインをＶCCレ
ベルにプリチャージする。これは、すべてのワード線は
０Ｖで、各セルのＰＭＯＳＦＥＴはＯＮ状態にあること
により可能である。次にφ１パルスを低レベルにし、セ
ル１１を読出すためにセル１１に接続されているワード
線に振幅３．３ＶのパルスＣＧ１を図３に示す如く印加
する。セル１１は書き込まれていないセルであるため、
フローティングゲート電位は、コントロールゲートとフ
ローティングゲート容量の容量分割で決まる１．１Ｖと
なる。上述したように、本Ｐ型ＭＯＳＦＥＴのしきい値
は−１．８Ｖとなっており、上記パルスを印加してもセ
ル１１のＰＭＯＳＦＥＴはオン状態のままである。した
がって、パルスφ３を印加すると、第１列のＰ型ＭＯＳ
ＦＥＴはすべてオン状態なので、センスアンプ１５の出
力は、図３の３５に示す如く低下し、セル１１には書き
込まれていない事がわかる。次に、再びφ１パルスを印
加し、プリチャージを行った後、セル２１を読出すため
にパルスＣＧ２を高レベルにした。振幅は３．３Ｖで、
この２１のセルは書き込まれているため、コントロール
ゲートとフローティングゲートは低抵抗状態で接続され
ており、３．３Ｖそのままが印加される。したがって、
２１のセルのＰ型ＭＯＳＦＥＴはオフ状態となる。した
がってφ３パルスを印加しても、センスアンプ出力は、
図３の３６に示す如く高レベルのままとなり、書き込ま
れていることがわかる。同様の操作をくり返すことによ
りセル３１，４１の出力は図２の３７，３８に示す如く
低レベルで書き込まれていない。
セル１１，２１，３１，４１のソースドレインをＶCCレ
ベルにプリチャージする。これは、すべてのワード線は
０Ｖで、各セルのＰＭＯＳＦＥＴはＯＮ状態にあること
により可能である。次にφ１パルスを低レベルにし、セ
ル１１を読出すためにセル１１に接続されているワード
線に振幅３．３ＶのパルスＣＧ１を図３に示す如く印加
する。セル１１は書き込まれていないセルであるため、
フローティングゲート電位は、コントロールゲートとフ
ローティングゲート容量の容量分割で決まる１．１Ｖと
なる。上述したように、本Ｐ型ＭＯＳＦＥＴのしきい値
は−１．８Ｖとなっており、上記パルスを印加してもセ
ル１１のＰＭＯＳＦＥＴはオン状態のままである。した
がって、パルスφ３を印加すると、第１列のＰ型ＭＯＳ
ＦＥＴはすべてオン状態なので、センスアンプ１５の出
力は、図３の３５に示す如く低下し、セル１１には書き
込まれていない事がわかる。次に、再びφ１パルスを印
加し、プリチャージを行った後、セル２１を読出すため
にパルスＣＧ２を高レベルにした。振幅は３．３Ｖで、
この２１のセルは書き込まれているため、コントロール
ゲートとフローティングゲートは低抵抗状態で接続され
ており、３．３Ｖそのままが印加される。したがって、
２１のセルのＰ型ＭＯＳＦＥＴはオフ状態となる。した
がってφ３パルスを印加しても、センスアンプ出力は、
図３の３６に示す如く高レベルのままとなり、書き込ま
れていることがわかる。同様の操作をくり返すことによ
りセル３１，４１の出力は図２の３７，３８に示す如く
低レベルで書き込まれていない。
【００５４】読出し最終後、φ２，φ３，φ４パルスを
高レベル、φ１，φ５パルスを低レベルにすることによ
りセルのコントロールゲートだけでなく、ソース、ドレ
イン、ウエルを０Ｖとした。これによりフローティング
ゲート電位は安定に初期状態の０Ｖとなって誤動作を生
むことが防止できた。すなわちスタンバイ時、ソースド
レイン、コントロールゲート、ウエルはすべて０Ｖとな
っており、フローティングゲートへのリークがわずかに
あっても常に０Ｖに自動的にリセットされ、動作の安定
化が図れる利点がある。
高レベル、φ１，φ５パルスを低レベルにすることによ
りセルのコントロールゲートだけでなく、ソース、ドレ
イン、ウエルを０Ｖとした。これによりフローティング
ゲート電位は安定に初期状態の０Ｖとなって誤動作を生
むことが防止できた。すなわちスタンバイ時、ソースド
レイン、コントロールゲート、ウエルはすべて０Ｖとな
っており、フローティングゲートへのリークがわずかに
あっても常に０Ｖに自動的にリセットされ、動作の安定
化が図れる利点がある。
【００５５】なお、フローティングゲート２とコントロ
ールゲート１との間の抵抗値が高抵抗状態から低抵抗状
態になるときのフローティングゲート２とコントロール
ゲート１との間の電圧をＶBDとし、ＭＯＳＦＥＴのしき
い値をＶthとし、フローティングゲート２とＭＯＳＦＥ
Ｔのソース，ドレイン領域，ウエル領域との間に形成さ
れる容量をＣFGとし、フローティングゲート２とコント
ロールゲート１との間に形成される容量をＣCGとし、書
き込み時，読出し時にコントロールゲートに印加する電
圧をそれぞれ、Ｖ1 ，Ｖ2 とした場合、
ールゲート１との間の抵抗値が高抵抗状態から低抵抗状
態になるときのフローティングゲート２とコントロール
ゲート１との間の電圧をＶBDとし、ＭＯＳＦＥＴのしき
い値をＶthとし、フローティングゲート２とＭＯＳＦＥ
Ｔのソース，ドレイン領域，ウエル領域との間に形成さ
れる容量をＣFGとし、フローティングゲート２とコント
ロールゲート１との間に形成される容量をＣCGとし、書
き込み時，読出し時にコントロールゲートに印加する電
圧をそれぞれ、Ｖ1 ，Ｖ2 とした場合、
【００５６】
【数４】 となるようにすれば、より安定した書き込みをすること
ができる。
ができる。
【００５７】次に図４に、本発明のメモリセル部の平面
図を示す。５１，５２，５３はｐｏｌｙ−Ｓｉ，Ｗ−ｐ
ｏｌｙｓｉｄｅからなるワード線、５４，５５はＰ型Ｍ
ＯＳＦＥＴのソースドレインを形成するＰ+ 層、５６，
５７はｐｏｌｙＳｉからなるフローティングゲート、５
８はＰ型ＭＯＳＦＥＴのチャネル部である。図４のＸ 1
Ｘ1 ′断面、Ｙ1 Ｙ1 ′断面を図５（ａ），（ｂ）に示
し、図４と同一箇所に関しては、同一番号を記し、説明
は省略する。
図を示す。５１，５２，５３はｐｏｌｙ−Ｓｉ，Ｗ−ｐ
ｏｌｙｓｉｄｅからなるワード線、５４，５５はＰ型Ｍ
ＯＳＦＥＴのソースドレインを形成するＰ+ 層、５６，
５７はｐｏｌｙＳｉからなるフローティングゲート、５
８はＰ型ＭＯＳＦＥＴのチャネル部である。図４のＸ 1
Ｘ1 ′断面、Ｙ1 Ｙ1 ′断面を図５（ａ），（ｂ）に示
し、図４と同一箇所に関しては、同一番号を記し、説明
は省略する。
【００５８】５９は、Ｐ型ＭＯＦＥＴのゲート絶縁層
で、Ｓｉの熱酸化膜もしくは大容量化を図るためＬｐ−
ＣＶＤで形成した酸化膜と窒化膜とを組み合せたもの、
Ｏ2 ，ＮＨ3 ，Ｎ2 Ｏ雰囲気下で形成される熱酸化窒化
膜、高誘電率のＴａ2 Ｏ5 等が好適である。本実施例で
は酸化膜と窒化膜とを組み合せて実効誘電率５の膜を１
００Å形成して絶縁層を形成とした。
で、Ｓｉの熱酸化膜もしくは大容量化を図るためＬｐ−
ＣＶＤで形成した酸化膜と窒化膜とを組み合せたもの、
Ｏ2 ，ＮＨ3 ，Ｎ2 Ｏ雰囲気下で形成される熱酸化窒化
膜、高誘電率のＴａ2 Ｏ5 等が好適である。本実施例で
は酸化膜と窒化膜とを組み合せて実効誘電率５の膜を１
００Å形成して絶縁層を形成とした。
【００５９】６０はＰ型基板、６３はＮ型ウエル下部に
設けられた高濃度ｎ+ 層である。Ｐ型ＭＯＳＦＥＴの直
列に配置する数が少ない時、Ｎ型ウエルの抵抗が問題な
ければ、上記６３に示すｎ+ 層は必ずしも必要ない。６
１はフローティングゲートとコントロールゲートとの間
に設けられた絶縁層で、本実施例ではフローティングゲ
ートのｐｏｌｙＳｉを約５０Å熱酸化することにより形
成した。これにより単位面積当りの容量は、フローティ
ングゲートと下部Ｓｉ層との間よりもコントロールゲー
トとフローティングゲート間の方が約１．５倍大きくな
っている。しかし、図４、図５からわかるように、フロ
ーティングゲートの面積が、コントロールゲートとフロ
ーティングゲートとが重なる面積よりも大きく形成され
ており、実質的な容量は、コントロールゲートとフロー
ティングゲートの間よりフローティングゲートと下部Ｓ
ｉ層との間の方が大きく設定されている。これにより、
書き込みパルス印加により、コントロールゲートとフロ
ーティングゲートとの間に所望の電圧が印加されること
になる。
設けられた高濃度ｎ+ 層である。Ｐ型ＭＯＳＦＥＴの直
列に配置する数が少ない時、Ｎ型ウエルの抵抗が問題な
ければ、上記６３に示すｎ+ 層は必ずしも必要ない。６
１はフローティングゲートとコントロールゲートとの間
に設けられた絶縁層で、本実施例ではフローティングゲ
ートのｐｏｌｙＳｉを約５０Å熱酸化することにより形
成した。これにより単位面積当りの容量は、フローティ
ングゲートと下部Ｓｉ層との間よりもコントロールゲー
トとフローティングゲート間の方が約１．５倍大きくな
っている。しかし、図４、図５からわかるように、フロ
ーティングゲートの面積が、コントロールゲートとフロ
ーティングゲートとが重なる面積よりも大きく形成され
ており、実質的な容量は、コントロールゲートとフロー
ティングゲートの間よりフローティングゲートと下部Ｓ
ｉ層との間の方が大きく設定されている。これにより、
書き込みパルス印加により、コントロールゲートとフロ
ーティングゲートとの間に所望の電圧が印加されること
になる。
【００６０】次に本発明の構造の作製方法について、図
６を用いて説明する。なお、図４、図５と同一箇所は、
同一番号を記す。
６を用いて説明する。なお、図４、図５と同一箇所は、
同一番号を記す。
【００６１】Ｐ型Ｓｉ基板６０としては、不純物濃度１
０14〜１０17ｃｍ-3レベルのものを用いることができる
が、分割すべきウエル間の幅、ウエルに形成される容量
の点からすると１０16ｃｍ-3レベルのものが望ましい。
まず図６の（ａ）に示す如く、素子分離用のフィールド
酸化膜６４を選択酸化、もしくは変形選択酸化（フィー
ルド酸化膜が形成されるところのＳｉをエッチングによ
り溝を形成した後、酸化すると、バーズピークが狭くな
り分離幅を狭く形成できる）法により形成する。その
後、ｎウエル５８形成用パターニングをし、イオン注入
により基板濃度に対し２〜７倍程度の不純物濃度のウエ
ルを形成した。この場合、ｎウエル、ｎウエル間の耐圧
を確保するため、ウエルの深さは、フィールド酸化膜６
４の底のレベルと同等であり、通常のものに比べてかな
り浅く形成した。その後、図６の（ｂ）に示すように、
７５０℃〜１１００℃のＷｅｔ酸化で８５Åの熱酸化膜
を形成し、ＮＨ3 雰囲気で９５０℃〜１１００℃で９０
秒、Ｏ2 雰囲気もしくはＮ2Ｏ雰囲気で１１５０℃ ９
０秒の熱処理を行い、実効的に約１００ÅのＳｉＯＮ膜
を形成した。その後、５７，６６に示す第１層目のｐｏ
ｌｙＳｉをＬｐ−ＣＶＤで４０００Å形成し、上記ｐｏ
ｌｙＳｉに不純物ドープするためのイオン注入及びアニ
ールを行った後、ｎ型ＭＯＳＦＥＴのソースドレインと
なるｎ+ 層６５、ｐ型ＭＯＳＦＥＴのソースドレインと
なるｐ+ 層５４をそれぞれ形成する。微細化を行った時
のソースドレイン端での電界を緩和するため、それぞれ
低温度を設けたＬＤＤ，ＧＯＬＤ構造にすることは好適
である。
０14〜１０17ｃｍ-3レベルのものを用いることができる
が、分割すべきウエル間の幅、ウエルに形成される容量
の点からすると１０16ｃｍ-3レベルのものが望ましい。
まず図６の（ａ）に示す如く、素子分離用のフィールド
酸化膜６４を選択酸化、もしくは変形選択酸化（フィー
ルド酸化膜が形成されるところのＳｉをエッチングによ
り溝を形成した後、酸化すると、バーズピークが狭くな
り分離幅を狭く形成できる）法により形成する。その
後、ｎウエル５８形成用パターニングをし、イオン注入
により基板濃度に対し２〜７倍程度の不純物濃度のウエ
ルを形成した。この場合、ｎウエル、ｎウエル間の耐圧
を確保するため、ウエルの深さは、フィールド酸化膜６
４の底のレベルと同等であり、通常のものに比べてかな
り浅く形成した。その後、図６の（ｂ）に示すように、
７５０℃〜１１００℃のＷｅｔ酸化で８５Åの熱酸化膜
を形成し、ＮＨ3 雰囲気で９５０℃〜１１００℃で９０
秒、Ｏ2 雰囲気もしくはＮ2Ｏ雰囲気で１１５０℃ ９
０秒の熱処理を行い、実効的に約１００ÅのＳｉＯＮ膜
を形成した。その後、５７，６６に示す第１層目のｐｏ
ｌｙＳｉをＬｐ−ＣＶＤで４０００Å形成し、上記ｐｏ
ｌｙＳｉに不純物ドープするためのイオン注入及びアニ
ールを行った後、ｎ型ＭＯＳＦＥＴのソースドレインと
なるｎ+ 層６５、ｐ型ＭＯＳＦＥＴのソースドレインと
なるｐ+ 層５４をそれぞれ形成する。微細化を行った時
のソースドレイン端での電界を緩和するため、それぞれ
低温度を設けたＬＤＤ，ＧＯＬＤ構造にすることは好適
である。
【００６２】その後、図６の（ｂ）に示すように、希フ
ッ酸で、上記ｐｏｌｙＳｉ表面に形成された酸化膜をハ
クリした。ハクリ後、オゾン（Ｏ3 ）を添加した純水
中、もしくは過酸化水素水を添加した酸（Ｈ2 ＳＯ4 ，
ＨＣｌ）もしくはアルカリ（ＮＨ4 ＯＨ）中で約１０Å
〜５０Åの化学的酸化膜を形成し、５００℃〜６００℃
の高純度ＡｒもしくはＮ2 雰囲気で３０分熱処理を加え
た。酸化膜厚をすこし増す場合には、Ｏ2 雰囲気も混合
した。これにより、第１層目のｐｏｌｙＳｉ表面の不純
物により形成される膜厚は異なるものの、超薄の酸化膜
が形成された。そのウエハを再びＬｐ−ＣＶＤにより第
２層目のｐｏｌｙＳｉを成膜し、前回と同様に不純物を
ドープしてワード線５１のパターニングを行った。ワー
ド線長が長い場合、低抵抗化を図るために、Ｗ−ｐｏｌ
ｙｓｉｄｅ等を用いることは良い。その後は図６の
（ｃ）（ｄ）に示すように、通常のＬＳＩプロセスと同
様、ＢＰＳＧ、等の層間絶縁層７０、コンタクト６７、
金属酸線６８、パシベーション膜を形成し、パット部６
９をパターニングして終了する。本構造を形成するため
に使用したマスク枚数は、通常のＤＲＡＭ、ＳＲＡＭ、
フラッシュＥ2 ＰＲＯＭ等のメモリ作製に必要とされる
ものの半分以下で、１ビットに占める面積が小さくなる
ばかりでなく、工程がきわめて簡単で歩留りが高く、低
コスト化が図れる利点をもっている。本構造の作製方法
の説明では、片側ウエル構造のものについてであるが、
これに限定されず、ｎ型ウエル、ｐ型ウエルの２重ウエ
ル構造のもの、又、分離部には、チャネルストップ層を
設けるもの、トレンチ分離も場合により有効であること
は言うまでもない。
ッ酸で、上記ｐｏｌｙＳｉ表面に形成された酸化膜をハ
クリした。ハクリ後、オゾン（Ｏ3 ）を添加した純水
中、もしくは過酸化水素水を添加した酸（Ｈ2 ＳＯ4 ，
ＨＣｌ）もしくはアルカリ（ＮＨ4 ＯＨ）中で約１０Å
〜５０Åの化学的酸化膜を形成し、５００℃〜６００℃
の高純度ＡｒもしくはＮ2 雰囲気で３０分熱処理を加え
た。酸化膜厚をすこし増す場合には、Ｏ2 雰囲気も混合
した。これにより、第１層目のｐｏｌｙＳｉ表面の不純
物により形成される膜厚は異なるものの、超薄の酸化膜
が形成された。そのウエハを再びＬｐ−ＣＶＤにより第
２層目のｐｏｌｙＳｉを成膜し、前回と同様に不純物を
ドープしてワード線５１のパターニングを行った。ワー
ド線長が長い場合、低抵抗化を図るために、Ｗ−ｐｏｌ
ｙｓｉｄｅ等を用いることは良い。その後は図６の
（ｃ）（ｄ）に示すように、通常のＬＳＩプロセスと同
様、ＢＰＳＧ、等の層間絶縁層７０、コンタクト６７、
金属酸線６８、パシベーション膜を形成し、パット部６
９をパターニングして終了する。本構造を形成するため
に使用したマスク枚数は、通常のＤＲＡＭ、ＳＲＡＭ、
フラッシュＥ2 ＰＲＯＭ等のメモリ作製に必要とされる
ものの半分以下で、１ビットに占める面積が小さくなる
ばかりでなく、工程がきわめて簡単で歩留りが高く、低
コスト化が図れる利点をもっている。本構造の作製方法
の説明では、片側ウエル構造のものについてであるが、
これに限定されず、ｎ型ウエル、ｐ型ウエルの２重ウエ
ル構造のもの、又、分離部には、チャネルストップ層を
設けるもの、トレンチ分離も場合により有効であること
は言うまでもない。
【００６３】又、第１層目のｐｏｌｙＳｉと第２層目の
ｐｏｌｙＳｉとの絶縁層を本構造の場合、化学的酸化膜
を低温（５００〜６００℃）アニールすることにより、
バルクＳｉを熱酸化膜より耐圧が約半分レベルでかつバ
ラツキが少ない好適な膜が形成された。この場合、第１
層目のｐｏｌｙＳｉ表面に酸素のイオン注入層を形成す
ると、酸素を含んだ欠陥層を有する酸化膜となり、さら
に耐圧が制御性よく低下する。この場合は、化学的酸化
膜でなく、熱酸化し、約１００Åレベルの膜厚として
も、所望の耐圧が確保でき、又、膜厚が厚くできる分容
量が下げられる利点を有する。
ｐｏｌｙＳｉとの絶縁層を本構造の場合、化学的酸化膜
を低温（５００〜６００℃）アニールすることにより、
バルクＳｉを熱酸化膜より耐圧が約半分レベルでかつバ
ラツキが少ない好適な膜が形成された。この場合、第１
層目のｐｏｌｙＳｉ表面に酸素のイオン注入層を形成す
ると、酸素を含んだ欠陥層を有する酸化膜となり、さら
に耐圧が制御性よく低下する。この場合は、化学的酸化
膜でなく、熱酸化し、約１００Åレベルの膜厚として
も、所望の耐圧が確保でき、又、膜厚が厚くできる分容
量が下げられる利点を有する。
【００６４】以上説明したように、本発明の第１実施例
に示すメモリは、 メモリ構造が簡単で、１セル部の面積は、ワード線
と、Ｓｉ活性層のパターニング精度のみによって決定さ
れる。したがって、コンタクトなく１セル面積は従来の
メモリに比較して同様もしくはそれ以下にできるため、
ビットコストが低下できる。 本構造形成に要するマスク枚数は、ＤＲＡＭ、ＳＲＡ
Ｍ、フラッシュ等と比較して約半分であり、さらにコス
トダウンが図れる。又工程が容易であるため、ゴミ、パ
ターン不良等の問題が発生しにくく、歩留りが高くな
る。 書き込み方式は、１層目と２層目のｐｏｌｙＳｉ間の
絶縁層の破壊により行う。Ｃ−Ｓｉ酸化膜よりｐｏｌｙ
Ｓｉ酸化膜耐圧が低く、又、化学的酸化法、酸素ドープ
法等の新しいプロセス技術との組合せにより、きわめて
制御よく、安定に耐圧が所望の値になることにより、書
き込み時のエラーは少ない。 又、一部書き込まれた情報は、永久的である。これに
よりメモリに電源を接続したり、又リフレッシュ等の複
雑な動作をする必要もない。 書き込みに要する時間は、数１０ｎｓ以下と極めて高
速で、システムとのマッチングはきわめて良い。 読出しや、書き込み状態が、環境条件によりそれ程依
存しないため（フラッシュメモリ、ＤＲＡＭ等はリーク
電流に強く依存する）使用バリエーションが広がる等の
利点を有する。 （第２実施例）次に本発明の第２実施例について、図
７，８を用いて説明する。第１実施例の基板としてはＳ
ｉウエハを使用したのに対し、第２実施例では、ＳＯＩ
基板を使用した。図７（ａ）（ｂ）は、メモリセル部の
断面構造（図５に対応する）、図８は製作方法を示す図
である。なお第１実施例を示す図４〜図６と同一箇所は
同一番号を記し説明は省略する。７１はＳＯＩ基板で、
ＳＩＭＯＸ、貼り合せＳＯＩウエハ、Ｓｉ表面に多孔質
層を形成し、多孔質表面にエピタキシャル膜を形成した
ウエハを絶縁層表面を有するウエハと貼り合せ、多孔質
層を除去することで作製されるＳＯＩウエハ等、良質の
ＳＯＩウエハであれば使用可能である。基板の導電型は
ｎ型でもｐ型でもよく、ＳＯＩの酸化膜７２を介して形
成される寄生ＭＯＳトランジスタ（７２の酸化膜をゲー
ト絶縁層と見立た時に生じるＭＯＳトランジスタ）がＯ
Ｎしないように基板のバイアスをコントロールしておけ
ば良い。セル部のトランジスタは、７６に示す如く、そ
れぞれ島状に分離されている。
に示すメモリは、 メモリ構造が簡単で、１セル部の面積は、ワード線
と、Ｓｉ活性層のパターニング精度のみによって決定さ
れる。したがって、コンタクトなく１セル面積は従来の
メモリに比較して同様もしくはそれ以下にできるため、
ビットコストが低下できる。 本構造形成に要するマスク枚数は、ＤＲＡＭ、ＳＲＡ
Ｍ、フラッシュ等と比較して約半分であり、さらにコス
トダウンが図れる。又工程が容易であるため、ゴミ、パ
ターン不良等の問題が発生しにくく、歩留りが高くな
る。 書き込み方式は、１層目と２層目のｐｏｌｙＳｉ間の
絶縁層の破壊により行う。Ｃ−Ｓｉ酸化膜よりｐｏｌｙ
Ｓｉ酸化膜耐圧が低く、又、化学的酸化法、酸素ドープ
法等の新しいプロセス技術との組合せにより、きわめて
制御よく、安定に耐圧が所望の値になることにより、書
き込み時のエラーは少ない。 又、一部書き込まれた情報は、永久的である。これに
よりメモリに電源を接続したり、又リフレッシュ等の複
雑な動作をする必要もない。 書き込みに要する時間は、数１０ｎｓ以下と極めて高
速で、システムとのマッチングはきわめて良い。 読出しや、書き込み状態が、環境条件によりそれ程依
存しないため（フラッシュメモリ、ＤＲＡＭ等はリーク
電流に強く依存する）使用バリエーションが広がる等の
利点を有する。 （第２実施例）次に本発明の第２実施例について、図
７，８を用いて説明する。第１実施例の基板としてはＳ
ｉウエハを使用したのに対し、第２実施例では、ＳＯＩ
基板を使用した。図７（ａ）（ｂ）は、メモリセル部の
断面構造（図５に対応する）、図８は製作方法を示す図
である。なお第１実施例を示す図４〜図６と同一箇所は
同一番号を記し説明は省略する。７１はＳＯＩ基板で、
ＳＩＭＯＸ、貼り合せＳＯＩウエハ、Ｓｉ表面に多孔質
層を形成し、多孔質表面にエピタキシャル膜を形成した
ウエハを絶縁層表面を有するウエハと貼り合せ、多孔質
層を除去することで作製されるＳＯＩウエハ等、良質の
ＳＯＩウエハであれば使用可能である。基板の導電型は
ｎ型でもｐ型でもよく、ＳＯＩの酸化膜７２を介して形
成される寄生ＭＯＳトランジスタ（７２の酸化膜をゲー
ト絶縁層と見立た時に生じるＭＯＳトランジスタ）がＯ
Ｎしないように基板のバイアスをコントロールしておけ
ば良い。セル部のトランジスタは、７６に示す如く、そ
れぞれ島状に分離されている。
【００６５】これによりワード線にそった方向の分離幅
７３は、従来の選択酸化、もしくは変形選択酸化を用い
たものよりも狭く形成でき、１ｂｉｔ当りの面積は、さ
らに縮小できる。これによりチップサイズが小さく、低
コスト、高歩留り化がさらに図れる。
７３は、従来の選択酸化、もしくは変形選択酸化を用い
たものよりも狭く形成でき、１ｂｉｔ当りの面積は、さ
らに縮小できる。これによりチップサイズが小さく、低
コスト、高歩留り化がさらに図れる。
【００６６】又ウエル間は、完全に絶縁層により分離さ
れ、動作の安定化が図れた。
れ、動作の安定化が図れた。
【００６７】図７からわかるように、セル部のＴＦＴの
チャネル部７６及びフローティングゲート５６部は、縦
に積層されているため、セル間との段差が大きくなって
しまう。そのために、セル間には平坦化用絶縁層７４を
設け、ワード線７５は平坦に配置できる工夫がなされて
いる。
チャネル部７６及びフローティングゲート５６部は、縦
に積層されているため、セル間との段差が大きくなって
しまう。そのために、セル間には平坦化用絶縁層７４を
設け、ワード線７５は平坦に配置できる工夫がなされて
いる。
【００６８】又、本第２実施例の構造では、ウエルの下
部が絶縁層となっていることにより、ウエルの容量は、
ｂｕｌｋ基板を使用する時に比べて、小さくなり、書き
込み時に非書き込みビットでのコントロールゲートとフ
ローティングゲートとの電圧が小さくなり、書き込み不
良を起しにくく、構造プロセスのマージンが広大する利
点を持っている。
部が絶縁層となっていることにより、ウエルの容量は、
ｂｕｌｋ基板を使用する時に比べて、小さくなり、書き
込み時に非書き込みビットでのコントロールゲートとフ
ローティングゲートとの電圧が小さくなり、書き込み不
良を起しにくく、構造プロセスのマージンが広大する利
点を持っている。
【００６９】次に、本発明の第２実施例の作製方法につ
いて図８を用いて説明する。ＳＯＩ基板７１に、ｎ型ウ
エル７７とｐ型ウエル７８をそれぞれの領域に形成した
後、ｎ型ＭＯＳＴＦＴ、ｐ型ＭＯＳＴＦＴを作製する領
域を７９，８０に示す如く、パターニングする。その
後、第１実施例と同様の工程により、第１層目のｐｏｌ
ｙＳｉ、ｎ型，ｐ型のソース、ドレインを形成する。形
成後、ＴＥＯＳ絶縁層を形成し、エッチバックにより、
最も高いフローティングゲート５７の上部を露出させ
る。露出後、希フッ酸で、第１ｐｏｌｙＳｉ表面の酸化
膜を一担除去した後、化学的酸化もしくは低温熱酸化に
より、上記表面に薄い絶縁層を形成し、ワード線５１を
形成する。これにより平坦化構造となり、上部６８の金
属配線のパターンサイズ縮小しても高歩留りのものが実
現できた。 （第３実施例）次に、本発明の第３実施例について、図
９を用いて説明する。
いて図８を用いて説明する。ＳＯＩ基板７１に、ｎ型ウ
エル７７とｐ型ウエル７８をそれぞれの領域に形成した
後、ｎ型ＭＯＳＴＦＴ、ｐ型ＭＯＳＴＦＴを作製する領
域を７９，８０に示す如く、パターニングする。その
後、第１実施例と同様の工程により、第１層目のｐｏｌ
ｙＳｉ、ｎ型，ｐ型のソース、ドレインを形成する。形
成後、ＴＥＯＳ絶縁層を形成し、エッチバックにより、
最も高いフローティングゲート５７の上部を露出させ
る。露出後、希フッ酸で、第１ｐｏｌｙＳｉ表面の酸化
膜を一担除去した後、化学的酸化もしくは低温熱酸化に
より、上記表面に薄い絶縁層を形成し、ワード線５１を
形成する。これにより平坦化構造となり、上部６８の金
属配線のパターンサイズ縮小しても高歩留りのものが実
現できた。 （第３実施例）次に、本発明の第３実施例について、図
９を用いて説明する。
【００７０】図９の（ａ）は、メモリセル図の平面図
で、この平面図のＸ2 Ｘ2 ′断面を図９の（ｂ）に、Ｙ
2 Ｙ2 ′断面を図９の（ｃ）に示す。９１，９２，９３
はワード線、９４，９５はＮＡＮＤ型に接続されたｐ型
ＭＯＳＦＥＴのソース、ドレインとなるｐ+ 拡散層、９
６，９７は上記ＭＯＳＦＥＴのフローティングゲート、
９８，９９は上記ＭＯＳＦＥＴのｎ型ウエル層、８１は
ｐ型基板、８２，８３はｎ+ 埋め込み層、１０１はフロ
ーティングゲート表面に形成されたメタル層でたとえ
ば、Ｔａ系金属層（Ｔａ，ＴａＮ）、１０２は、上記メ
タルを含む絶縁層である。なお図９（ｂ），（ｃ）から
明らかなように、フローティングゲート９６，９７はウ
エル層９８，９９をはさみ、対向部分を有している。
で、この平面図のＸ2 Ｘ2 ′断面を図９の（ｂ）に、Ｙ
2 Ｙ2 ′断面を図９の（ｃ）に示す。９１，９２，９３
はワード線、９４，９５はＮＡＮＤ型に接続されたｐ型
ＭＯＳＦＥＴのソース、ドレインとなるｐ+ 拡散層、９
６，９７は上記ＭＯＳＦＥＴのフローティングゲート、
９８，９９は上記ＭＯＳＦＥＴのｎ型ウエル層、８１は
ｐ型基板、８２，８３はｎ+ 埋め込み層、１０１はフロ
ーティングゲート表面に形成されたメタル層でたとえ
ば、Ｔａ系金属層（Ｔａ，ＴａＮ）、１０２は、上記メ
タルを含む絶縁層である。なお図９（ｂ），（ｃ）から
明らかなように、フローティングゲート９６，９７はウ
エル層９８，９９をはさみ、対向部分を有している。
【００７１】本構造の第１、第２実施例に対する特徴
は、フローティングゲート９６，９７の平面サイズが小
さく形成され、事実上、１ビット当りのセル面積がさら
に縮小化が図れ、高集積に適している点である。この構
造が実現できた理由は、図９の（ｂ）に示す如く、セル
部のトランジスタが立体的構造を有し、上記トランジス
タの上部１０３だけでなく、側壁部１０４も利用するこ
とにより、フローティングゲート容量を大きくできた事
により達成された。
は、フローティングゲート９６，９７の平面サイズが小
さく形成され、事実上、１ビット当りのセル面積がさら
に縮小化が図れ、高集積に適している点である。この構
造が実現できた理由は、図９の（ｂ）に示す如く、セル
部のトランジスタが立体的構造を有し、上記トランジス
タの上部１０３だけでなく、側壁部１０４も利用するこ
とにより、フローティングゲート容量を大きくできた事
により達成された。
【００７２】本第３実施例の第２の特徴について以下説
明する。
明する。
【００７３】本構造は、チャネル部９８，９９を平行に
配置されたフローティングゲート９６，９７により制御
するために、通常のｂｕｌｋ型ＦＥＴと異なりＳＯＩ型
の動作となる。これにより、実効的移動度が高く、高
速、読出し等が達成されるばかりでなく、トランジスタ
の微細化が進められた時に生じる短チャネル効果も抑制
され、より小型化が容易に実現できる。それは、両側ゲ
ートで制御し、高電界が印加されにくく、ポテンシャル
の制御ができる事による。よって、単純に平面サイズを
小さくしたままフローティングゲート容量を大きくで
き、微細化されるばかりでなく微細化に最適なトランジ
スタ構造であると言える。
配置されたフローティングゲート９６，９７により制御
するために、通常のｂｕｌｋ型ＦＥＴと異なりＳＯＩ型
の動作となる。これにより、実効的移動度が高く、高
速、読出し等が達成されるばかりでなく、トランジスタ
の微細化が進められた時に生じる短チャネル効果も抑制
され、より小型化が容易に実現できる。それは、両側ゲ
ートで制御し、高電界が印加されにくく、ポテンシャル
の制御ができる事による。よって、単純に平面サイズを
小さくしたままフローティングゲート容量を大きくで
き、微細化されるばかりでなく微細化に最適なトランジ
スタ構造であると言える。
【００７４】又、ＳＯＩ型トランジスタでの問題とし
て、トランジスタがＯＮからＯＦＦにスイッチした直
後、チャネル部に残留する少数キャリアによりＯＦＦが
おくれることが指摘されているが、本構造の場合、チャ
ネル直下にｎ+ 層が設けられ、その少数キャリアの残留
が防止できるため、さらに高速なメモリ動作が実現でき
る。
て、トランジスタがＯＮからＯＦＦにスイッチした直
後、チャネル部に残留する少数キャリアによりＯＦＦが
おくれることが指摘されているが、本構造の場合、チャ
ネル直下にｎ+ 層が設けられ、その少数キャリアの残留
が防止できるため、さらに高速なメモリ動作が実現でき
る。
【００７５】本発明の第３実施例の構造の第３の特徴
は、フローティングゲート９６，９７のオーバーサイズ
でワード線９１〜９３のパターニングがなされている事
である。これにより、ワード線パターニング時にフロー
ティングゲート表面がエッチングプラズマ等にさらされ
る事がなくなり、フローティングゲートとワード線との
間の絶縁耐圧の信頼性がさらに向上した。
は、フローティングゲート９６，９７のオーバーサイズ
でワード線９１〜９３のパターニングがなされている事
である。これにより、ワード線パターニング時にフロー
ティングゲート表面がエッチングプラズマ等にさらされ
る事がなくなり、フローティングゲートとワード線との
間の絶縁耐圧の信頼性がさらに向上した。
【００７６】次に、本発明の第３実施例の構造の第４の
特徴は、フローティングゲート９６，９７をＴａＳｉX
からなるポリサイドとし、フローティングゲートの膜厚
を薄くしても低抵抗なものとなっているばかりでなく、
上記フローティングゲートの表面層に上記金属を含む良
質な絶縁層をセルフアラインで形成した事による。本発
明のメモリ構造は、所望の耐圧たとえば、５Ｖで、確実
にワード線とフローティングゲートとが、低抵抗化さ
れ、３Ｖでは確実に高抵抗状態が維持される必要があ
る。絶縁層を薄くして、所望の耐圧を得るように調整す
ると、リーク電流が流れ始めてしまうことが生じる。
特徴は、フローティングゲート９６，９７をＴａＳｉX
からなるポリサイドとし、フローティングゲートの膜厚
を薄くしても低抵抗なものとなっているばかりでなく、
上記フローティングゲートの表面層に上記金属を含む良
質な絶縁層をセルフアラインで形成した事による。本発
明のメモリ構造は、所望の耐圧たとえば、５Ｖで、確実
にワード線とフローティングゲートとが、低抵抗化さ
れ、３Ｖでは確実に高抵抗状態が維持される必要があ
る。絶縁層を薄くして、所望の耐圧を得るように調整す
ると、リーク電流が流れ始めてしまうことが生じる。
【００７７】したがって、少なくとも一部にバンドギャ
ップの広い絶縁特性の良好なち密な膜を設けることが重
要となる。この場合、フローティングゲートとなる第１
層目のｐｏｌｙＳｉ表面に、Ｔａ，ＴａＮ，Ｎｉ，Ｚｒ
等の金属層を設けもしくはｐｏｌｙサイド化しておき、
２層目のｐｏｌｙＳｉ形成前に上記金属層を含む絶縁層
を設けた。これにより所望の耐圧でしかも、リークの従
来に比較して５０％以上少ない良好な絶縁層が形成でき
た。
ップの広い絶縁特性の良好なち密な膜を設けることが重
要となる。この場合、フローティングゲートとなる第１
層目のｐｏｌｙＳｉ表面に、Ｔａ，ＴａＮ，Ｎｉ，Ｚｒ
等の金属層を設けもしくはｐｏｌｙサイド化しておき、
２層目のｐｏｌｙＳｉ形成前に上記金属層を含む絶縁層
を設けた。これにより所望の耐圧でしかも、リークの従
来に比較して５０％以上少ない良好な絶縁層が形成でき
た。
【００７８】これにより、メモリのエラーレートはさら
に少なくなり、高信頼、高安定なメモリが実現できた。
に少なくなり、高信頼、高安定なメモリが実現できた。
【００７９】次に本発明の第３実施例のメモリ作製方法
について図１０〜図１６を用いて説明する。図９は、ｂ
ｕｌｋＳｉ基板上に形成した例を示したが、ＳＯＩ基板
でも同等の構造が形成でき、かつ、第２実施例で説明し
た如く、素子分離が容易となるため、図１０〜図１６の
作製方法の説明は、ＳＯＩ基板の場合とする。又説明の
簡約化を図るためにセルｐ型ＴＦＴのみとする。
について図１０〜図１６を用いて説明する。図９は、ｂ
ｕｌｋＳｉ基板上に形成した例を示したが、ＳＯＩ基板
でも同等の構造が形成でき、かつ、第２実施例で説明し
た如く、素子分離が容易となるため、図１０〜図１６の
作製方法の説明は、ＳＯＩ基板の場合とする。又説明の
簡約化を図るためにセルｐ型ＴＦＴのみとする。
【００８０】図１０に示すように、ＳＯＩウエハ表面１
０５で、ｐ型ＭＯＳＦＥＴを作製する領域に、ｎ型埋め
込み層となるｎ+ 層を形成する。この形成にあたって
は、１０６に示すようにイオン注入による方法、又、貼
り合せＳＯＩウエハを作る時点で、不純物をドープして
おく方法等を用いることができる。上記ｎ+ 層を形成す
るＳｉ層の膜厚は、数１０００Åと極力薄く形成するこ
とが望ましい。
０５で、ｐ型ＭＯＳＦＥＴを作製する領域に、ｎ型埋め
込み層となるｎ+ 層を形成する。この形成にあたって
は、１０６に示すようにイオン注入による方法、又、貼
り合せＳＯＩウエハを作る時点で、不純物をドープして
おく方法等を用いることができる。上記ｎ+ 層を形成す
るＳｉ層の膜厚は、数１０００Åと極力薄く形成するこ
とが望ましい。
【００８１】次に、図１１に示す如く、ｎ+ 層１０７上
に、１μｍのエピタキシャル膜１０８を成長させた。成
長にあたっては、ｎ+ 層からの不純物のわき上がり、ま
たはオートドープを防止するために、低温かつ高速の成
膜が望ましい。又、エピタキシャル工程は、コスト高を
生じるため、エピタキシャル膜１０８の濃度のいかんに
応じて必要ない場合もあることは言うまでもない。
に、１μｍのエピタキシャル膜１０８を成長させた。成
長にあたっては、ｎ+ 層からの不純物のわき上がり、ま
たはオートドープを防止するために、低温かつ高速の成
膜が望ましい。又、エピタキシャル工程は、コスト高を
生じるため、エピタキシャル膜１０８の濃度のいかんに
応じて必要ない場合もあることは言うまでもない。
【００８２】次に図１２に示す如く、活性層となる部分
１０９以外を異方性エッチングによりパターニングし
た。レジストパターニングとしては、ｉ線ステッパで位
相シフトマスクもしくは変形照明等を用いることによ
り、０．３５μｍレベルのパターニングが可能になっ
た。又、ＡｒＦエキシマレーザーを用いたステッパ、Ｅ
Ｂ抽画等もさらに微細パターニングには有効である。
１０９以外を異方性エッチングによりパターニングし
た。レジストパターニングとしては、ｉ線ステッパで位
相シフトマスクもしくは変形照明等を用いることによ
り、０．３５μｍレベルのパターニングが可能になっ
た。又、ＡｒＦエキシマレーザーを用いたステッパ、Ｅ
Ｂ抽画等もさらに微細パターニングには有効である。
【００８３】その後、図１３に示す如く、１０９の表面
に酸窒化膜１１０を形成した。
に酸窒化膜１１０を形成した。
【００８４】Ｓｉ表面をＯ2 雰囲気１１００℃５０秒で
酸化した後、ＮＨ3 雰囲気で９００℃６０秒、最後にＮ
2 Ｏ雰囲気で１１００℃３０秒の処理を行った。絶縁層
形成後、１１１に示す如く、フローティングゲートとな
るｐｏｌｙＳｉと金属層とを連続的に成膜した。ｐｏｌ
ｙＳｉはＬｐＣＶＤで６２０℃で２０００Å成膜し、そ
の上にスパッタで、Ｔａを１５００Å成膜し、上記Ｔａ
金属表面にＰｈｏｓイオンをイオン注入し表面層にＴａ
金属を含むＴａポリサイドができた。
酸化した後、ＮＨ3 雰囲気で９００℃６０秒、最後にＮ
2 Ｏ雰囲気で１１００℃３０秒の処理を行った。絶縁層
形成後、１１１に示す如く、フローティングゲートとな
るｐｏｌｙＳｉと金属層とを連続的に成膜した。ｐｏｌ
ｙＳｉはＬｐＣＶＤで６２０℃で２０００Å成膜し、そ
の上にスパッタで、Ｔａを１５００Å成膜し、上記Ｔａ
金属表面にＰｈｏｓイオンをイオン注入し表面層にＴａ
金属を含むＴａポリサイドができた。
【００８５】次に図１４の１１２に示す如く、フローテ
ィングゲートのパターニングを行い、そのレジストマス
クを用いて、１１３に示すように、ボロンをイオン注入
し、ソース、ドレインを形成する。
ィングゲートのパターニングを行い、そのレジストマス
クを用いて、１１３に示すように、ボロンをイオン注入
し、ソース、ドレインを形成する。
【００８６】その後図１５に示す如く、１１４で示すＴ
ＥＯＳを成膜し、レジストを塗布後、エッチバックを用
い、上記１１２の表面１１５を露出させる。露出後、露
出部の洗浄を行い、一たん、Ｔａを含む表面層の絶縁層
を取り除いた後、Ｏ2 雰囲気で２００〜４００℃の熱処
理を行い、Ｔａ金属を含む酸化絶縁層を形成した。上記
酸化絶縁層形成においては、プラズマ照射を併用するも
のでも良い。ガスとしてはＡｒ／Ｏ2 を３００／８ｓｃ
ｃｍ、圧力３０ｍｔｏｒｒ温度４５０℃で行った。
ＥＯＳを成膜し、レジストを塗布後、エッチバックを用
い、上記１１２の表面１１５を露出させる。露出後、露
出部の洗浄を行い、一たん、Ｔａを含む表面層の絶縁層
を取り除いた後、Ｏ2 雰囲気で２００〜４００℃の熱処
理を行い、Ｔａ金属を含む酸化絶縁層を形成した。上記
酸化絶縁層形成においては、プラズマ照射を併用するも
のでも良い。ガスとしてはＡｒ／Ｏ2 を３００／８ｓｃ
ｃｍ、圧力３０ｍｔｏｒｒ温度４５０℃で行った。
【００８７】図１６に示す如く、フローティングゲート
表面の酸化絶縁層をおおうようにワード線１１６の２層
目のｐｏｌｙＳｉをパターニングした。その後は、ＢＰ
ＳＧ等の層間絶縁層を設け、コンタクトホール、配線用
メタル、パシベーション用絶縁層、パットのエッチング
を行いチップを試作した。
表面の酸化絶縁層をおおうようにワード線１１６の２層
目のｐｏｌｙＳｉをパターニングした。その後は、ＢＰ
ＳＧ等の層間絶縁層を設け、コンタクトホール、配線用
メタル、パシベーション用絶縁層、パットのエッチング
を行いチップを試作した。
【００８８】本説明では、フローティングゲート表面に
金属層を積層する構造について行ったが、第１、第２実
施例と同様にｐｏｌｙＳｉ単層でｐｏｌｙＳｉ上の酸化
膜でも良い。
金属層を積層する構造について行ったが、第１、第２実
施例と同様にｐｏｌｙＳｉ単層でｐｏｌｙＳｉ上の酸化
膜でも良い。
【００８９】又、ウエル層上部のエッジ部にウエルより
も同導電型の高濃度層を設けることにより、エッジ部で
のしきい値変化やエッジ部での耐圧不良を防止でき有効
である。 （第４実施例）次に本発明の第４実施例について図１
７、図１８〜図２１を用いて説明する。本第４実施例
は、セル配列をＮＯＲ型とし、ランダムアクセス等の機
能面の特性を向上させたものである。図１７は、本第４
実施例のセル部の等価回路を示すもので、１２０、１２
１は埋め込みビット線、１２２，１２３は埋め込みソー
ス線で拡散層から構成され、各セルごとにはコンタクト
をなくしセル面積縮小を図っている。上記埋め込みビッ
ト線及びソース線は８ｂｉｔもしくは３２ｂｉｔ、もし
くは６４ｂｉｔ等、用途に応じて所望の周期で選択トラ
ンジスタ１２４，１２５を介して共通ソース線１２６及
び主ビット線１２７，１２８に接続されている。１２
９，１３０，１３１はワード線である。セル部のトラン
ジスタ１３２はｎ型ＭＯＳＦＥＴを用い、上述のソー
ス、ドレインの拡散層はｎ+ となる。１３３，１３４
は、各列に設けられたｐ型ウエル層で、各列間は分離さ
れている。
も同導電型の高濃度層を設けることにより、エッジ部で
のしきい値変化やエッジ部での耐圧不良を防止でき有効
である。 （第４実施例）次に本発明の第４実施例について図１
７、図１８〜図２１を用いて説明する。本第４実施例
は、セル配列をＮＯＲ型とし、ランダムアクセス等の機
能面の特性を向上させたものである。図１７は、本第４
実施例のセル部の等価回路を示すもので、１２０、１２
１は埋め込みビット線、１２２，１２３は埋め込みソー
ス線で拡散層から構成され、各セルごとにはコンタクト
をなくしセル面積縮小を図っている。上記埋め込みビッ
ト線及びソース線は８ｂｉｔもしくは３２ｂｉｔ、もし
くは６４ｂｉｔ等、用途に応じて所望の周期で選択トラ
ンジスタ１２４，１２５を介して共通ソース線１２６及
び主ビット線１２７，１２８に接続されている。１２
９，１３０，１３１はワード線である。セル部のトラン
ジスタ１３２はｎ型ＭＯＳＦＥＴを用い、上述のソー
ス、ドレインの拡散層はｎ+ となる。１３３，１３４
は、各列に設けられたｐ型ウエル層で、各列間は分離さ
れている。
【００９０】次に、駆動方法について、説明する。まず
書き込み動作について説明する。書き込みビットを図１
７の１３２に示すセル部のトランジスタとする場合、こ
のトランジスタの埋め込みソース線１２２、埋め込みビ
ット線１２０及びｐ型ウエル１３３を０Ｖに固定し、一
方、その他の列の少なくともウエル電位、図１７では１
３４をフローティング状態にセットする。次にワード線
１２９に１０Ｖのパルスを印加すると、１３２に示すト
ランジスタのフローティングゲートとワード線１２９と
の間に約６Ｖレベルの電圧がかかり、上記フローティン
グゲートとワード線とが低抵抗状態となる。一方、１３
５のトランジスタのフローティングゲートとワード線１
２９との間には、ウエル１３４はフローティング状態に
なっているために１Ｖ以下のバイアスしか印加されず高
抵抗状態が維持される。各ワード線は、同時に駆動し、
並列書き込みできることも言うまでもない。
書き込み動作について説明する。書き込みビットを図１
７の１３２に示すセル部のトランジスタとする場合、こ
のトランジスタの埋め込みソース線１２２、埋め込みビ
ット線１２０及びｐ型ウエル１３３を０Ｖに固定し、一
方、その他の列の少なくともウエル電位、図１７では１
３４をフローティング状態にセットする。次にワード線
１２９に１０Ｖのパルスを印加すると、１３２に示すト
ランジスタのフローティングゲートとワード線１２９と
の間に約６Ｖレベルの電圧がかかり、上記フローティン
グゲートとワード線とが低抵抗状態となる。一方、１３
５のトランジスタのフローティングゲートとワード線１
２９との間には、ウエル１３４はフローティング状態に
なっているために１Ｖ以下のバイアスしか印加されず高
抵抗状態が維持される。各ワード線は、同時に駆動し、
並列書き込みできることも言うまでもない。
【００９１】次に、読出し動作について説明する。ｎ型
ＭＯＳＦＥＴのしきい値は約１．５Ｖとなっている。読
出し時は、すべてのセルのウエル電位は、最低電位の値
に固定し、読出しワード線の電圧は、２．０Ｖ、非読出
しワード線は０Ｖとする。読出し前に各ビット線をＶDD
＝２Ｖでプリチャージしておき、ビット線用スイッチ１
２５をＯＦＦし、選択ワード線を２Ｖにする。書き込ま
れたセルは、実質ゲート バイアスは２Ｖとなり、チャ
ネルはＯＮし、ビット線はソース電位たとえば０Ｖにな
る。一方、非書き込みセルはフローティングゲートとの
間で容量分割をうけ、実質ゲートバイアスは１．２Ｖと
なり、しきい値以下により、上記セルのトランジスタは
ＯＦＦ状態でビット線はＶDDのままとなる。これらのビ
ット線の電位変化を第１実施例と同様センスアンプで読
出す。
ＭＯＳＦＥＴのしきい値は約１．５Ｖとなっている。読
出し時は、すべてのセルのウエル電位は、最低電位の値
に固定し、読出しワード線の電圧は、２．０Ｖ、非読出
しワード線は０Ｖとする。読出し前に各ビット線をＶDD
＝２Ｖでプリチャージしておき、ビット線用スイッチ１
２５をＯＦＦし、選択ワード線を２Ｖにする。書き込ま
れたセルは、実質ゲート バイアスは２Ｖとなり、チャ
ネルはＯＮし、ビット線はソース電位たとえば０Ｖにな
る。一方、非書き込みセルはフローティングゲートとの
間で容量分割をうけ、実質ゲートバイアスは１．２Ｖと
なり、しきい値以下により、上記セルのトランジスタは
ＯＦＦ状態でビット線はＶDDのままとなる。これらのビ
ット線の電位変化を第１実施例と同様センスアンプで読
出す。
【００９２】次に本第４実施例の平面構造及び断面構造
を図１８〜図２１を用いて説明する。図１８はメモリセ
ル部の平面図、図１９はそのＸ3 Ｘ3 ′断面図、図２０
はＸ 4 Ｘ4 ′断面図、図２１はＹ3 Ｙ3 ′断面図であ
る。
を図１８〜図２１を用いて説明する。図１８はメモリセ
ル部の平面図、図１９はそのＸ3 Ｘ3 ′断面図、図２０
はＸ 4 Ｘ4 ′断面図、図２１はＹ3 Ｙ3 ′断面図であ
る。
【００９３】図１７と同一領域は同一番号を記し、説明
は省略する。本実施例では、ｂｕｌｋＳｉ上の構造を示
したが、前述した実施例と同様、ＳＯＩ基板上に作製す
ることもできる。各列間のウエルは１４５に示す厚い選
択酸化膜で分離されており、一方、各行のフローティン
グゲート間の分離は薄い選択酸化膜１４４により分離さ
れている。各埋め込みビット線は、８ｂｉｔ〜６４ｂｉ
ｔおきにグローベルビット線用金属配線１４６，１４７
と接続されている。１４０〜１４３はフローティングゲ
ートである。
は省略する。本実施例では、ｂｕｌｋＳｉ上の構造を示
したが、前述した実施例と同様、ＳＯＩ基板上に作製す
ることもできる。各列間のウエルは１４５に示す厚い選
択酸化膜で分離されており、一方、各行のフローティン
グゲート間の分離は薄い選択酸化膜１４４により分離さ
れている。各埋め込みビット線は、８ｂｉｔ〜６４ｂｉ
ｔおきにグローベルビット線用金属配線１４６，１４７
と接続されている。１４０〜１４３はフローティングゲ
ートである。
【００９４】本第４実施例のＮＯＲ型にすることによ
り、各種読出し方式、書き込み方式が可能となり、いろ
いろなシステムに対応可能となるという利点をもつ。 （第５実施例）次に、本発明の第５実施例について図２
２を用いて説明する。前述の実施例と同一箇所は同一番
号で記し、説明は省略する。１５０は第１実施例で示し
たメモリ部、１５１はＳＲＡＭ部、１５２はＳＲＡＭの
データを逐次読出すための走査回路、１５３はＳＲＡＭ
のデータと、本発明のメモリの読出し結果の正誤を確認
するためのＥＸＯＲ回路、１５４は上記ＥＸＯＲ回路の
出力をうけ、１５０のメモリ部の駆動を制御するための
制御回路である。１５５はＣＭＯＳ型ＳＲＡＭメモリセ
ル部でｐ型ＭＯＳ負荷形が低消費電力で好適である。Ｔ
Ｒ１，ＴＲ２，ＴＲ３，ＴＲ４はＳＲＡＭメモリセル駆
動を制御するためのＭＯＳスイッチ、１５６は共通デー
タ線、１５７はセンスアンプ、１５８は出力バッファ、
１５９は出力バッファの出力を選択するスイッチ、１６
０，１６１，１６６，１６７，１６８は、フローティン
グゲート１６２を介してＣＭＯＳインバータに入力され
るゲート、１６３はｐ型ＭＯＳトランジスタ、１６４は
ｎ型ＭＯＳトランジスタである。１６５は１段目のＣＭ
ＯＳインバータの出力で、これは、２段目のＣＭＯＳイ
ンバータの１６６に示すゲートに入力されている。１６
９は２段目のＣＭＯＳインバータの出力で前記制御回路
１５４に入力されている。１７０，１７１，１７２はワ
ード線で、本発明のメモリセル部及びＳＲＡＭメモリ部
に共通に配置されている。
り、各種読出し方式、書き込み方式が可能となり、いろ
いろなシステムに対応可能となるという利点をもつ。 （第５実施例）次に、本発明の第５実施例について図２
２を用いて説明する。前述の実施例と同一箇所は同一番
号で記し、説明は省略する。１５０は第１実施例で示し
たメモリ部、１５１はＳＲＡＭ部、１５２はＳＲＡＭの
データを逐次読出すための走査回路、１５３はＳＲＡＭ
のデータと、本発明のメモリの読出し結果の正誤を確認
するためのＥＸＯＲ回路、１５４は上記ＥＸＯＲ回路の
出力をうけ、１５０のメモリ部の駆動を制御するための
制御回路である。１５５はＣＭＯＳ型ＳＲＡＭメモリセ
ル部でｐ型ＭＯＳ負荷形が低消費電力で好適である。Ｔ
Ｒ１，ＴＲ２，ＴＲ３，ＴＲ４はＳＲＡＭメモリセル駆
動を制御するためのＭＯＳスイッチ、１５６は共通デー
タ線、１５７はセンスアンプ、１５８は出力バッファ、
１５９は出力バッファの出力を選択するスイッチ、１６
０，１６１，１６６，１６７，１６８は、フローティン
グゲート１６２を介してＣＭＯＳインバータに入力され
るゲート、１６３はｐ型ＭＯＳトランジスタ、１６４は
ｎ型ＭＯＳトランジスタである。１６５は１段目のＣＭ
ＯＳインバータの出力で、これは、２段目のＣＭＯＳイ
ンバータの１６６に示すゲートに入力されている。１６
９は２段目のＣＭＯＳインバータの出力で前記制御回路
１５４に入力されている。１７０，１７１，１７２はワ
ード線で、本発明のメモリセル部及びＳＲＡＭメモリ部
に共通に配置されている。
【００９５】次に、本発明の第５実施例の動作方法につ
いて説明する。１５０の所望の１列及びこの１列と同一
データを１５１のＳＲＡＭセルに書き込む。次に、１５
０のメモリを読出しモードに変更し上記１列のデータを
センスアンプ１５で、逐次読出す。それと同期して、１
５１のＳＲＡＭセルより、走査回路１５２によって、対
応するビットをセンスアンプ１５７から読出し、それぞ
れの読出し出力を１５３のＥＸＯＲ回路のゲート１６０
に入力する。１５３に示す回路の出力は、１６０と１６
１のゲートに入力される値が異なる時高レベル、同一の
時低レベルを出力するので、この出力からメモリ部１５
０に正しく書き込まれ正しく読出されているかをチェッ
クすることができる。
いて説明する。１５０の所望の１列及びこの１列と同一
データを１５１のＳＲＡＭセルに書き込む。次に、１５
０のメモリを読出しモードに変更し上記１列のデータを
センスアンプ１５で、逐次読出す。それと同期して、１
５１のＳＲＡＭセルより、走査回路１５２によって、対
応するビットをセンスアンプ１５７から読出し、それぞ
れの読出し出力を１５３のＥＸＯＲ回路のゲート１６０
に入力する。１５３に示す回路の出力は、１６０と１６
１のゲートに入力される値が異なる時高レベル、同一の
時低レベルを出力するので、この出力からメモリ部１５
０に正しく書き込まれ正しく読出されているかをチェッ
クすることができる。
【００９６】１５３に示すＥＸＯＲ回路は、フローティ
ングゲートを介して多入力ゲートを有するＣＭＯＳ回路
であり、１５０のメモリ領域と同等の構造から作製で
き、かつ、少ないトランジスタ数で高機能の処理が可能
となる。本実施例では、ＥＸＯＲ論理演算を実行した
が、フローティングゲートを介して、入力８ビット分の
入力ゲートを設け、上述と同様ＣＭＯＳインバータを構
成すると、入力データの多数決論理が２コのトランジス
タ（ｎ型ＭＯＳ及びｐ型ＭＯＳ）で可能になる。この多
数決論理を用して、入力データ８ビットのパリティーと
読出し８ｂｉｔのパリティーチェックを行うことも可能
である。
ングゲートを介して多入力ゲートを有するＣＭＯＳ回路
であり、１５０のメモリ領域と同等の構造から作製で
き、かつ、少ないトランジスタ数で高機能の処理が可能
となる。本実施例では、ＥＸＯＲ論理演算を実行した
が、フローティングゲートを介して、入力８ビット分の
入力ゲートを設け、上述と同様ＣＭＯＳインバータを構
成すると、入力データの多数決論理が２コのトランジス
タ（ｎ型ＭＯＳ及びｐ型ＭＯＳ）で可能になる。この多
数決論理を用して、入力データ８ビットのパリティーと
読出し８ｂｉｔのパリティーチェックを行うことも可能
である。
【００９７】図２２の動作説明をひきつづき説明する。
１６９の出力結果で誤動作が確認できた場合、１５０の
メモリの次の列に上記ＳＲＡＭデータを再度書き込む。
これにより書き込みエラー、読出しエラーを補正する動
作が可能になった。
１６９の出力結果で誤動作が確認できた場合、１５０の
メモリの次の列に上記ＳＲＡＭデータを再度書き込む。
これにより書き込みエラー、読出しエラーを補正する動
作が可能になった。
【００９８】又、データ列の少なくとも１ｂｉｔを各列
データの正誤判定ビットとして割りあてておき、読出し
時に確認できるようにすることも行った。
データの正誤判定ビットとして割りあてておき、読出し
時に確認できるようにすることも行った。
【００９９】又、図１３の構成では、ＳＲＡＭのメモリ
は、１５０のメモリの１列分のものになっているがこの
サイズに限定される事なく、バッファメモリとするレベ
ルまでメモリサイズを増やし、高速なランダムアクセ
ス、書き込みもできる工夫も図れる。又、バッファメモ
リをＳＲＡＭを例に説明したが、ＤＲＡＭやフラッシュ
メモリ等を同一チップ上に配置し上記動作を行っても良
い事は言うまでもない。
は、１５０のメモリの１列分のものになっているがこの
サイズに限定される事なく、バッファメモリとするレベ
ルまでメモリサイズを増やし、高速なランダムアクセ
ス、書き込みもできる工夫も図れる。又、バッファメモ
リをＳＲＡＭを例に説明したが、ＤＲＡＭやフラッシュ
メモリ等を同一チップ上に配置し上記動作を行っても良
い事は言うまでもない。
【０１００】以上説明した第４実施例の構成は、 エラーレートが極めて少ない。 正しい書き込みがなされているかチップ上で確認でき
る。 上記確認する論理回路が本メモリの構造と同一構成に
より作製でき、新たなプロセスを追加せずにできる。 上記論理回路は、通常の論理回路よりも少ないトラン
ジスタで構成でき、周辺回路が小さい面積で実現できる
ため、低コスト、高機能化が図れる。 本発明のメモリ構造と異なるメモリ（ＳＲＡＭ、ＤＲ
ＡＭ、フラッシュ等）を内蔵しており、高速なランダム
アクセス・書き込みが実現する。 （第６実施例）本発明の第６実施例は、本発明の記憶装
置をパソコン等の外部記憶用カード（ＰＣカード）に応
用したものである。
る。 上記確認する論理回路が本メモリの構造と同一構成に
より作製でき、新たなプロセスを追加せずにできる。 上記論理回路は、通常の論理回路よりも少ないトラン
ジスタで構成でき、周辺回路が小さい面積で実現できる
ため、低コスト、高機能化が図れる。 本発明のメモリ構造と異なるメモリ（ＳＲＡＭ、ＤＲ
ＡＭ、フラッシュ等）を内蔵しており、高速なランダム
アクセス・書き込みが実現する。 （第６実施例）本発明の第６実施例は、本発明の記憶装
置をパソコン等の外部記憶用カード（ＰＣカード）に応
用したものである。
【０１０１】次に、本発明の応用例について説明する。
図２３は本発明をＰＣカードに応用したときのカードと
システムとの関係を示す図である。
図２３は本発明をＰＣカードに応用したときのカードと
システムとの関係を示す図である。
【０１０２】現状のＰＣカード対応のノートパソコンや
携帯型情報通信機器では、使用するＰＣカードのデバイ
スドライバーを主記憶に常駐させている。パソコンや携
帯型情報通信機器が複数種類のＰＣカードを使う場合、
あらかじめ主記憶部にそのデバイスドライバーを入れて
おく量が増加し、アプリケーションソフトによっては、
これらの容量が多く動かせないものがでることがあっ
た。
携帯型情報通信機器では、使用するＰＣカードのデバイ
スドライバーを主記憶に常駐させている。パソコンや携
帯型情報通信機器が複数種類のＰＣカードを使う場合、
あらかじめ主記憶部にそのデバイスドライバーを入れて
おく量が増加し、アプリケーションソフトによっては、
これらの容量が多く動かせないものがでることがあっ
た。
【０１０３】本メモリチップを用いて構成されるカード
には、このチップ上にＲＯＭ部も構成しておき、このカ
ードのデバイスドライバーやＣＩＳ情報（ｃａｒｄ−ｉ
ｎｆｏｒｍａｔｉｏｎ−ｓｔｒｕｃｔｕｒｅ）つまりカ
ードの種類や容量、カードの識別やコンフィギュレーシ
ョン情報なども格納し、カードが、主体に挿入された
時、図１２に示す如くカード挿入の通知又、デバイスド
ライバーダウンロードの支持にしたがい、ダウンロード
を実行する機能をそなえた。
には、このチップ上にＲＯＭ部も構成しておき、このカ
ードのデバイスドライバーやＣＩＳ情報（ｃａｒｄ−ｉ
ｎｆｏｒｍａｔｉｏｎ−ｓｔｒｕｃｔｕｒｅ）つまりカ
ードの種類や容量、カードの識別やコンフィギュレーシ
ョン情報なども格納し、カードが、主体に挿入された
時、図１２に示す如くカード挿入の通知又、デバイスド
ライバーダウンロードの支持にしたがい、ダウンロード
を実行する機能をそなえた。
【０１０４】又、カードと本体とのインターフェースは
ＰＣＭＣＩＡ（米国の標準化団体）とＪＥＩＤＡ（日本
の電子工業振興協会）のフォーマットに従い、６８ピン
コネクターで、データバス幅３２ビット、クロック周波
数１６ＭＨｚ、データ転送速度最大値６０Ｍバイト／ｓ
等に準拠する対応も行った。 （第７実施例）本発明の第７実施例について、図２４を
用いて説明する。本第７実施例は、光による情報入出力
を行うＩＣカードに関するものである。１８０は本発明
の記憶装置、１８１はバッテリー、１８２，１８５は、
半導体レーザーと光検出器、１８６はボード１７９に実
装された記憶装置や、レーザー光検出器をコントロール
する制御回路、１８３は透明樹脂パッケージ、１８４は
レンズである。本発明のＩＣカードは、書き込みデー
タ、読出しデータ、制御クロック等ＩＣカードにおいて
外部とやりとりする必要のある情報はすべて光で行い、
それ以外はすべて１９７ボート上に設けられた制御回路
１８６により実行する。
ＰＣＭＣＩＡ（米国の標準化団体）とＪＥＩＤＡ（日本
の電子工業振興協会）のフォーマットに従い、６８ピン
コネクターで、データバス幅３２ビット、クロック周波
数１６ＭＨｚ、データ転送速度最大値６０Ｍバイト／ｓ
等に準拠する対応も行った。 （第７実施例）本発明の第７実施例について、図２４を
用いて説明する。本第７実施例は、光による情報入出力
を行うＩＣカードに関するものである。１８０は本発明
の記憶装置、１８１はバッテリー、１８２，１８５は、
半導体レーザーと光検出器、１８６はボード１７９に実
装された記憶装置や、レーザー光検出器をコントロール
する制御回路、１８３は透明樹脂パッケージ、１８４は
レンズである。本発明のＩＣカードは、書き込みデー
タ、読出しデータ、制御クロック等ＩＣカードにおいて
外部とやりとりする必要のある情報はすべて光で行い、
それ以外はすべて１９７ボート上に設けられた制御回路
１８６により実行する。
【０１０５】又、１７９のボート上には、図１５には明
記していないものの、光学系の位置合せ用アライメント
マークが設けられ、本ＩＣカードを本カードの書き込
み、読出し装置にセットすると、所望の位置まで高速で
セットできる。本ＩＣカードは、 従来のＩＣカードと異なり、接続ピンの接触不良の問
題、ピンの信頼性の問題がなく、信頼性が高い。 ＩＣカード実装が、単純な一体整形による透明樹脂パ
ッケージであるため、きわめて低コストで実現できる。 半導体レーザーの変調周波数は高く、高ビットレート
の情報入出力ができかつ低パワー化が図れる。 等の利点を有している。 （第８実施例）本発明の第８実施例は、本発明の記憶装
置のフローティングゲートを構成する第１層目のｐｏｌ
ｙＳｉと、ワード線を構成する第２層目のｐｏｌｙＳｉ
をマトリックス状に配置しておき、ＡＮＤ回路とＯＲ回
路とを多数並べておき、マトリックスの交点の上記配線
間を高抵抗状態から低抵抗状態にかえ、実質的に接続す
ることにより、各ユーザーの使用目的により自由に論理
を設定できるプログラマブル論理アレーを内蔵した記憶
装置である。配線間の低抵抗化の箇所は、マトリックス
状に配置された配線に印加するバイアスにより実現でき
る。
記していないものの、光学系の位置合せ用アライメント
マークが設けられ、本ＩＣカードを本カードの書き込
み、読出し装置にセットすると、所望の位置まで高速で
セットできる。本ＩＣカードは、 従来のＩＣカードと異なり、接続ピンの接触不良の問
題、ピンの信頼性の問題がなく、信頼性が高い。 ＩＣカード実装が、単純な一体整形による透明樹脂パ
ッケージであるため、きわめて低コストで実現できる。 半導体レーザーの変調周波数は高く、高ビットレート
の情報入出力ができかつ低パワー化が図れる。 等の利点を有している。 （第８実施例）本発明の第８実施例は、本発明の記憶装
置のフローティングゲートを構成する第１層目のｐｏｌ
ｙＳｉと、ワード線を構成する第２層目のｐｏｌｙＳｉ
をマトリックス状に配置しておき、ＡＮＤ回路とＯＲ回
路とを多数並べておき、マトリックスの交点の上記配線
間を高抵抗状態から低抵抗状態にかえ、実質的に接続す
ることにより、各ユーザーの使用目的により自由に論理
を設定できるプログラマブル論理アレーを内蔵した記憶
装置である。配線間の低抵抗化の箇所は、マトリックス
状に配置された配線に印加するバイアスにより実現でき
る。
【０１０６】本プログラマブル論理アレーを記憶に内蔵
することにより、ユーザーの仕様にあった動作がマスク
変更なしに実現でき、低コスト、ユーザーへの給期短縮
が図れる。
することにより、ユーザーの仕様にあった動作がマスク
変更なしに実現でき、低コスト、ユーザーへの給期短縮
が図れる。
【０１０７】
【発明の効果】本発明の記録装置は、従来の半導体記憶
装置より大容量、１ｂｉｔセル面積が小さく、低コス
ト、書き込み情報で永久的で安定している、低消費電
圧、低電圧駆動可能、バッテリーなしでも記憶保持可
能、高信頼、駆動方法が容易で使い勝手が優れている、
高速書き込み、読出し可能、低エラーレート、使用環境
が広い、作製工程が短く、高歩留り、周辺回路として他
方式の記憶装置、論理回路等を同一チップ上に集積でき
チップの高機能化が図れる、等の効果があり、一般的に
コンピュータ用記憶装置のみならず、オーディオ用映像
情報記憶媒体としても使用でき、現状市販されているオ
ーディオテープ、ビデオテープ、ＣＤ−ＲＯＭ等を以上
の高性能特性をいかし置き換え使用することもできる。
又、携帯用機器の外部記憶装置、電子出版、制御用装
置、電子映像・画像メモリ例えば、スチルビデオ、ＦＡ
Ｘ、コピー機からの出力を本発明の記憶装置から構成さ
れるカードに書き込み、簡単に映像データが持ち運びで
きるシステムにも好適である。
装置より大容量、１ｂｉｔセル面積が小さく、低コス
ト、書き込み情報で永久的で安定している、低消費電
圧、低電圧駆動可能、バッテリーなしでも記憶保持可
能、高信頼、駆動方法が容易で使い勝手が優れている、
高速書き込み、読出し可能、低エラーレート、使用環境
が広い、作製工程が短く、高歩留り、周辺回路として他
方式の記憶装置、論理回路等を同一チップ上に集積でき
チップの高機能化が図れる、等の効果があり、一般的に
コンピュータ用記憶装置のみならず、オーディオ用映像
情報記憶媒体としても使用でき、現状市販されているオ
ーディオテープ、ビデオテープ、ＣＤ−ＲＯＭ等を以上
の高性能特性をいかし置き換え使用することもできる。
又、携帯用機器の外部記憶装置、電子出版、制御用装
置、電子映像・画像メモリ例えば、スチルビデオ、ＦＡ
Ｘ、コピー機からの出力を本発明の記憶装置から構成さ
れるカードに書き込み、簡単に映像データが持ち運びで
きるシステムにも好適である。
【図１】本発明の第１実施例の等価回路図である。
【図２】本発明の第１実施例の書き込み動作のタイミン
グチャートである。
グチャートである。
【図３】本発明の第１実施例の読出し動作のタイミング
チャートである。
チャートである。
【図４】本発明の第１実施例のセル部の平面図である。
【図５】（ａ），（ｂ）は本発明の第１実施例のセル部
の断面図である。
の断面図である。
【図６】（ａ）〜（ｄ）は本発明の第１実施例の作製方
法を示す工程図である。
法を示す工程図である。
【図７】（ａ），（ｂ）は本発明の第２実施例のセル部
の断面図である。
の断面図である。
【図８】（ａ）〜（ｃ）は本発明の第２実施例の作製方
法を示す工程図である。
法を示す工程図である。
【図９】（ａ）〜（ｃ）は本発明の第３実施例のセル部
の平面図と断面図である。
の平面図と断面図である。
【図１０】本発明の第３実施例の作製方法を示す工程図
である。
である。
【図１１】本発明の第３実施例の作製方法を示す工程図
である。
である。
【図１２】本発明の第３実施例の作製方法を示す工程図
である。
である。
【図１３】本発明の第３実施例の作製方法を示す工程図
である。
である。
【図１４】本発明の第３実施例の作製方法を示す工程図
である。
である。
【図１５】本発明の第３実施例の作製方法を示す工程図
である。
である。
【図１６】本発明の第３実施例の作製方法を示す工程図
である。
である。
【図１７】本発明の第４実施例のセル部等価回路であ
る。
る。
【図１８】本発明の第４実施例のセル部の平面図であ
る。
る。
【図１９】本発明の第４実施例のセル部の断面図であ
る。
る。
【図２０】本発明の第４実施例のセル部の断面図であ
る。
る。
【図２１】本発明の第４実施例のセル部の断面図であ
る。
る。
【図２２】本発明の第５実施例の等価回路である。
【図２３】本発明の第６実施例のＰＣカード応用時のシ
ステムブロック図である。
ステムブロック図である。
【図２４】本発明の第７実施例の記憶装置を示す図であ
る。
る。
１ コントロールゲート ２ フローティングゲート ３ ＭＯＳＦＥＴのウエル層 ４ ワード線 ５，６ ＭＯＳＦＥＴのソース、ドレイン部 ７ 列デコーダ ８ 列デコーダ ９ 行ドライバー １０ 行デコーダ １１〜４４ メモリセル １５ センスアンプ １６ バッファアンプ １７，１８ 列アドレスバッファ １９ 行アドレスバッファ ２０ アドレス入力 ２６ 行アドレスストローブ信号 ２７ 列アドレスストローブ信号 ２８ ライトイネーブル信号 ２９ 入力データ信号 ３０ 出力データ信号 ５１，５２，５３ ワード線 ５４，５５ Ｐ+ 層 ５６，５７ フローティングゲート ５８ Ｐ型ＭＯＳＦＥＴのチャネル部 ５９ ゲート絶縁層 ６０ Ｐ型基板 ６１ 絶縁層 ６３ 高濃度ｎ+ 層 ６４ フィールド酸化膜 ６５ ｎ+ 層 ６６ ｐｏｌｙＳｉ ６７ コンタクト ６８ 金属酸線 ６９ パット部 ７０ 層間絶縁層 ７１ ＳＯＩ基板 ７２ 酸化膜 ７３ 分離幅 ７４ 平坦化用絶縁層 ７５ ワード線 ７６ チャネル部 ７７ ｎ型ウエル ７８ ｐ型ウエル ７９，８０ ｎ型ＭＯＳＴＦＴ、ｐ型ＭＯＳＴＦＴ作製
領域 ８１ ｐ型基板 ８２，８３ ｎ+ 埋め込み層 ９１，９２，９３ ワード線 ９４，９５ ｐ+ 拡散層 ９６，９７ フローティングゲート ９８，９９ ｎ型ウエル層 １０１ メタル層 １０２ メタルを含む絶縁層 １０３ トランジスタの上部 １０４ トランジスタの側壁部 １０７ ｎ+ 層 １０８ エピタキシャル膜 １０９ 活性層となる部分 １１０ 酸窒化膜 １１１ ｐｏｌｙＳｉと金属層 １１２ フローティングゲート １１３ ソース、ドレイン １１４ ＴＥＯＳ １１５ フローティングゲートの表面 １１６ ワード線 １２０、１２１ 埋め込みビット線 １２２，１２３ 埋め込みソース線 １２４，１２５ 選択トランジスタ １２６ 共通ソース線 １２７，１２８ 主ビット線 １２９，１３０，１３１ ワード線 １３２，１３５ セル部のトランジスタ １３３，１３４ ｐ型ウエル層 １４０〜１４３ フローティングゲート １４４ 薄い選択酸化膜 １４５ 厚い選択酸化膜 １４６，１４７ 金属配線 １５０ メモリ部 １５１ ＳＲＡＭ部 １５２ 走査回路 １５３ ＥＸＯＲ回路 １５４ 制御回路 １５５ ＣＭＯＳ型ＳＲＡＭメモリセル部 １５６ 共通データ線 １５７ センスアンプ １５８ 出力バッファ １５９ 選択スイッチ １６０，１６１，１６６，１６７，１６８ ゲート １６２ フローティングゲート １６３ ｐ型ＭＯＳトランジスタ １６４ ｎ型ＭＯＳトランジスタ １６５，１６６ ＣＭＯＳインバータ １６９ ＣＭＯＳインバータの出力 １７０，１７１，１７２ ワード線 １７９ ボード １８０ 記憶装置 １８１ バッテリー １８２，１８５ 半導体レーザーと光検出器 １８３ 透明樹脂パッケージ １８４ レンズ １８６ 記憶装置，制御回路
領域 ８１ ｐ型基板 ８２，８３ ｎ+ 埋め込み層 ９１，９２，９３ ワード線 ９４，９５ ｐ+ 拡散層 ９６，９７ フローティングゲート ９８，９９ ｎ型ウエル層 １０１ メタル層 １０２ メタルを含む絶縁層 １０３ トランジスタの上部 １０４ トランジスタの側壁部 １０７ ｎ+ 層 １０８ エピタキシャル膜 １０９ 活性層となる部分 １１０ 酸窒化膜 １１１ ｐｏｌｙＳｉと金属層 １１２ フローティングゲート １１３ ソース、ドレイン １１４ ＴＥＯＳ １１５ フローティングゲートの表面 １１６ ワード線 １２０、１２１ 埋め込みビット線 １２２，１２３ 埋め込みソース線 １２４，１２５ 選択トランジスタ １２６ 共通ソース線 １２７，１２８ 主ビット線 １２９，１３０，１３１ ワード線 １３２，１３５ セル部のトランジスタ １３３，１３４ ｐ型ウエル層 １４０〜１４３ フローティングゲート １４４ 薄い選択酸化膜 １４５ 厚い選択酸化膜 １４６，１４７ 金属配線 １５０ メモリ部 １５１ ＳＲＡＭ部 １５２ 走査回路 １５３ ＥＸＯＲ回路 １５４ 制御回路 １５５ ＣＭＯＳ型ＳＲＡＭメモリセル部 １５６ 共通データ線 １５７ センスアンプ １５８ 出力バッファ １５９ 選択スイッチ １６０，１６１，１６６，１６７，１６８ ゲート １６２ フローティングゲート １６３ ｐ型ＭＯＳトランジスタ １６４ ｎ型ＭＯＳトランジスタ １６５，１６６ ＣＭＯＳインバータ １６９ ＣＭＯＳインバータの出力 １７０，１７１，１７２ ワード線 １７９ ボード １８０ 記憶装置 １８１ バッテリー １８２，１８５ 半導体レーザーと光検出器 １８３ 透明樹脂パッケージ １８４ レンズ １８６ 記憶装置，制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788 H01L 27/10 421 H01L 27/10 431 H01L 27/112 - 27/115
Claims (23)
- 【請求項１】 基板上に、一導電型の第１の半導体領域
と、該第１の半導体領域と接する該一導電型とは反対導
電型の第２及び第３の半導体領域と、該第２の半導体領
域と該第３の半導体領域を隔てる領域上に絶縁層を介し
て設けられた第１の電極と、該第１の電極上に絶縁層を
介して設けられた第２の電極と、を有する記憶装置にお
いて、 前記第１の電極と前記第２の電極との間の抵抗を高抵抗
から低抵抗に変化させることにより情報の書き込みがな
されることを特徴とする記憶装置。 - 【請求項２】 請求項１記載の記憶装置において、前記
抵抗値の変化を第２の電極に印加する電圧により行うこ
とを特徴とする記憶装置。 - 【請求項３】 請求項１記載の記憶装置において、前記
記憶装置を複数個有し、該複数個の記憶装置のｉ番目の
第２又は第３の半導体領域と、ｉ＋１番目の第３又は第
２の半導体領域とが電気的に接続されていることを特徴
とする記憶装置。 - 【請求項４】 請求項１記載の記憶装置において、前記
記憶装置を複数個有し、該複数個の記憶装置の第２の半
導体領域どうし及び第３の半導体領域どうしを互いに接
続したことを特徴とする記憶装置。 - 【請求項５】 請求項１記載の記憶装置において、前記
基板は絶縁層上にＳｉ層を有する基板であることを特徴
とする記憶装置。 - 【請求項６】 請求項１記載の記憶装置において、前記
記憶装置をマトリックス状に配置し、配列の一方向につ
いて各第２の電極を共通に接続した配線を設け、該配線
に直交する方向に設けられた前記記憶装置の第１の半導
体領域を共通に接続し、かつ各配列の第１の半導体領域
を電気的に分離した構造としたことを特徴とする記憶装
置。 - 【請求項７】 請求項１記載の記憶装置において、前記
第１の電極が第１、第２、第３の半導体領域を有する半
導体領域と対向する面積が、第２の電極が第１の電極と
対向する面積より大きいことを特徴とする記憶装置。 - 【請求項８】 請求項１記載の記憶装置において、前記
第１の電極は、前記第１の半導体領域をはさみ、２つの
対向部分を少なくとも有することを特徴とする記憶装
置。 - 【請求項９】 請求項１記載の記憶装置において、前記
第１の電極が多結晶Ｓｉを含む材料からなることを特徴
とする記憶装置。 - 【請求項１０】 請求項１記載の記憶装置において、前
記第１、第２、第３の半導体領域を含む半導体領域と前
記第１の電極との間の絶縁層がＳｉとＮとＯとからなる
膜から構成されていることを特徴とする記憶装置。 - 【請求項１１】 請求項１記載の記憶装置において、前
記記憶装置の一部に、それ以外の構造の記憶装置を有す
ることを特徴とする記憶装置。 - 【請求項１２】 請求項１記載の記憶装置において、前
記記憶装置の周辺回路がＣＭＯＳ回路により構成される
ことを特徴とする記憶装置。 - 【請求項１３】 請求項１記載の記憶装置において、前
記記憶装置はカードに実装されたものであることを特徴
とする記憶装置。 - 【請求項１４】 請求項１記載の記憶装置において、前
記第１の電極と前記第２の電極とをマトリックス状に配
置し、該マトリックスの交差部の第１の電極と第２の電
極と間の抵抗値を高抵抗状態から低抵抗状態に変化させ
る領域を設けたことを特徴とする記憶装置。 - 【請求項１５】 請求項１記載の記憶装置において、前
記記憶装置を複数個有し、情報を書き込む記憶装置では
前記第１の半導体領域を所望の電源と接続し、情報を書
き込まない記憶装置では前記第１の半導体領域をフロー
ティング状態としたことを特徴とする記憶装置。 - 【請求項１６】 請求項２記載の記憶装置において、前
記記憶装置に情報を書き込む時の第２の電極に印加する
第１の電圧Ｖ1 を、前記記憶装置から情報を読出す時の
第２の電極に印加する第２の電圧Ｖ2 よりも大きくした
ことを特徴とする記憶装置。 - 【請求項１７】 請求項８記載の記憶装置において、前
記第１の半導体領域の不純物濃度より高い半導体領域が
前記第１の半導体領域と接して設けられていることを特
徴とする記憶装置。 - 【請求項１８】 請求項１１記載の記憶装置において、
書き込みデータを前記記憶装置及び前記それ以外の構造
の記憶装置に書き込み、両者の記憶装置から該書き込み
データを読出し、両者の読出し結果を照合することを特
徴とする記憶装置。 - 【請求項１９】 請求項１２記載の記憶装置において、
前記周辺回路の少なくとも一部に、フローティングゲー
トを介して複数のゲート電極を有する回路が設けられて
いることを特徴とする記憶装置。 - 【請求項２０】 請求項１３記載の記憶装置において、
前記カードに読出し専用記憶装置を設けたことを特徴と
する記憶装置。 - 【請求項２１】 請求項１３記載の記憶装置において、
前記カードに、発光素子及び受光素子を設けたことを特
徴とする記憶装置。 - 【請求項２２】 請求項１５記載の記憶装置において、
前記第１の電極と前記第２の電極との抵抗値が高抵抗状
態から低抵抗状態になるときの第１の電極と第２の電極
との間の電圧をＶBDとし、前記第２及び第３の半導体領
域を主電極領域、前記第１の半導体領域を制御電極領
域、第１の電極を制御電極としたときに形成される絶縁
ゲート型トランジスタのしきい値をＶthとし、 前記第１の電極と第１、第２、第３の半導体領域との間
に形成される容量をＣ FGとし、第１の電極と第２の電極
との間に形成される容量をＣCGとした場合、 【数１】 となることを特徴とする記憶装置。 - 【請求項２３】 請求項１８記載の記憶装置において、
前記照合結果を書き込む領域を前記記憶装置に設けたこ
とを特徴とする記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9970894A JP3273582B2 (ja) | 1994-05-13 | 1994-05-13 | 記憶装置 |
| US08/435,803 US5808336A (en) | 1994-05-13 | 1995-05-05 | Storage device |
| DE69518693T DE69518693T2 (de) | 1994-05-13 | 1995-05-10 | Speichervorrichtung |
| EP95303162A EP0682370B1 (en) | 1994-05-13 | 1995-05-10 | Storage device |
| KR1019950011655A KR100209817B1 (ko) | 1994-05-13 | 1995-05-12 | 기억장치 |
| US09/130,370 US6324101B1 (en) | 1994-05-13 | 1998-08-07 | Storage method involving change of resistance state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9970894A JP3273582B2 (ja) | 1994-05-13 | 1994-05-13 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307400A JPH07307400A (ja) | 1995-11-21 |
| JP3273582B2 true JP3273582B2 (ja) | 2002-04-08 |
Family
ID=14254575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9970894A Expired - Fee Related JP3273582B2 (ja) | 1994-05-13 | 1994-05-13 | 記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5808336A (ja) |
| EP (1) | EP0682370B1 (ja) |
| JP (1) | JP3273582B2 (ja) |
| KR (1) | KR100209817B1 (ja) |
| DE (1) | DE69518693T2 (ja) |
Families Citing this family (90)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485031A (en) | 1993-11-22 | 1996-01-16 | Actel Corporation | Antifuse structure suitable for VLSI application |
| JPH08222648A (ja) * | 1995-02-14 | 1996-08-30 | Canon Inc | 記憶装置 |
| DE19530363A1 (de) * | 1995-08-18 | 1997-02-20 | Deutsche Telekom Ag | Modul |
| KR100248123B1 (ko) | 1997-03-04 | 2000-03-15 | 구본준 | 박막트랜지스터및그의제조방법 |
| US7196929B1 (en) | 1997-07-29 | 2007-03-27 | Micron Technology Inc | Method for operating a memory device having an amorphous silicon carbide gate insulator |
| US7154153B1 (en) * | 1997-07-29 | 2006-12-26 | Micron Technology, Inc. | Memory device |
| US6936849B1 (en) | 1997-07-29 | 2005-08-30 | Micron Technology, Inc. | Silicon carbide gate transistor |
| US6794255B1 (en) | 1997-07-29 | 2004-09-21 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
| US6746893B1 (en) | 1997-07-29 | 2004-06-08 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
| US6031263A (en) | 1997-07-29 | 2000-02-29 | Micron Technology, Inc. | DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate |
| US6965123B1 (en) * | 1997-07-29 | 2005-11-15 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
| FR2767219B1 (fr) * | 1997-08-08 | 1999-09-17 | Commissariat Energie Atomique | Dispositif memoire non volatile programmable et effacable electriquement compatible avec un procede de fabrication cmos/soi |
| JP3558510B2 (ja) * | 1997-10-30 | 2004-08-25 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP2000174148A (ja) * | 1998-12-09 | 2000-06-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| EP1703520B1 (en) * | 1999-02-01 | 2011-07-27 | Renesas Electronics Corporation | Semiconductor integrated circuit and nonvolatile memory element |
| ATE344535T1 (de) * | 1999-07-06 | 2006-11-15 | Elmos Semiconductor Ag | Cmos kompatibler soi-prozess |
| US6901006B1 (en) * | 1999-07-14 | 2005-05-31 | Hitachi, Ltd. | Semiconductor integrated circuit device including first, second and third gates |
| JP2001070246A (ja) * | 1999-09-02 | 2001-03-21 | Nidek Co Ltd | 眼科装置 |
| WO2001042801A1 (en) * | 1999-12-09 | 2001-06-14 | Alvesta, Inc. | Method and apparatus for combined alignment and heat drain of stacked processing stages |
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