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JP2021048159A - 半導体記憶装置 - Google Patents

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Yusuke Kobayashi
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Abstract

【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、第１配線と、第２配線と、絶縁部と、抵抗変化膜とを持つ。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられている。前記絶縁部は、前記第３方向で前記第１配線と前記第２配線との間に設けられている。前記抵抗変化膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で第１側及び前記第１側とは反対側の第２側から前記絶縁膜と隣り合い、前記第１方向で前記第２配線より小さい。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
ストレージクラスメモリ（Ｓｔｏｒａｇｅ Ｃｌａｓｓ Ｍｅｍｏｒｉｅｓ：ＳＣＭ）の一例として、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ ｍｅｍｏｒｙ：ＰＣＭ）を用いたクロスポイント構造を有する半導体記憶装置が知られている。
特開２０１１−４０５７９号公報
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、第１配線と、第２配線と、絶縁部と、抵抗変化膜とを持つ。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられている。前記絶縁部は、前記第３方向で前記第１配線と前記第２配線との間に設けられている。前記抵抗変化膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で第１側及び前記第１側とは反対側の第２側から前記絶縁膜と隣り合い、前記第１方向で前記第２配線より小さい。
実施形態の半導体記憶装置は、第１配線と、第２配線と、セレクタ膜と、絶縁部と、抵抗変化膜とを持つ。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられている。前記セレクタ膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられている。前記絶縁膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で第１側及び前記第１側とは反対側の第２側から前記セレクタ膜と隣り合う。前記抵抗変化膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第３方向で前記セレクタ膜に接続されている。
第１実施形態の半導体記憶装置の概略斜視図。 第１実施形態の１つのメモリセルの斜視図。 第１実施形態の１つのメモリセルの抵抗変化膜及び絶縁膜の断面図。 第１実施形態の複数のメモリセルの断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第２実施形態の１つのメモリセルの斜視図。 第２実施形態の１つのメモリセルの抵抗変化膜及び絶縁膜の断面図。 第２実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第２実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第２実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第２実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第２実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第２実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第２実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の１つのメモリセルの斜視図。 第３実施形態の１つのメモリセルの抵抗変化膜及び絶縁膜の断面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図及び平面図。 第３実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第３実施形態の変形例の複数のメモリセルの製造工程の一例を示す断面図。 第４実施形態の１つのメモリセルの斜視図。 第４実施形態の１つのメモリセルのセレクタ膜及び絶縁膜の断面図。 第４実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第４実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第４実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第４実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第４実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第４実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第４実施形態の複数のメモリセルの製造工程の一例を示す断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、互いに同一又は類似の機能を有する構成に、同一の符号を付す。互いに同一又は類似の機能を有する構成については、繰り返し説明しない場合がある。また本明細書に記載される「平行」、「直交」、「同一」、及び「同等」は、「略平行」、「略直交」、「略同一」、及び「略同等」である場合をそれぞれ含む。
本明細書に記載される「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合を含む。すなわち、「接続」とは、２つの部材が直接に接する場合に限定されず、２つの部材の間に別の部材が介在する場合を含む。本明細書に記載される「接する」とは、直接に接することを意味する。本明細書に記載される「重なる」、「面する」、及び「隣り合う」とは、２つの部材が互いに直接に向かい合う、又は接することに限定されず、２つの部材の間に、これら２つの部材とは異なる部材が存在する場合を含む。
（第１実施形態）
始めに、第１実施形態の半導体記憶装置１の構成について説明する。図１は、半導体記憶装置１の概略斜視図である。以下の説明では、Ｘ方向（第２方向）は、シリコン基板１１の表面１１ａと平行な方向であって、ワード線ＷＬが延びた方向である。Ｙ方向（第１方向）は、シリコン基板１１の表面１１ａと平行な方向であって、Ｘ方向に交差する方向であって、ビット線ＢＬが延びた方向である。例えば、Ｙ方向は、Ｘ方向に略直交する。Ｚ方向（第３方向）は、シリコン基板１１の厚さ方向であって、Ｘ方向及びＹ方向に交差する方向である。例えば、Ｚ方向は、Ｘ方向及びＹ方向に略直交する。
半導体記憶装置１は、ＰＣＭを用いた所謂クロスポイント型の半導体記憶装置である。半導体記憶装置１は、例えば、シリコン基板１１と、層間絶縁層１２と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を備える。
シリコン基板１１の表面１１ａには、半導体記憶装置１の駆動回路（不図示）が形成されている。層間絶縁層１２は、シリコン基板１１の表面１１ａ上に形成され、且つ駆動回路を覆っている。層間絶縁層１２は、例えばシリコン酸化物（ＳｉＯ２）等により形成されている。
複数のワード線ＷＬの各々は、Ｘ方向に沿う帯状に形成され、Ｘ方向に延びている。複数のワード線ＷＬは、Ｙ方向及びＺ方向に間隔をあけて配列されている。詳しく述べると、Ｙ方向に並んだ複数のワード線ＷＬは、Ｚ方向で同一の位置にあり、１つのワード線層２５を構成する。複数のワード線層２５は、Ｚ方向に間隔をあけて配列されている。ワード線ＷＬは、例えばタングステン（Ｗ）等により形成されている。１つのワード線ＷＬは、「第２配線」の一例である。第２配線であるワード線とＹ方向で隣り合うワード線ＷＬは、「第３配線」の一例である。第２配線であるワード線とＹ方向で第３配線とは反対側からワード線ＷＬと隣り合うワード線ＷＬは、「第４配線」の一例である。
複数のビット線ＢＬは、Ｙ方向に沿う帯状に形成され、Ｙ方向に延びている。複数のビット線ＢＬは、Ｘ方向及びＺ方向に間隔をあけて配列されている。Ｘ方向に並んだ複数のビット線ＢＬは、Ｚ方向の同一の位置にあり、１つのビット線層２７を構成する。ビット線層２７は、Ｚ方向で隣り合う２つのワード線層２５の間に設けられ、それら２つの複数のワード線層２５に対してＺ方向に間隔をあけている。複数のワード線層２５と、複数のビット線層２７とは、Ｚ方向で１層ずつ交互に配置されている。ビット線ＢＬは、例えばタングステン（Ｗ）等により形成されている。ビット線ＢＬは、「第１配線」の一例である。
各ワード線ＷＬのＹ方向の大きさ及び各ビット線ＢＬのＸ方向の大きさは、半導体記憶装置１の最小加工寸法（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）Ｆと略同等である。各ワード線層２５で隣り合う複数のワード線ＷＬの間、各ビット線層２７で隣り合う複数のビット線ＢＬの間には、層間絶縁層（図１では不図示）が介在する。
Ｚ方向から見た場合、ワード線ＷＬ及びビット線ＢＬは、互いに交差して配置されている。Ｚ方向から見た場合、ワード線ＷＬ及びビット線ＢＬは、例えば互いに直交する。Ｚ方向から見た場合、ワード線ＷＬとビット線ＢＬとが互いに重なる重なり部分ＣＰには、メモリセルＭＣが設けられている。メモリセルＭＣは、Ｚ方向で重なり部分ＣＰのワード線ＷＬとビット線ＢＬとの間に介在する。すなわち、複数のメモリセルＭＣは、複数の重なり部分ＣＰに設けられることによって、Ｘ方向、Ｙ方向及びＺ方向で互いに間隔をあけて３次元マトリクス状に配列されている。
図２は、半導体記憶装置１の１つのメモリセルＭＣを示す斜視図である。図２に示すように、メモリセルＭＣは、Ｚ方向を長手方向とする略角柱状のピラー３５により構成される。ピラー３５のＺ方向の一方の端面３５ａは、重なり部分ＣＰの全体でワード線ＷＬに接している。ピラー３５のＺ方向の他方の端面３５ｂは、重なり部分ＣＰの全体でビット線ＢＬに接している。なお、Ｘ方向及びＹ方向で隣り合うメモリセルＭＣの間には、層間絶縁部３８が設けられている。
メモリセルＭＣは、例えば、導電膜８１と、抵抗変化膜５１と、絶縁膜４３と、セレクタ膜６１とを有する。
導電膜８１は、Ｚ方向でワード線ＷＬとビット線ＢＬとの間に設けられている。導電膜８１は、Ｚ方向で抵抗変化膜５１とビット線ＢＬとの間に介在する。導電膜８１のＺ方向の一方の端面８１ａは、抵抗変化膜５１に接している。導電膜８１のＺ方向の他方の端面８１ｂは、ビット線ＢＬに接している。導電膜８１のＺ方向から見た大きさは、重なり部分ＣＰと同じである。導電膜８１は、Ｙ方向で層間絶縁部３８と隣り合う。導電膜８１は、ビット線ＢＬと抵抗変化膜５１との電気的な接続層として機能し、メモリセルＭＣのハードマスク層としても機能する。導電膜８１は、例えばタングステン等により形成されている。
抵抗変化膜５１は、Ｚ方向でワード線ＷＬとビット線ＢＬとの間に設けられ、Ｚ方向でセレクタ膜６１と導電膜８１との間に介在する。すなわち、抵抗変化膜５１のＺ方向の一方の端面５１ａは、セレクタ膜６１に接している。抵抗変化膜５１のＺ方向の他方の端面５１ｂは、導電膜８１に接している。抵抗変化膜５１は、Ｙ方向で層間絶縁部３８と隣り合う。
図３は、１つのメモリセルＭＣの抵抗変化膜５１及び絶縁膜４３のＺ方向に直交する断面図である。図３に示すように、抵抗変化膜５１は、Ｙ方向で第１側及び第１側とは反対側の第２側から絶縁膜４３と隣り合う。
抵抗変化膜５１は、ＰＣＭにより形成されている。抵抗変化膜５１は、例えばＧＳＴと呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）のカルコゲナイド合金により形成されている。ＧｅとＳｂとＴｅの組成比は、例えば２：２：５である。抵抗変化膜は、溶融温度よりも低く、且つ結晶化温度よりも高い温度の過熱と、緩やかな冷却により結晶状態となり、低抵抗状態になる。抵抗変化膜は、溶融温度以上の加熱と急速な冷却によりアモルファス状態となり、高抵抗状態になる。
即ち、抵抗変化膜５１に印加される電流が高まって電圧が所定値に達すると、抵抗変化膜５１の内部のキャリアが増倍し、抵抗変化膜５１の抵抗が急激に低下する。抵抗変化膜５１に所定値以上の電圧が印加されれば、大電流が流れ、ジュール熱が発生し、抵抗変化膜５１の温度が上昇する。印加する電圧が制御され、抵抗変化膜５１の温度が結晶化温度領域に保持されれば、抵抗変化膜５１が多結晶状態に遷移し、抵抗変化膜５１の抵抗が下がる。抵抗変化膜５１が多結晶状態になれば、印加される電圧が零になっても多結晶状態は保持され、抵抗変化膜５１の抵抗は低いままである。低抵抗状態の抵抗変化膜５１に高い電圧が印加されて大電流が流れ、抵抗変化膜５１の温度がカルコゲナイド合金等の融点を超えると、抵抗変化膜５１のカルコゲナイド合金が溶融する。印加される電圧が急激に下がると、抵抗変化膜５１は急激に冷やされるが、抵抗変化膜５１の抵抗は高いままである。このような抵抗変化膜５１の動作原理において、抵抗変化膜５１の抵抗が所定値より低い状態は「セット状態」と呼ばれ、抵抗変化膜５１の抵抗が所定値以上に高い状態は「リセット状態」と呼ばれている。抵抗変化膜５１の抵抗を下げる書き換え動作は「セット動作」と呼ばれ、抵抗変化膜５１の抵抗を上げる書き換え動作は「リセット動作」と呼ばれている。
抵抗変化膜５１は、上述の低抵抗状態又は高抵抗状態を維持する層である。複数の抵抗変化膜５１は、それぞれ相変化し、複数のメモリセルＭＣを選択的に動作させる。抵抗変化膜５１は、電圧が印加又は電流が供給されることにより、少なくとも互いに異なる２つの抵抗値を、室温にて双安定状態として取り得る。これらの２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現できる。抵抗変化膜５１に２値のメモリ動作をさせる場合、例えば、抵抗変化膜５１のセット状態を１に対応させ、リセット状態を０に対応させる。
抵抗変化膜５１は、第１抵抗変化部５２と、第２抵抗変化部５３と、第３抵抗変化部５８と、第４抵抗変化部５９とを有する。抵抗変化膜５１は、これらの４つの抵抗変化部で構成され、一体として形成されている。第１抵抗変化部５２は、Ｙ方向で第１側から絶縁膜４３と隣り合う。第２抵抗変化部５３は、Ｙ方向で第２側から絶縁膜４３と隣り合う。第１抵抗変化部５２と第２抵抗変化部５３とは、Ｙ方向で互いに離れている。Ｚ方向の任意の位置でＺ方向に直交する断面で見ても、第１抵抗変化部５２と第２抵抗変化部５３とは、互いに接しない。
第３抵抗変化部５８及び第４抵抗変化部５９は、それぞれ、Ｚ方向で互いに反対側から絶縁膜４３と隣り合う。第３抵抗変化部５８は、Ｚ方向で第１領域Ｒの第３側から絶縁膜４３と隣り合う。第４抵抗変化部５９は、Ｚ方向で第１領域Ｒの第４側から絶縁膜４３と隣り合う。
第１抵抗変化部５２のＸ方向の端面５２ｅ、５２ｆのＹ方向の最大幅は、重なり部分ＣＰのＹ方向の最小幅よりも小さく、ワード線ＷＬのＹ方向の最小幅よりも小さい。第２抵抗変化部５３の端面５３ｅ、５３ｆのＹ方向の最大幅は、重なり部分ＣＰのＹ方向の最小幅よりも小さく、ワード線ＷＬのＹ方向の最小幅よりも小さい。第１抵抗変化部５２の端面５２ｅ、５２ｆ、及び第２抵抗変化部５３の端面５３ｅ、５３ｆの各々のＹ方向の最小幅、第３抵抗変化部５８及び第４抵抗変化部５９の各々のＸ方向の端面のＺ方向の最小厚さは、例えば重なり部分ＣＰのＹ方向の最小幅及び重なり部分ＣＰのＺ方向の最小厚さのうち小さい方の２０％以上５０％以下である。抵抗変化膜５１が後述するように成膜される場合、第１抵抗変化部５２のＹ方向の最小幅と、第２抵抗変化部５３のＹ方向の最小幅、及び抵抗変化部５８、５９の各々のＺ方向の最小厚さは、例えば５μｍ以上である。
絶縁膜４３は、Ｚ方向から見たとき、図３の示すように、重なり領域ＣＰのＹ方向の第１領域Ｒに配置されている。第１領域Ｒは、Ｙ方向で重なり領域ＣＰの中央部である。絶縁膜４３は、Ｙ方向において第１抵抗変化部５２と第２抵抗変化部５３と互いに隣り合い、第１抵抗変化部５２と第２抵抗変化部５３との間に介在している。Ｘ方向から見ると、絶縁膜４３は、第１抵抗変化部５２と、第２抵抗変化部５３と、抵抗変化部５８、５９に囲まれ、第１領域Ｒの中央部に埋まっている。絶縁膜４３は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等により形成されている。
Ｘ方向から見たとき、抵抗変化膜５１の端面の面積、すなわち第１抵抗変化部５２と、第２抵抗変化部５３と、抵抗変化部５８、５９の各端面の合計面積は、絶縁膜４３が埋め込まれていない抵抗変化膜の端面の面積より小さい。例えば、Ｘ方向から見たとき、抵抗変化膜５１の端面の面積、すなわち第１抵抗変化部５２と、第２抵抗変化部５３と、抵抗変化部５８、５９の各端面の合計面積は、絶縁膜４３が埋め込まれていない抵抗変化膜の端面の５０％以上８０％以下である。
図２に示すように、セレクタ膜６１は、Ｚ方向でワード線ＷＬとビット線ＢＬとの間に設けられ、Ｚ方向でワード線ＷＬと抵抗変化膜５１との間に介在する。すなわち、セレクタ膜６１のＺ方向の一方の端面６１ａは、ワード線ＷＬに接している。セレクタ膜６１のＺ方向の他方の端面６１ｂのうち第１側の所定の端面６１ｐは、抵抗変化膜５１に接している。セレクタ膜６１の端面６１ｂのうち第２側の所定の端面６１ｑは、絶縁膜４１に接している。セレクタ膜６１は、Ｙ方向で第１側から絶縁部７１と隣り合い、Ｙ方向で絶縁部７１の第１側の領域のみに設けられている。セレクタ膜６１のＹ方向の大きさ、Ｙ方向における第１抵抗変化部５２の第１側の端から第２抵抗変化部５３の第２側の端までの長さ、及び導電膜８１のＹ方向の大きさは、Ｆより小さく、例えば（２Ｆ／３）である。
セレクタ膜６１は、メモリセルＭＣの選択素子として機能する膜である。セレクタ膜６１は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。このスイッチ素子は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は、上記元素の他にも、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
上述の各構成の相対配置によって、ピラー３１の端面３１ａは、Ｙ方向でセレクタ膜６１の端面６１ａにより構成される。ピラー３１の端面３１ｂは、Ｙ方向で導電膜８１の端面８１ｂにより構成される。Ｚ方向から見て、ピラー３１の端面３１ａ、３１ｂは、重なり部分ＣＰと略一致する。
図４は、半導体記憶装置１においてＹ方向で複数並んだメモリセルＭＣを示す断面図である。図４に示すように、１つのメモリセルＭＣを第１メモリセルＭＣＡとする。第１側から第１メモリセルＭＣＡと第２絶縁部３８Ｂを挟んで隣り合うメモリセルＭＣを第２メモリセルＭＣＢとする。第１側と反対側である第２側から第１メモリセルＭＣＡと第１絶縁部３８Ａを挟んで隣り合うメモリセルＭＣを第３メモリセルＭＣＣとする。以下、第１メモリセルＭＣＡの構成部品には、その構成部品の符号の末尾にＡを付ける。第２メモリセルＭＣＢの構成部品には、その構成部品の符号の末尾にＢを付ける。第３メモリセルＭＣＣの構成部品には、その構成部品の符号の末尾にＣを付ける。
半導体記憶装置１は、例えば、ビット線ＢＬと、ワード線ＷＬＡと、第１絶縁膜４３Ａと、第１抵抗変化膜５１Ａと、第１導電膜８１Ａと、第１絶縁部３８Ａとを備える。図４に示すように、ビット線ＢＬは、第１メモリセルＭＣＡ、第２メモリセルＭＣＢ、第３メモリセルＭＣＣに共通し、Ｙ方向に延びている。ワード線ＷＬＡは、Ｘ方向に延び、Ｚ方向でビット線ＢＬとは異なる位置に設けられている。ワード線ＷＬＡは、「第２配線」の一例である。
第１メモリセルＭＣＡは、例えば、第１絶縁膜４３Ａと、第１抵抗変化膜５１Ａと、セレクタ膜６１Ａと、第１導電膜８１Ａと、第１絶縁部３８Ａとを有する。
第１絶縁膜４３Ａは、Ｚ方向でビット線ＢＬとワード線ＷＬＡとの間に設けられている。第１抵抗変化膜５１Ａは、Ｚ方向でビット線ＢＬとワード線ＷＬＡとの間に設けられている。第１抵抗変化膜５１Ａ及び第１絶縁膜４３Ａは、Ｚ方向から見たとき、重なり部分ＣＰＡと互いに重なる。第１抵抗変化膜５１Ａは、第１側及び第２側から第１絶縁部３８Ａと隣り合う。
第１抵抗変化膜５１Ａは、Ｙ方向におけるワード線ＷＬＡの中央に配置されている。Ｙ方向におけるワード線ＷＬＡの中央とは、ワード線ＷＬＡのＹ方向の第１側の端とＹ方向の第１側とは反対側の第２側の端とから等距離にある中央である。第１抵抗変化膜５１Ａは、Ｙ方向で第１絶縁部３８Ａ、３８Ｂのそれぞれと接している。第１抵抗変化膜５１Ａは、Ｙ方向におけるワード線ＷＬＡの中央と、Ｙ方向におけるワード線ＷＬＡの縁との間に配置されている。
第１絶縁部３８Ａは、第１抵抗変化膜５１Ａの第２抵抗変化部５３Ｂを介して、Ｙ方向で第２側から第１絶縁膜４３Ａと隣り合う。第２抵抗変化部５３Ｂは、「第１抵抗変化膜の一部」の一例である。第２側は、「第１抵抗変化膜の一部と同じ側」の一例である。第２絶縁部３８Ｂは、Ｙ方向で第１側から第１抵抗変化膜５１Ａに接している。第１側は、「第１絶縁膜とは反対側」の一例である。
Ｙ方向における第１抵抗変化膜５１Ａの合計の最大厚さは、Ｙ方向における第１絶縁膜４１Ａの最大厚さよりも小さい。Ｙ方向における第１抵抗変化膜５１Ａの合計の最大厚さは、第１抵抗変化部５２ＡのＹ方向の最大厚さと第２抵抗変化部５３ＡのＹ方向の最大厚さとの合計値を表す。Ｙ方向における第１抵抗変化膜５１Ａの合計の最大厚さは、Ｙ方向におけるワード線ＷＬＡの最大幅の半分以下である。Ｙ方向における第１抵抗変化膜５１Ａの合計の最大厚さは、Ｚ方向におけるセレクタ膜６１Ａの最大厚さよりも小さい。
半導体記憶装置１は、例えば、ワード線ＷＬＢと、第２絶縁膜４３Ｂと、第２抵抗変化膜５１Ｂと、第２絶縁部３８Ｚとをさらに備える。ワード線ＷＬＢは、Ｙ方向で第１側から絶縁部７２Ｂを介してワード線ＷＬＡと隣り合い、Ｘ方向に延びている。ワード線ＷＬＢは、「第３配線」の一例である。第２抵抗変化膜５１Ｂは、Ｚ方向でビット線ＢＬとワード線ＷＬＢとの間に設けられ、Ｙ方向で第２側から第２絶縁部３８Ｚと隣り合う。第２絶縁部３８Ｚは、Ｙ方向で第１側及び第２側から第２抵抗変化膜５１Ｂと隣り合う。
第２抵抗変化膜５１Ｂは、Ｙ方向におけるワード線ＷＬＢの中央部に配置されている。第２絶縁部３８Ｚは、第２抵抗変化膜５１Ｂの第１抵抗変化部５２Ｂを介して、Ｙ方向で第１側から第２絶縁膜４３Ｂと隣り合う。第１抵抗変化部５２Ｂは、「第１抵抗変化膜の一部」の一例である。第１側は、「第１抵抗変化膜の一部と同じ側」の一例である。
半導体記憶装置１は、例えば、ワード線ＷＬＣと、第３絶縁膜４３Ｃと、第３抵抗変化膜５１Ｃとをさらに備える。ワード線ＷＬＣは、Ｙ方向で第２側から絶縁部７２Ａを介してワード線ＷＬＡと隣り合い、Ｘ方向に延びている。ワード線ＷＬＣは、「第４配線」の一例である。第２側は、「第３配線とは反対側」の一例である。
第３抵抗変化膜５１Ｃは、Ｙ方向におけるワード線ＷＬＣの中央部に配置されている。第３絶縁膜４３Ｃは、Ｚ方向でビット線ＢＬとワード線ＷＬＣとの間に設けられている。第３抵抗変化膜５１Ｃは、Ｚ方向でビット線ＢＬとワード線ＷＬＣとの間に設けられ、Ｙ方向の第１側及び第２側から第３絶縁膜４３Ｃと隣り合う。
第１絶縁部３８Ａは、Ｙ方向でワード線ＷＬＡとワード線ＷＬＣとの間に設けられた絶縁部７２Ａを含む。絶縁部７２Ａは、Ｙ方向でセレクタ膜６１Ａ、６１Ｃと隣り合う。絶縁部７２Ａは、「第１絶縁部の一部」の一例である。第２絶縁部３８Ｂは、Ｙ方向でワード線ＷＬＡとワード線ＷＬＢとの間に設けられた絶縁部７２Ｂを含む。絶縁部７２Ｂは、Ｙ方向でセレクタ膜６１Ａ、６１Ｂと隣り合う。絶縁部７２Ｂは、「第２絶縁部の一部」の一例である。
次いで、半導体記憶装置１のメモリセルＭＣの製造方法について簡単に説明する。図５は、メモリセルＭＣの製造工程の一例を示し、ワード線ＷＬ及びピラー３５を形成するための積層体の断面図である。図５から図１２までの各図の上段は、各図の下段に示すＸＸ線の位置で、Ｘ方向に沿って見たときの各製造工程における構成部品の断面図である。図５から図１２までの各図の中段は、各図の下段に示すＹＹ線の位置で、Ｙ方向に沿って見たときの各製造工程における構成部品の断面図である。図５から図１２までの各図の下段は、Ｚ方向に沿って見たときの各製造工程における構成部品の平面図である。
図５は、メモリセルＭＣの製造工程の一例を示し、第１のハードマスク形成工程を示す断面図及び平面図である。図５に示すように、Ｘ方向及びＹ方向に延びる第１導体２１の表面２１ａにセレクタ形成膜６５、犠牲膜８８、ストッパ膜４７をＺ方向で積層する。第１導体２１及びストッパ膜４７は、例えばタングステン（Ｗ）である。セレクタ形成膜６５は、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されている。犠牲膜８８は、例えばアモルファスシリコン（ａＳｉ）で形成されている。続いて、ストッパ膜４７の表面４７ａにＹ方向で所定の間隔をあけてハードマスクＨＭ１を複数形成する。ハードマスクＨＭ１は、公知のレジスト等で形成されている。複数のハードマスクＨＭ１のＹ方向の大きさは、半導体記憶装置１のピラー３５のＹ方向の大きさと略同じとなるように設定される。
図６は、メモリセルＭＣの製造工程の一例を示し、第１の溝形成工程を示す断面図及び平面図である。例えばパターニングにより、Ｚ方向から見てハードマスクＨＭ１が形成されていない第１導体２１、セレクタ形成膜６５、犠牲膜８８、ストッパ膜４７の積層体に溝Ｇ１を形成する。複数の溝Ｇ１は、Ｘ方向に延び、Ｙ方向に間隔をあけて形成される。複数の溝Ｇ１の形成後、残ったハードマスクＨＭ１を除去することにより、図６に示すように、第１導体２１、セレクタ形成膜６５、犠牲膜８８、ストッパ膜４７は、Ｙ方向で間隔をあけて複数に分断される。すなわち、Ｙ方向で複数のピラー３６が形成される。
図７は、メモリセルＭＣの製造工程の一例を示し、第２のハードマスク形成工程を示す断面図及び平面図である。図６に示した構成部品の溝Ｇ１に絶縁膜３９を埋める。絶縁膜３９は、例えば酸化シリコン（ＳｉＯ２）で形成される。溝Ｇ１に埋められた絶縁膜３９は、層間絶縁部３８となる。図７に示すように、ストッパ膜４７の表面４７ａと絶縁膜３９の表面３９ａとは、互いに同一平面状に位置する。
続いて、図７に示すように、ストッパ膜４７の表面４７ａと絶縁膜３９の表面３９ａに第２導体２２を形成する。第２導体２２は、例えばタングステン（Ｗ）である。第２導体２２の表面２２ａにＸ方向で所定の間隔をあけてハードマスクＨＭ２を複数形成する。ハードマスクＨＭ２は、公知のレジスト等で形成されている。複数のハードマスクＨＭ２のＸ方向の大きさは、半導体記憶装置１のピラー３５のＸ方向の大きさと略同じとなるように設定される。
図８は、メモリセルＭＣの製造工程の一例を示し、第２の溝形成工程を示す断面図及び平面図である。例えばパターニングにより、Ｚ方向から見てハードマスクＨＭ２が形成されていないセレクタ形成膜６５、犠牲膜８８、ストッパ膜４７、第２導体２２の積層体に溝Ｇ２を形成する。複数の溝Ｇ２は、Ｙ方向に延び、Ｘ方向に間隔をあけて形成される。複数の溝Ｇ２の形成後、残ったハードマスクＨＭ２を除去することにより、図８に示すように、セレクタ形成膜６５、犠牲膜８８、ストッパ膜４７、第２導体２２は、Ｘ方向で間隔をあけて複数に分断される。すなわち、Ｘ方向及びＹ方向で複数のピラー１３６が形成される。
上述の各工程を行うことにより、第１導体２１がＹ方向に分断され、Ｙ方向に複数のワード線ＷＬが形成される。また、第２導体２２がＸ方向に分断され、Ｘ方向に複数のビット線ＢＬが形成される。
図９は、メモリセルＭＣの製造工程の一例を示し、犠牲膜剥離工程を示す断面図及び平面図である。例えば薬液を用いて、犠牲膜８８のみを除去する。例えば、犠牲膜８８のみが反応する薬液を溝Ｇ２に注入し、犠牲膜８８を薬液に溶かした後、薬液を排出してもよい。図９に示すように、犠牲膜８８が設けられていた部分に空間Ｓが形成される。
図１０は、メモリセルＭＣの製造工程の一例を示し、抵抗変化膜形成工程を示す断面図及び平面図である。例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、図１０に示すように、溝Ｇ２に連通し、且つ空間Ｓに露出した壁面に、所定の膜厚で抵抗変化膜形成膜５５を成膜する。詳しく説明すると、前述の壁面は、空間Ｓに面するセレクタ形成膜６５の表面、ストッパ膜４７の表面、及び溝Ｇ２の側面を構成するセレクタ形成膜６５の側面、ストッパ膜４７の側面、第２導体２２の側面である。抵抗変化膜形成膜５５の最大膜厚は、例えばセレクタ形成膜６５のＹ方向の大きさの少なくとも５０％以下であって、好ましくは２５％以下とされる。
続いて、セレクタ形成膜６５の隙間を埋めるように、絶縁膜４５を成膜する。図１０に示すように、Ｘ方向に沿って見ると、Ｙ方向及びＺ方向で絶縁膜４５がセレクタ形成膜６５に囲まれる。
図１１は、メモリセルＭＣの製造工程の一例を示し、抵抗変化膜部分除去工程を示す断面図及び平面図である。例えば薬液又はパターニングを用いて、図１１に示すように、溝Ｇ２のセレクタ形成膜６５及び絶縁膜４５のみを除去し、空間Ｓに設けられたセレクタ形成膜６５及び絶縁膜４５のみを残す。このとき、溝Ｇ２が再度露出する。Ｙ方向に沿って見ると、複数の絶縁膜４５のそれぞれがＺ方向で２つの抵抗変化膜形成膜５５に挟まれている。溝Ｇ２のセレクタ形成膜６５及び絶縁膜４５のみを除去することで、半導体記憶装置１のピラー３５が形成される。
図１２は、メモリセルＭＣの製造工程の一例を示し、層間絶縁膜形成工程を示す断面図及び平面図である。図１２に示すように、溝Ｇ２に絶縁膜を埋める。この絶縁膜は、絶縁膜３９と互いに同一の材料で形成され、例えば酸化シリコン（ＳｉＯ２）で形成される。そのため、溝Ｇ２に埋められた前述の絶縁膜と絶縁膜３９とが一体になり、層間絶縁部３８が形成される。
上述の工程を行うことにより、図１から図３に示すメモリセルＭＣを製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、半導体記憶装置１が形成される。但し、半導体記憶装置１の製造方法は、上述の方法に限定されない。
次いで、以上説明した第１実施形態の半導体記憶装置１の作用効果を説明する。半導体記憶装置１によれば、Ｘ方向に沿って見たとき、Ｙ方向及びＺ方向のそれぞれの方向で絶縁膜４３に接する抵抗変化膜５１の厚さがＹ方向及びＺ方向のそれぞれの方向でのワード線ＷＬの幅寸法より小さい。このことによって、抵抗変化膜５１の断面積を縮小し、半導体記憶装置１で抵抗変化膜５１を低抵抗状態から高抵抗状態へと変化させるためのリセット電流を低減できる。
半導体記憶装置１によれば、Ｘ方向に沿って見たとき、抵抗変化膜５１が重なり部分ＣＰと同じ大きさで形成されている。Ｘ方向に沿って見たとき、抵抗変化膜５１のＹ方向及びＺ方向の中央部に、絶縁膜４３が配置されている。すなわち、半導体記憶装置１によれば、Ｘ方向から見て、抵抗変化膜５１が重なり部分ＣＰの一部のみに配置されるため、従来の半導体記憶装置のように、Ｙ方向及びＺ方向で抵抗変化膜が重なり部分ＣＰの全体をなす直方体状に形成される場合に比べて、抵抗変化膜５１の断面積を縮小できる。抵抗変化膜５１のＺ方向から見た断面積を縮小することによって、抵抗変化膜５１すなわちＰＣＭに流れる単位面積当たりの電流密度を増加させ、半導体記憶装置１のリセット電流を低減できる。
半導体記憶装置１によれば、ＰＣＭを成膜時の膜厚程度に薄く形成することで、抵抗変化膜５１のＸ方向の断面積をＨＰ×ＨＰ以下に縮小でき、リセット電流を低減できる。
（第２実施形態）
次に、第２実施形態の半導体記憶装置の構成について説明する。図示していないが、第２実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、ＰＣＭを用いた所謂クロスポイント型の半導体記憶装置である。第２実施形態の半導体記憶装置は、例えば、シリコン基板１１と、層間絶縁層１２と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を備える。以下、第２実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容のみ説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。
図１３は、第２実施形態の半導体記憶装置の１つのメモリセルＭＣを示す斜視図である。図１４は、図１３に示すメモリセルＭＣの抵抗変化膜５１及び絶縁膜４３のＺ方向に直交する断面図である。図１３及び図１４に示すように、抵抗変化膜５１は、第１抵抗変化部５２と、第２抵抗変化部５３と、第３抵抗変化部５８と、第４抵抗変化部５９に加えて、第５抵抗変化部６０を有する。
第５抵抗変化部６０は、Ｘ方向で第１領域Ｒの第５側から絶縁膜４３と隣り合う。抵抗変化膜５１は、第１抵抗変化部５２と、第２抵抗変化部５３と、第３抵抗変化部５８と、第４抵抗変化部５９と、第５抵抗変化部６０で構成され、これらの抵抗変化部を一体として形成されている。
第２実施形態の半導体記憶装置の１つのメモリセルＭＣでは、絶縁膜４３は、Ｘ方向で第５側から層間絶縁部３８に接するが、Ｘ方向で第５側とは反対側の第６側からは層間絶縁部３８に接していない。絶縁膜４３は、Ｘ方向で第６側から第５抵抗変化部６０と接し、第５抵抗変化部６０を介して層間絶縁部３８と接続されている。
第５抵抗変化部６０のＹ方向の端面６０ｅ、６０ｆのＸ方向の最小幅は、重なり部分ＣＰのＸ方向の最小長さよりも小さく、ワード線ＷＬのＹ方向の最小幅よりも小さい。抵抗変化膜５１が後述するように成膜される場合、第５抵抗変化部５０の端面６０ｅ、６０ｆのＸ方向の最小幅は、例えば５μｍ以上である。
次いで、第２実施形態の半導体記憶装置のメモリセルＭＣの製造方法について、簡単に説明する。第２実施形態の半導体記憶装置のメモリセルＭＣは、図５に示す第１のハードマスク形成工程から図８に示す第２の溝形成工程まで、半導体記憶装置１の製造方法と同様の工程を行うことで製造できる。
図１５から図２１までの各図の上段は、各図の下段に示すＸＸ線の位置で、Ｘ方向に沿って見たときの各製造工程における構成部品の断面図である。図１５から図２１までの各図の中段は、各図の下段に示すＹＹ線の位置で、Ｙ方向に沿って見たときの各製造工程における構成部品の断面図である。図１５から図２１までの各図の下段は、Ｚ方向に沿って見たときの各製造工程における構成部品の平面図である。
図１５は、メモリセルＭＣの製造工程の一例を示し、絶縁膜形成工程を示す断面図及び平面図である。図８に示す第２の溝形成工程後、例えばＡＬＤ法、又はＣＶＤ法によって、図１５に示すように、溝Ｇ２に絶縁膜１４０を埋める。絶縁膜１４０は、例えば窒化シリコン（ＳｉＮ）で形成される。
図１６は、メモリセルＭＣの製造工程の一例を示し、レジスト膜形成工程を示す断面図及び平面図である。図１６に示すように、Ｘ方向に形成された複数の絶縁膜１４０のうちの１つおきの絶縁膜１４０の表面１４０ａと、その表面１４０ａのＸ方向で隣り合う第２導体２２の表面２２ａの一部のみに、レジスト膜１５０を形成する。レジスト膜１５０は、Ｙ方向に延びている。
図１７は、メモリセルＭＣの製造工程の一例を示し、パターニング工程を示す断面図及び平面図である。レジスト膜１５０をマスクとして、図１７に示すようにＺ方向から見てレジスト膜１５０に覆われていない絶縁膜１４０を除去する。絶縁膜１４０が除去されることで、溝Ｇ３が形成される。
図１８は、メモリセルＭＣの製造工程の一例を示し、犠牲膜除去工程を示す断面図及び平面図である。例えば薬液を用いて犠牲膜８８のみを除去する。例えば、犠牲膜８８のみが反応する薬液を溝Ｇ３に注入し、犠牲膜８８を薬液に溶かした後、薬液を排出してもよい。図１８に示すように、犠牲膜８８が設けられていた部分に空間Ｓが形成される。
図１９は、メモリセルＭＣの製造工程の一例を示し、抵抗変化膜形成工程を示す断面図及び平面図である。例えばＡＬＤ法、又はＣＶＤ法によって、図１９に示すように、溝Ｇ３に連通し、且つ空間Ｓに露出した壁面に、所定の膜厚で抵抗変化膜形成膜５５を成膜する。詳しく説明すると、前述の壁面は、空間Ｓに面するセレクタ形成膜６５の表面、ストッパ膜４７の表面、絶縁膜１４０の側面、及び溝Ｇ２の側面を構成するセレクタ形成膜６５の側面、ストッパ膜４７の側面、第２導体２２の側面である。抵抗変化膜形成膜５５の最大膜厚は、例えばセレクタ形成膜６５のＹ方向の大きさの少なくとも５０％以下であって、好ましくは２５％以下とされる。
図２０は、メモリセルＭＣの製造工程の一例を示し、抵抗変化膜部分除去工程を示す断面図及び平面図である。例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、図２０に示すように、Ｚ方向において絶縁膜１４０及び第２導体２２が露出し始める位置までの絶縁膜４５、抵抗変化膜形成膜５５及びレジスト膜１５０を除去する。その後、例えば薬液又はパターニング等により、Ｘ方向において絶縁膜１４０同士の間の溝Ｇ４の側面に露出している成膜されている絶縁膜４５及び抵抗変化膜形成膜５５を除去する。このとき、空間Ｓに形成された絶縁膜４５及び抵抗変化膜形成膜５５は残る。
図２１は、メモリセルＭＣの製造工程の一例を示し、層間絶縁膜追加工程を示す断面図及び平面図である。例えばＡＬＤ法、又はＣＶＤ法によって、溝Ｇ５に絶縁膜１４２を埋める。絶縁膜１４２は、例えば酸化シリコン（ＳｉＯ２）で形成される。上述の各工程を行うことで、図２１に示すように、第２実施形態の半導体記憶装置のピラー３５が形成される。第２実施形態の半導体記憶装置の製造方法では、第５抵抗変化部６０となる抵抗変化膜形成膜５５がＸ方向で絶縁膜１４０に接する。層間絶縁部３８は、窒化シリコン等からなる絶縁膜１４０と、酸化シリコン等からなる絶縁膜３９、１４２から構成される。
上述の工程を行うことにより、図１３及び図１４に示すメモリセルＭＣを製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、第２実施形態の半導体記憶装置が形成される。但し、第２実施形態の半導体記憶装置の製造方法は、上述の方法に限定されない。
次いで、以上説明した第２実施形態の半導体記憶装置の作用効果を説明する。第２実施形態の半導体記憶装置によれば、Ｘ方向に沿って見たとき、Ｙ方向及びＺ方向のそれぞれの方向で絶縁膜４３に接する抵抗変化膜５１の厚さがＹ方向及びＺ方向のそれぞれの方向でのワード線ＷＬの幅寸法より小さい。このことによって、第１実施形態の半導体記憶装置１と同様に、抵抗変化膜５１の断面積を縮小し、半導体記憶装置１で抵抗変化膜５１を低抵抗状態から高抵抗状態へと変化させるためのリセット電流を低減できる。
第２実施形態の半導体記憶装置によれば、半導体記憶装置１と同様の構成を備えるので、半導体記憶装置１と同様の作用効果が得られる。
また、第２実施形態の半導体記憶装置によれば、抵抗変化膜５１が第５抵抗変化部６０をさらに備えることで、製造時の抵抗変化膜部分除去工程において、抵抗変化膜形成膜５５の除去速度や条件を一定にし、抵抗変化膜形成膜５５の除去量のばらつきを抑えることができる。このことによって、第２実施形態の半導体記憶装置の電気的特性の向上を図り、装置毎の性能のばらつきを抑えることができる。
（第３実施形態）
次に、第３実施形態の半導体記憶装置の構成について説明する。図示していないが、第３実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、ＰＣＭを用いた所謂クロスポイント型の半導体記憶装置である。第３実施形態の半導体記憶装置は、例えば、シリコン基板１１と、層間絶縁層１２と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を備える。以下、第３実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容のみ説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。
図２２は、第３実施形態の半導体記憶装置の１つのメモリセルＭＣを示す斜視図である。図２３は、メモリセルＭＣの抵抗変化膜５１と絶縁膜４３との相対配置を拡大して示す側面図である。図２２及び図２３に示すように、第３実施形態の半導体記憶装置の各メモリセルＭＣは、第１実施形態の半導体記憶装置１の各メモリセルＭＣと同様に、例えば、導電膜８１と、抵抗変化膜５１と、絶縁膜４３と、セレクタ膜６１とを有する。但し、第３実施形態の半導体記憶装置の各メモリセルＭＣの抵抗変化膜５１と絶縁膜４３との相対位置は、半導体記憶装置１の各メモリセルＭＣの抵抗変化膜５１と絶縁膜４３との相対位置と逆である。つまり、基本的には、第１実施形態の半導体記憶装置１の説明において、メモリセルＭＣにおける抵抗変化膜５１を絶縁膜４３として、メモリセルＭＣにおける絶縁膜４３を抵抗変化膜５１として読み替えることができる。
Ｚ方向から見たとき、抵抗変化膜５１は、重なり領域ＣＰのＹ方向の第１領域Ｒに配置されている。絶縁膜４３は、少なくとも第１隣接絶縁部４６と、第２隣接絶縁部４９とを備える。抵抗変化膜５１は、Ｙ方向において第１隣接絶縁部４６と第２隣接絶縁部４９と互いに隣り合い、第１隣接絶縁部４６と第２隣接絶縁部４９との間に介在している。Ｘ方向から見ると、抵抗変化膜５１は、絶縁膜４３に囲まれ、第１領域Ｒの中央部に埋まっている。
但し、第３実施形態では、セレクタ膜６１は、抵抗変化膜５１との間で絶縁破壊されている。すなわち、Ｚ方向において、セレクタ膜６１と抵抗変化膜５１との間に絶縁破壊部２４１が設けられている。導電膜８１は、抵抗変化膜５１との間で絶縁破壊されている。すなわち、Ｚ方向において、導電膜８１と抵抗変化膜５１との間に絶縁破壊部２４２が設けられている。
次いで、第３実施形態の半導体記憶装置のメモリセルＭＣの製造方法について、簡単に説明する。但し、以下の説明では、Ｚ方向に積層されたメモリセルＭＣの製造方法を説明する。第３実施形態の半導体記憶装置のメモリセルＭＣは、図５に示す第１のハードマスク形成工程から図６に示す第１の溝形成工程まで、半導体記憶装置１の製造方法と同様の工程を行うことで製造できる。
図２４から図３５までの各図の上段は、各図の下段に示すＸＸ線の位置で、Ｘ方向に沿って見たときの各製造工程における構成部品の断面図である。図２４から図３５までの各図の中段は、各図の下段に示すＹＹ線の位置で、Ｙ方向に沿って見たときの各製造工程における構成部品の断面図である。図２４から図３５までの各図の下段は、Ｚ方向に沿って見たときの各製造工程における構成部品の平面図である。
図２４は、メモリセルＭＣの製造工程の一例を示し、第２のハードマスク形成工程を示す断面図及び平面図である。図２４に示すように、溝Ｇ１に絶縁膜３９を埋めた後、ストッパ膜４７の表面４７ａ及び絶縁膜３９の表面３９ａに、第２導体２２、セレクタ形成膜６５−２、犠牲膜８８−２、ストッパ膜４７−２を順次積層する。ストッパ膜４７−２の表面４７ａにＸ方向で所定の間隔をあけてハードマスクＨＭ２を複数形成する。複数のハードマスクＨＭ２のＸ方向の大きさは、半導体記憶装置１のピラー３５のＸ方向の大きさと略同じとなるに設定される。
図２５は、メモリセルＭＣの製造工程の一例を示し、第２の溝形成工程を示す断面図及び平面図である。例えばパターニングにより、Ｚ方向から見てハードマスクＨＭ２が形成されていないセレクタ形成膜６５、犠牲膜８８、ストッパ膜４７、第２導体２２、セレクタ形成膜６５−２、犠牲膜８８−２、ストッパ膜４７−２からなる積層体に溝Ｇ２を形成する。複数の溝Ｇ２は、Ｙ方向に延び、Ｘ方向に間隔をあけて形成される。
図２６は、メモリセルＭＣの製造工程の一例を示し、犠牲膜追加形成工程を示す断面図及び平面図である。例えば、犠牲膜８８の形成方法と同様の方法を用いて、図２６に示すように、溝Ｇ２に犠牲膜８８−３を形成する。続いて、ストッパ膜４７−２の表面４７ａ及び犠牲膜８８−３の表面８８ａにハードマスクＨＭ３を複数形成する。ハードマスクＨＭ３は、Ｙ方向で所定の間隔をあけて形成する。複数のハードマスクＨＭ３のＹ方向の大きさは、半導体記憶装置１のピラー３５のＹ方向の大きさと略同じとなるように設定される。
図２７は、メモリセルＭＣの製造工程の一例を示し、積層体部分除去工程を示す断面図及び平面図である。例えばパターニングにより、Ｚ方向から見てハードマスクＨＭ３が形成されていないセレクタ形成膜６５−２、犠牲膜８８−２、ストッパ膜４７−２からなる積層体に溝Ｇ６を形成する。複数の溝Ｇ６は、Ｘ方向に延び、Ｙ方向に間隔をあけて形成される。
図２８は、メモリセルＭＣの製造工程の一例を示し、絶縁膜形成工程を示す断面図及び平面図である。例えばＡＬＤ法、又はＣＶＤ法によって、溝Ｇ６に絶縁膜１６０を埋める。絶縁膜１６０は、例えば酸化シリコン（ＳｉＯ２）によって形成されている。絶縁膜１６０の表面１６０ａとストッパ膜４７−２の表面４７ａとは、同一線上に位置する。
図２９は、メモリセルＭＣの製造工程の一例を示し、犠牲膜削除工程を示す断面図及び平面図である。例えば薬液を用いて、犠牲膜８８、８８−２、８８−３を除去すると、溝Ｇ７及び空間Ｓが形成される。
図３０は、メモリセルＭＣの製造工程の一例を示し、絶縁膜及び抵抗変化膜形成工程を示す断面図及び平面図である。例えばＡＬＤ法、又はＣＶＤ法によって、図３０に示すように、空間Ｓに露出している面に絶縁膜４５を成膜する。続いて、空間Ｓで絶縁膜４５が形成されていない部分に、抵抗変化膜形成膜５５を形成する。
図３１は、メモリセルＭＣの製造工程の一例を示し、抵抗変化膜部分除去工程を示す断面図及び平面図である。例えば、薬液又は反応性イオンエッチング（Reactive ion etching；ＲＩＥ）により、図２９に示す溝Ｇ７に相当する位置に形成された抵抗変化膜形成膜５５を加工し、溝Ｇ７から除去する。
図３２は、メモリセルＭＣの製造工程の一例を示し、絶縁膜部分除去工程を示す断面図及び平面図である。例えば、ウェットエッチングによって、溝Ｇ８の側面及び底面に残る絶縁膜４５を除去する。
図３３は、メモリセルＭＣの製造工程の一例を示し、絶縁膜形成工程を示す断面図及び平面図である。例えば、ＡＬＤ法、又はＣＶＤ法によって、溝Ｇ１０に絶縁膜１６２を埋める。絶縁膜１６２は、酸化シリコン（ＳｉＯ２）で形成される。
図３４は、メモリセルＭＣの製造工程の一例を示し、第２のワード線形成工程を示す断面図及び平面図である。例えば、ＡＬＤ法、又はＣＶＤ法によって、絶縁膜１６２の表面１６２ａとストッパ膜４７−２の表面４７ａに第１導体２１−２を形成する。
図３５は、メモリセルＭＣの製造工程の一例を示し、絶縁破壊工程を示す断面図である。例えば、第２導体２２を０［Ｖ］の基本電位として、セレクタ形成膜６５−２、絶縁破壊部２４４、抵抗変化膜形成膜５５、絶縁破壊部２４５、ストッパ膜４７−２を通じて第１導体２１−２に出力される電圧Ｖ［Ｖ］を検出可能にする。抵抗変化膜形成膜５５のＺ方向で隣り合う絶縁膜４５を絶縁破壊し、第１導体２１−２に出力される電圧Ｖが急激に増大したら、絶縁破壊完了とみなす。抵抗変化膜形成膜５５のＺ方向で隣り合う絶縁膜４５を絶縁破壊することによって、絶縁破壊部２４４、２４５が完成する。第２導体２２を０［Ｖ］の基本電位として、ストッパ膜４７、抵抗変化膜形成膜５５、セレクタ形成膜６５、絶縁破壊部２４４、絶縁破壊部２４５を通じて第１導体２１に出力される電圧Ｖ［Ｖ］を検出可能にすることによって、Ｚ方向でストッパ膜４７と抵抗変化膜形成膜５５との間の絶縁膜４５、及びＺ方向で抵抗変化膜形成膜５５とセレクタ形成膜６５との間の絶縁膜４５に絶縁破壊部２４４、２４５を形成できる。
上述の工程を行うことにより、第１導体２１、２１−２はそれぞれ、図２２に示すワード線ＷＬとして機能する。セレクタ形成膜６５、６５−２はそれぞれ、図２２に示すセレクタ膜６１となる。抵抗変化膜形成膜５５は図２２及び図２３に示す抵抗変化膜５１になり、絶縁膜４５は図２２及び図２３に示す絶縁膜４３となる。絶縁破壊部２４４、２４５はそれぞれ、図２２及び図２３に示す絶縁破壊部２４１、２４２のいずれかとなる。ストッパ膜４７、４７−２はそれぞれ、図２２に示す導電膜８１になる。第２導体２２は、Ｚ方向で両側に積層された積層体に共通するビット線ＢＬとして機能する。
上述の工程を行うことにより、図２２及び図２３に示すメモリセルＭＣを製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、第３実施形態の半導体記憶装置が形成される。但し、第３実施形態の半導体記憶装置の製造方法は、上述の方法に限定されない。
次いで、以上説明した第３実施形態の半導体記憶装置の作用効果を説明する。第３実施形態の半導体記憶装置によれば、Ｘ方向に沿って見たとき、Ｙ方向で絶縁膜４３に接する抵抗変化膜５１の厚さがＹ方向でのワード線ＷＬの幅寸法より小さい。このことによって、第１実施形態の半導体記憶装置１と同様に、抵抗変化膜５１の断面積を縮小し、半導体記憶装置１で抵抗変化膜５１を低抵抗状態から高抵抗状態へと変化させるためのリセット電流を低減できる。
また、第３実施形態の半導体記憶装置では、絶縁膜４３がＹ方向で第１側及び第２側から抵抗変化膜５１と接する。そのため、第３実施形態の半導体記憶装置の製造時に、抵抗変化膜形成膜５５の端面に例えばＲＩＥを施すとき、抵抗変化膜形成膜５５に接するセレクタ形成膜６５、６５−２等の各膜や構成に加工残差が付きにくい。したがって、第３実施形態の半導体記憶装置によれば、抵抗変化膜５１の膜厚を設計通りにしやすく、抵抗変化膜５１に接する各構成要素への加工ダメージを少なくすることができる。
第３実施形態の半導体記憶装置では、絶縁膜４３がＹ方向で第１側及び第２側から抵抗変化膜５１と接するため、従来の半導体記憶装置に比べて、１つのメモリセルＭＣに対してＹ方向で互いに隣り合うメモリセルＭＣからの影響を受けにくい。第３実施形態の半導体記憶装置によれば、Ｙ方向で互いに隣り合うメモリセルＭＣ同士の影響を少なくすることができる。
（第４実施形態）
次に、第４実施形態の半導体記憶装置の構成について説明する。図示していないが、第４実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、ＰＣＭを用いた所謂クロスポイント型の半導体記憶装置である。第４実施形態の半導体記憶装置は、例えば、シリコン基板１１と、層間絶縁層１２と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を備える。以下、第４実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容のみ説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。
メモリセルＭＣは、例えば、導電膜８１と、抵抗変化膜５１と、セレクタ膜６１と、絶縁膜３４３とを有する。図３７は、第４実施形態の半導体記憶装置の１つのメモリセルＭＣを示す斜視図である。図３８は、メモリセルＭＣのセレクタ膜６１と絶縁膜３４３との相対配置を拡大して示す側面図である。
抵抗変化膜５１のＺ方向から見た大きさは、重なり部分ＣＰと同じである。すなわち、抵抗変化膜５１のＹ方向及びＸ方向の各大きさは、重なり部分ＣＰとそれぞれ同じである。
セレクタ膜６１は、Ｙ方向で第１側及び第２側から絶縁膜３４３と隣り合う。詳しく述べると、絶縁膜３４３は、第１隣接絶縁部３５２と、第２隣接絶縁部３５３と、絶縁破壊部３５８と、３５９とを有する。抵抗変化膜５１は、これらの抵抗変化部で構成され、一体として形成されている。第１隣接絶縁部３５２は、Ｙ方向で第１側からセレクタ膜６１と隣り合う。第２隣接絶縁部３５３は、Ｙ方向で第２側からセレクタ膜６１と隣り合う。絶縁破壊部３５８、３５９は、それぞれ、Ｚ方向で互いに反対側からセレクタ膜６１と隣り合う。絶縁膜３４３は、例えば酸化シリコン又は窒化シリコンで形成されている。
絶縁破壊部３５８、３５９が形成されていることで、第１実施形態の半導体記憶装置１や第２実施形態及び第３実施形態の各半導体記憶装置と同様に、セレクタ膜６１はＺ方向でワード線ＷＬ及び抵抗変化膜５１のそれぞれと電気的に接続されている。
次いで、第４実施形態の半導体記憶装置のメモリセルＭＣの製造方法について、簡単に説明する。但し、以下の説明では、第３実施形態と同様に、Ｚ方向に積層されたメモリセルＭＣの製造方法を説明する。第４実施形態の半導体記憶装置のメモリセルＭＣは、図５に示す第１のハードマスク形成工程から図６に示す第１の溝形成工程まで、半導体記憶装置１の製造方法と同様の工程を行うことで製造できる。但し、図５に示す第１のハードマスク形成工程において、セレクタ形成膜６５は形成せず、Ｚ方向において犠牲膜８８とストッパ膜４７との間に抵抗変化膜形成膜５５を形成する。
図３９から図４５までの各図の上段は、Ｘ方向に沿って見たときの各製造工程における構成部品の断面図である。図３９から図４５までの各図の下段は、Ｙ方向に沿って見たときの各製造工程における構成部品の断面図である。
図３９は、メモリセルＭＣの製造工程の一例を示し、第２のハードマスク形成工程を示す断面図である。図６に示す溝Ｇ１に絶縁膜３９を埋めた後、図３９に示すように、ストッパ膜４７の表面４７ａ及び絶縁膜３９の表面３９ａに、第２導体２２、犠牲膜８８−２、抵抗変化膜形成膜５５−２、ストッパ膜４７−２を順次積層する。ストッパ膜４７−２の表面４７ｆにＸ方向で所定の間隔をあけてＹ方向に延びるハードマスクＨＭ２を複数形成する。複数のハードマスクＨＭ２のＸ方向の大きさは、半導体記憶装置１のピラー３５のＸ方向の大きさと略同じとなるように設定される。
図４０は、メモリセルＭＣの製造工程の一例を示し、第２の溝形成工程を示す断面図である。例えばパターニングにより、Ｚ方向から見てハードマスクＨＭ２が形成されていない犠牲膜８８、抵抗変化膜形成膜５５、ストッパ膜４７、第２導体２２、犠牲膜８８−２、抵抗変化膜形成膜５５−２、ストッパ膜４７−２からなる積層体に溝Ｇ２を形成する。複数の溝Ｇ２は、Ｙ方向に延び、Ｘ方向で互いに間隔をあけて形成される。
例えばパターニング又はＣＭＰにより、ハードマスクＨＭ２及びストッパ膜４７−２を一旦除去し、抵抗変化膜形成膜５５−２の表面５５ｆに第１導体２１−２を形成する。図４１は、メモリセルＭＣの製造工程の一例を示し、犠牲膜追加形成工程を示す断面図である。図４０に示す溝Ｇ２に第１導体２１−２と同じ高さまで犠牲膜８８−３を形成する。図４１に示すように、第１導体２１−２の表面２１ｆと犠牲膜８３−３の表面８３ｆにハードマスクＨＭ３を複数形成する。ハードマスクＨＭ３は、Ｘ方向に延び、Ｙ方向で互いに間隔をあけて形成される。Ｚ方向から見て、ハードマスクＨＭ３が形成されていない位置の第１導体２１−２、抵抗変化膜形成膜５５−２、犠牲膜８８−２を除去し、溝Ｇ２０を形成する。
図４２は、メモリセルＭＣの製造工程の一例を示し、絶縁膜形成工程を示す断面図である。ハードマスクＨＭ３を除去し、図４２に示すように、溝Ｇ２０に絶縁膜１８０を埋める。Ｘ方向で第１導体２１−２と重なる位置に、ストッパ膜４７−２を形成する。
図４３は、メモリセルＭＣの製造工程の一例を示し、犠牲膜除去工程を示す断面図である。例えば薬液を用いて、図４３に示すように、犠牲膜８８、８８−２、８８−３を除去し、空間Ｑを形成する。
図４４は、メモリセルＭＣの製造工程の一例を示し、セレクタ膜形成工程を示す断面図である。例えばＡＬＤ法又はＣＶＤ法によって、空間Ｑに露出している壁面に絶縁膜３００を成膜する。続いて、図４４に示すように、絶縁膜３００の内側の空間Ｑにセレクタ形成膜６５を形成する。絶縁膜３００は、例えば窒化シリコンにより形成される。
図４５は、メモリセルＭＣの製造工程の一例を示し、絶縁破壊部形成工程を示す断面図である。例えばパターニング等によって、図４５に示すように、Ｙ方向に沿って見たとき、Ｚ方向に延びるセレクタ形成膜６５のみを除去し、セレクタ形成膜６５の部分除去によって形成された空間に絶縁膜１８２を形成する。続いて、第３実施形態と同様の方法で、セレクタ形成膜６５にＺ方向で隣り合う絶縁膜３００を絶縁破壊し、絶縁破壊部３４４、３４５を形成する。
上述の工程を行うことにより、第１導体２１、２１−２はそれぞれ、図３７に示すワード線ＷＬとして機能する。セレクタ形成膜６５は、図３７に示すセレクタ膜６１となる。抵抗変化膜形成膜５５は図３７に示す抵抗変化膜５１になり、絶縁膜３００は図３７に示す絶縁膜３４３となる。絶縁破壊部３４４、３４５はそれぞれ、図２２及び図２３に示す絶縁破壊部３５８、３５９のいずれかとなる。ストッパ膜４７、４７−２はそれぞれ、図２２に示す導電膜８１になる。第２導体２２は、Ｚ方向で両側に積層された積層体に共通するビット線ＢＬとして機能する。
上述の工程を行うことにより、図３７及び図３８に示すメモリセルＭＣを製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、第４実施形態の半導体記憶装置が形成される。但し、第４実施形態の半導体記憶装置の製造方法は、上述の方法に限定されない。
次いで、以上説明した第４実施形態の半導体記憶装置の作用効果を説明する。第４実施形態の半導体記憶装置によれば、セレクタ膜６１を少なくともハードマスク等の成膜後に形成できる構成を備えるので、セレクタ膜６１を抵抗変化膜５１の形成時の熱の影響から保護し、セレクタ膜６１の電気的特性の低下を防止できる。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定しない。上述の実施形態は、その他の様々な形態で実施され得る。発明の要旨を逸脱しない範囲で、上述の実施形態の種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上述の第３実施形態の半導体記憶装置の製造において、図３２に示すように絶縁膜部分除去工程を行い、溝Ｇ８の側面及び底面の絶縁膜４５を除去したが、溝Ｇ８の側面及び底面の絶縁膜４５を残し、図３３以降の各工程を行ってもよい。その場合、図３６の中段に示すように、Ｘ方向において、メモリセルＭＣの層間絶縁部３８となる絶縁膜に、絶縁膜３２、１６０、１６２に加え、溝Ｇ８の側面及び底面に残した絶縁膜４５が含まれる。
以下、いくつかの半導体記憶装置について付記する。
［１］第１方向に延びた第１配線と、
前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられた第２配線と、
前記第３方向で前記第１配線と前記第２配線との間に設けられた第１絶縁膜と、
前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で前記第１絶縁膜と隣り合う第１抵抗変化膜と、
前記第１方向で前記第１抵抗変化膜の一部と同じ側から前記第１絶縁膜と隣り合う第１絶縁部と、
を備えた半導体記憶装置。
［２］．［１］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向における前記第２配線の中央に配置されている。
［３］．［２］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向における第２配線の中央と、前記第１方向における前記第２配線の縁との間に配置されている。
［４］．［１］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向で前記第１絶縁膜と接している。
［６］．［１］に記載の半導体記憶装置において、
前記第１方向における前記第１抵抗変化膜の最大厚さは、前記第１方向における前記第１絶縁膜の最大厚さよりも小さい。
［７］．［１］に記載の半導体記憶装置において、
前記第１方向における前記第１抵抗変化膜の最大厚さは、前記第１方向における第２配線の最大幅の半分以下である。
［８］．［１］に記載の半導体記憶装置において、
前記第１絶縁部の一部は、前記第１方向で前記セレクタ膜と隣り合う。
［９］．［１］に記載の半導体記憶装置において、
前記第１方向における前記第１抵抗変化膜の最大厚さは、前記第３方向における前記セレクタ膜の最大厚さよりも小さい。
［１０］．［１］に記載の半導体記憶装置において、
前記第１方向で前記第２配線と隣り合い、前記第２方向に延びた第３配線と、
前記第３方向で前記第１配線と前記第３配線との間に設けられた第２絶縁膜と、
前記第３方向で前記第１配線と前記第３配線との間に設けられ、前記第１方向で前記第２絶縁膜と隣り合う第２抵抗変化膜と、
前記第１方向で前記第２抵抗変化膜の一部と同じ側から前記第２絶縁膜と隣り合う第２絶縁部と、
をさらに備える。
［１１］．［１０］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向における前記第２配線の中央部に配置されており、
前記第２抵抗変化膜は、前記第１方向における前記第３配線の中央部に配置されている。
［１２］．［１１］に記載の半導体記憶装置において、
前記第１方向で前記第３配線とは反対側から前記第２配線と隣り合い、前記第２方向に延びた第４配線と、
前記第３方向で前記第１配線と前記第４配線との間に設けられた第３絶縁膜と、
前記第３方向で前記第１配線と前記第４配線との間に設けられ、前記第１方向で前記第３絶縁膜と隣り合う第３抵抗変化膜と、
をさらに備え、
前記第２絶縁部は、前記第３方向で前記第１配線と前記第４配線との間に設けられた部分を含む。
［１３］．［１０］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向における前記第２配線の中央部に配置されており、
前記第３抵抗変化膜は、前記第１方向における前記第４配線の中央部に配置されている。
［１４］．［１２］に記載の半導体記憶装置において、
前記第２絶縁部は、前記第１絶縁膜とは反対側から前記第１抵抗変化膜に接している。
［１５］．［１２］に記載の半導体記憶装置において、
前記第２絶縁部の一部は、前記第１方向で前記第２配線と前記第３配線との間に設けられている。
１…半導体記憶装置、４３、３４３…絶縁膜、４３Ａ…第１絶縁膜、４３Ｂ…第２絶縁膜、５１…抵抗変化膜、５１Ａ…第１抵抗変化膜、５１Ｂ…第２抵抗変化膜、ＢＬ…ビット線（第１配線）、ＷＬ、ＷＬＡ…ワード線（第２配線）、ＷＬＢ…ワード線（第３配線）、Ｘ…方向（第２方向）、Ｙ…方向（第１方向）、Ｚ…方向（第３方向）

Claims (6)

  1. 第１方向に延びた第１配線と、
    前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられた第２配線と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられた絶縁膜と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で第１側及び前記第１側とは反対側の第２側から前記絶縁膜と隣り合い、前記第１方向で前記第２配線より小さい抵抗変化膜と、
    を備えた半導体記憶装置。
  2. 前記絶縁膜は、前記第３方向から見て前記第１配線と前記第２配線とが互いに重なる重なり領域における第１領域に配置され、
    前記抵抗変化膜は、前記第１方向で前記第１領域の前記第１側から前記絶縁膜と隣り合う第１抵抗変化部と、前記第１方向で前記第１領域の前記第２側から前記絶縁膜と隣り合う第２抵抗変化部とを有する、
    請求項１に記載の半導体記憶装置。
  3. 前記抵抗変化膜は、前記第３方向で前記第１領域の第３側から前記絶縁膜と隣り合う第３抵抗変化部と、前記３方向で前記第１領域と前記第３側とは反対側の第４側から前記絶縁膜と隣り合う第４抵抗変化部とをさらに有する、
    請求項２に記載の半導体記憶装置。
  4. 前記抵抗変化膜は、前記第２方向で前記第１領域の第５側から前記絶縁膜と隣り合う第５抵抗変化部をさらに有する、
    請求項２に記載の半導体記憶装置。
  5. 前記抵抗変化膜は、前記第３方向から見て前記第１配線と前記第２配線とが互いに重なる重なり領域における第１領域に配置され、
    前記絶縁膜は、前記第１方向で前記第１領域の前記第１側から前記抵抗変化膜と隣り合う第１隣接絶縁部と、前記第１方向で前記第１領域の前記第２側から前記抵抗変化膜と隣り合う第２隣接絶縁部とを有し、
    前記第３方向で前記抵抗変化膜及び前記絶縁膜と前記第１配線との間に設けられ、前記抵抗変化膜との間で絶縁破壊された導電膜と、
    前記第３方向で前記抵抗変化膜及び前記絶縁膜と前記第２配線との間に設けられ、前記抵抗変化膜との間で絶縁破壊されたセレクタ膜と、
    をさらに備えた、
    請求項１に記載の半導体記憶装置。
  6. 第１方向に延びた第１配線と、
    前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられた第２配線と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられたセレクタ膜と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で第１側及び前記第１側とは反対側の第２側から前記セレクタ膜と隣り合う絶縁膜と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第３方向で前記セレクタ膜に接続された抵抗変化膜と、
    を備えた半導体記憶装置。
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