JPH04176163A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ＩＲ要］ 半導体装置に係り、特にＩＣ（半導体集積回路）チップ
内における小型定電流源又は電圧発生器として使用され
る半導体装置に関し、 バルク基板又はＳＯ■基板を用いた半導体装置の基板バ
イアスを所定の値に制御することができる基板バイアス
発生装置等に使用される半導体装置を提供することを目
的とし、 半導体基板と、前記半導体基板上に、第１の絶縁膜を介
して形成された半導体薄膜と、前記半導体薄膜に形成さ
れな第１壽電型の第１の領域と、前記半導体薄膜に形成
され、前記第１の領域と接続されな第２導電型の第２の
領域と、前記半ミラ体薄膜に形成され、前記第２の領域
と接続された第１導電型の第３の領域と、前記半導体薄
膜に形成され、前記第３の領域と接続された第２導電型
の第４の領域と、前記第２及び第３の領域子に、第２の
絶縁膜を介して形成された電極とを有し、前記電極に交
流又はパルス状の電圧を印加して、前記第１乃至第４の
領域からなる前記半導体薄膜を通して電流を流す、又は
前記第１の領域に所定の電圧を発生させるように構成す
る。

「産業上の利用分野」 本発明は半導体装置及びその製造方法に係り、特にＩＣ
（半導体集積回路）チップ内における小型定電流源又は
電圧発生器として使用される半導体装置及びその製造方
法に関する。

［従来の技術］ 一般に、記憶セルか１１〜ランジスタ・１キヤパシタに
よって構成される］）　［Ｉ　Ａ　Ｍ　（ＤｙｎａＩｎ
ｉｃ　１ａｎｄ０１＾ｃｃｅｓｓ　Ｈｅｌｌ１ｏｒｙ）
においては、電源極性と反対極性の電圧を発生させる電
圧発生器が、基板バイアス発生装置として広く使用され
る。かかる基板バイアス発生装置の回路図を第５図に示
す。

即ち、基板バイアス発生装置は、直列接続された２個の
ダイオードＤＩ、Ｄ２と、これらのダイオードＤｒ、、
Ｄ２の接続点Ａに接続された１個のコンデンサＣとによ
って構成され、ダイオードＤ１のアノードは半導体基板
の基板電圧ＶＢＢに接続され、タイオードＤ２のカソー
ドは接地されている。

次に、動作を説明する。

基板バイアス発生装置の動作は、コンデンサＣの一方の
電極に例えばパルス電圧を与えて行なう。

例えばパルス電圧がＯから十■に立ち上がる場合、コン
デンサＣを介し接続点Ａの電位が正に持ち上げられてダ
イオードＤ２が導通状態となり、接続点Ａから電荷が接
地側へ運び出される。次いで、パルス電圧が十■から０
に立ち下がると、コンデンサＣを介し接続点Ａが負電位
に持ち込まれ、ダイオードＤ２が遮断状態なると同時に
ダイオードＤ１は導通状態になるため、基板電圧Ｖｌｌ
１１の半導体基板から電荷が接続点Ａへ運び込まれる。

このとき、単位時間に運ばれる電荷量は近似的にはコン
デンサ容量、パルス電圧及び周波数に」１例し、到達負
電圧はパルス電圧となる。従って、これを繰り返すこと
により、半導体基板より継続的に電荷が運び出されるた
め、半導体基板は負に帯電する。

次に、第６図の工程断面図を用いて、第５図の回路図に
示される基板バイアス発生装置の製造方法を説明する。

即ち、半導体基板、例えばｐ型シリコン基板３１表面に
、ｎ型不純物領域３２．３３を形成する。

ｎ型不純物領域３３表面に、Ｐ＋型不純物領域３４を形
成する。ｎ型不純物領域３２上に、キャパシタ用のシリ
コン酸化膜３５を介してキャパシタ用の電極３６を形成
する。またｎ型不純物領域３２とＰ４型不純物領域３４
とを接続する配線層３７を形成すると共に、ｎ型不純物
領域３３を接地−６−一 する配線層３８を形成する。

このようにして、ｐ型シリコン基板３１とｎ型不純物領
域３２とによりダイオードＤ１を構成し、Ｐ＋型不純物
領域３４とｎ型不純物領域３３とによりダイオードＤ２
を構成し、ｎ型不純物領域３２、シリコン酸化膜３５及
び電極３６によりコンデンサＣを構成する。

このときタイオードＤｉ、Ｄ２は直列接続となるため、
各領域を絶縁するには最小限第６図に示されるように、
Ｐ型シリコン基板３１中にｎ型不純物領域３３を形成し
、更にこのｎ型不純物領域３３内部にＰ＋型不純物領域
３４を作り込む必要がある。このためｎ型不純物領域３
３の不純物濃度は、Ｐ″型全不純物領域３４り低くしな
ければならない関係上、ｎチャネルＦ　Ｅ　Ｔ”　（Ｆ
ｉｅｌｄ　Ｅｆｆｅａｔ　Ｔｒａｎｓｉｓｔｏｒ　）の
ソース、トレイン領域トハ別途に形成する必要かある。

また、ｎ型不純物領域３２上方のキャパシタ用電極３６
は、信頼性の面から見てＦＥＴのゲート電極と同じ構造
が望ましいが、そのためにはグー１〜電極形成前に、ｎ
型不純物領域３２の不純物ドーピングを済ませておく必
要がある。従って、これもＦＥＴ制作工程とは別途の工
程となる。

このように、従来の基板バイアス装置の形成においては
、他のＩＣ部を形成するのとは別途の工程を必要とし、
その分だけ全体工程が長くなっていた。

更にまた、電気的特性の面から見た場合、ＤＲ。

ＡＭの基板バイアス発生装置としては、この装置による
到達負電圧か任意の電圧であることが望ましいが、従来
の基板バイアス発生装置の回路では、一定時間後には必
ずパルス電圧にほぼ等しい電圧になってしよい、その間
の任意の値での制御性はない。従って、パルス電圧を制
御しようとずれは、新たな制御回路を必要とした。

ところで、放射線照射に耐えるＩＣとして、例えは衛星
搭載用のようにγ線等の放射線照射を受りる可能性のあ
る環境で使用されるものに、ＳＯＩ　（Ｓｉｌｉｃｏｎ
　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）基板を使用したｒｃがあ
る。放射線照射による損傷として代表的なものにＩＣ内
のシリコン酸化膜に発生する正電荷があるが、通常のシ
リコン基板を使用したＩＣでは、この正電荷が誘引とな
って個々の素子の間にリーク電流が発生ずる。これに対
して、Ｓｏｌ基板を使用したＩＣにおいては、個々の索
子が絶縁膜で完全に分離されるため、リーク電流の発生
を阻止することができる。

しかし、耐放射線ＩＣ用の基板としてＳＯＩ基板を採用
すれば、素子間のリーク電流は阻止できるが、第７図に
示すように、ＳＯＩ基板の半導体薄膜下地の絶縁膜中に
発生した正電荷によって、同一素子内のソース、ドレイ
ン間でリーク電流が発生する。

即ち、シリコン基板４１上に、シリコン酸化膜４２を介
して半導体薄膜が形成されている。そしてこの半導体薄
膜には、ソース、ドレイン領域としての例えばｎ＋型不
純物領域４３．４４が形成され、これらｎ＋型不純物領
域４３．４４間にはチャネル領域としてのＰ型不純物領
域４５が形成されている。また、このｎ型不純物領域４
５上に−つ　− は、ゲート酸化膜４６を介してゲート電Ｉ＃１４７が形
成されている。

このようなＳＯＩ基板を用いたＭＯＳＦＥＴに、いよ例
えばγ線が照射されると、シリコン酸化膜４２及びゲー
ト酸化膜４６中に正電荷が生じる。

この発生電荷量は酸化膜の膜厚に比例するため、ゲーＩ
・酸化ｐｌＪ、４６の膜厚が１．　Ｏｎ　ｍ程度であれ
ば電荷の発生量も少なく、また下地のチャネル領域４５
に抜けてしまうため、その影響はそれ程大きくはない。

しかし、半導体薄膜下地のシリコン酸化膜４２はゲート
酸化膜４６はど薄くはないため、図中の十印に示される
ように、一定量の正電荷か発生する。

従って、このシリコン酸化膜４２中の正の電荷は、ｎ型
不純物領域４５のシリコン酸化膜４２との界面近傍にｎ
型反転したチャネルを形成し、図中の矢印に示されるよ
うに、ｎ＋型不純物領域４３．４４間にリーク電流を生
じる。

こうしたγ線照射によってシリコン酸化膜４２中に生じ
る正電荷に起因してソース、トレイン間−ｉｏ　　−、
− のリーク電流が発生ずることを防止するためには、シリ
コン基板４１に負の電圧を印加して、シリコン酸化１Ｂ
！４２中に生じた正電荷をチャネル領域としてのＰ型不
純物領域４５界面側から引き部してシリコン基板４１界
面側に集めることが考えられる。これにより、シリコン
酸化膜４２との界面近傍のＰ型不純物領域４５のｎ型反
転によるチャネル形成を緩和又は防止することができる
。従って、ＳＯＩ基板を用いたＭＯＳＦＥＴにおいても
、上記従来のバルク基板を用いたＭＯＳＦＥＴと同様に
、基板バイアス発生装置が必要となる。

この場合の基板バイアス発生装置の製造方法においては
、個々の素子がシリコン酸化膜で分離されるため、第６
図に示される従来のバルク基板を用いたＭＯＳＦＥＴの
ようにｎ型不純物領域３３内部にＰ＋型不純物領域３４
を作り込む必要はないが、ｎ型不純物領域３２上方のキ
ャパシタ用電極３６はゲート電極と同時に形成しようと
すると、それ以前にｎ型不純物領域３２の不純物ドーピ
ングを済まぜておく必要があるため、やはり他のＩ−１
１＝ ０部を形成するのとは別途の工程を必要とし、その分だ
け全体工程が長くなる。

［発明が解決しようとする課題］ このように、従来のＤＲ，ＡＭにおりる基板バイアス発
生装置においては、到達負電圧が−・定時間後には必ず
パルス電圧にほぼ等しい電圧になってしまい、その間の
任意の値での制御・訃はないため、パルス電圧を制御し
ようとすれば、新たな制御回路を必要とするという問題
もあった。

また、従来のＤＲ，ＡＭにおける基板バイアス発生装置
の製造方法においては、他のＩＣ部を形成するのとは別
途の工程を必要とするため、その分だζフ全体工程が長
くなるという問題があった。

更にまた、耐放射線ＩＣ用の基板としてＳＯＩ基板を用
いた場合においても、例えばγ線照射によるシリコン酸
化膜中の正電荷に起因するソース、ドレイン間のリーク
電流を防止するために、基板バイアス発生装置が必要と
なる。そしてこの場合の基板バイアス発生装置の製造方
法においても、−１２＝ 上記従来のバルク基板を用いたＭＯＳＦＥＴと同様に、
他のＩＣ部を形成するのとは別途の工程を必要とし、そ
の分全体工程が長くなるという問題があった。

そこで本発明は、バルク基板スはＳＯＩ基板を用いた半
導体装置の基板バイアスを所定の値に制御することがで
きる基板バイアス発生装置等に使用される半導体装置及
びその製造方法を提供することを目的とする。

［課題を解決するための手段］ 上記課題は、半導体基板と、前記半導体基板上に、第１
の絶縁膜を介して形成された半導体薄膜と、前記半導体
薄膜に形成された第１導電型の第１の領域と、前記半導
体薄膜に形成され、前記第１の領域と接続された第２導
電型の第２の領域と、前記半導体薄膜に形成され、前記
第２の領域と接続された第１導電型の第３の領域と、前
記半導体薄膜に形成され、前記第３の領域と接続された
第２導電型の第４の領域と、前記第２及び第３の領域上
に、第２の絶縁膜を介して形成された電極とを有し、前
記電極に交流又はパルス状の電圧を印加して、前記第１
乃至第４の領域からなる前記半導体薄膜を通して電流を
流す、又は前記第１の領域に所定の電圧を発生させるこ
とを特徴とする半導体装置によって達成される。

また、上記の半導体装置において、前記第１の領域が、
電気的にフローティング状態にある半導体基板又は領域
と接続され、前記半導体基板又は領域を所定のバイアス
に印加することを特徴とする半導体装置によって達成さ
れる。

更に、上記課題は、半導体基板上に、第１の絶縁膜を介
して半導体薄膜からなる第１導電型の第３の領域を形成
する工程と、前記第３の領域に選択的に不純物を添加し
て第２導電型の第２の領域を形成する工程と、前記第２
の領域と第３の領域との接合部を含む前記第２及び第３
の領域上に、第２の絶縁膜を介して電極を形成する工程
と、前記電極をマスクの一部に用いて前記第３の領域に
選択的に不純物を添加し、第２導電型の第４の領域を形
成する工程と、前記電極をマスクの一部に用いて前記第
２の領域に選択的に不純物を添加し、第１導電型の第１
の領域を形成する工程とを有することを特徴とする請求
項１一記載の半導体装置の製造方法によって達成される
。

［作用］ 即ち本発明は、第１導電型の第１の領域と第２導電型の
第２の領域とはタイオードを構成し、第１導電型の第３
の領域と第２導電型の第４の領域とはダイオードを構成
し、間に第２の絶縁膜を挟んだ第２及び第３の領域と電
極とはコンデンサを構成し、第２、第３及び第４の領域
と第３の領域上に第２の絶縁膜を介して形成された電極
とはＦＢＴを構成している。

従って、第１の領域を半導体基板の基板電圧■１１８に
接続し、第４の領域を接地すると、電極に印加するパル
ス電圧が例えばＯから十■に立ち上がる場合、第２及び
第３の領域は電極との容量結合により、正電圧に持ち上
げられる。このとき、第３の領域と第４の領域とで構成
されるタイオードが順方向バイアスとすると、第３の領
域の電位は第４の領域と同じ接地電位に戻る。

また、第２、第３及び第４の領域と電極とはＦＥＴを構
成しているため、第２の領域及び電極が正電位に、第３
及び第４の領域が接地電位になることにより、このＰＥ
Ｔは導通状態になる。このため、ソースに相当する第４
の領域からドレインに相当する第２の領域に負電荷（電
子）が注入され、第２の領域の電位は接地電位近くまで
下げられる。即ち、電極の印加電圧か立上がった後、−
定時間経った状況では、負電荷が第４の領域から第２の
領域まで運ばれたことになる。

更にまた、電極に印加するパルス電圧が−ｆ−Ｖから０
に立ち下がる場合、電極との静電容量によって第２及び
第３の領域の電位は負電位まで低下する。このとき、第
１の領域と第２の領域とからなるダイオードは順方向バ
イアスとなるため電荷が移動する。第２の領域にはパル
ス電圧の立ち上がり時に負電荷が流入していたので、こ
れが第１の領域へ流出したと考えてもよく、または第１
の領域から正電荷が第２の領域に流入して先の負電荷を
相殺したと考えてもよい。いずれにしろ電極の印加電圧
の１パルスで、第１の領域から第４の領域への正電荷の
流れ、或いはこれとは逆方向の負電荷の流れを生じるこ
ととなる。従って、電極に印加されるＯ乃至十Ｖの正の
電源のみで負電位を生じることができる。

このとき、電極に印加されるパルス電圧の立ち上がり時
の第２の領域の電位は、電極の印加電圧から第２、第３
及び第４の領域等からなるＦ　Ｅ　’Ｉ’の閾値電圧を
引いた値となり、この値が第１の領域の到達し得るの負
電圧、即ち基板電圧ＶＢＨの最大値を与えるため、第１
の領域から第４の領域に流れる電流、又は第１の領域に
発生する負電圧は、第３の領域の不純物濃度によっても
一部制御でき、従って基板電圧ＶＢＢを任意の値に設定
することができる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図は本発明の一実施例による基板バイアス発生装置
を示す断面図である。

Ｐ型シリコン基板１１表面には、図示はしないが、例え
ばＤ　Ｒ，ＡＭ等の主回路が形成されている。

そして同一チツブ内の所定の位置のｐ型シリコン基板１
１上には、厚さおよそ２００ｎｍのシリコン酸化膜１２
を介して、厚さ１５０ｎｍのシリコン薄膜１３が形成さ
れている。このシリコン薄膜１３には、高濃度のｐ４型
不純物領域１４、口型不純物領域１５、ｎ型不純物領域
１６及び高濃度のｎ＋型不純物領域１７が順に並んで配
置されている。そしてｎ型不純物領域１５及びｎ型不純
物領域１６上には、シリコン酸化ＷＡ１８を介して、ポ
リシリコン層からなる電極１９が形成されている。

こうしてＰ＋型不純物領域１４とｎ型不純物領域１５と
はダイオードを桶成し、ｎ型不純物領域１６とｎ４型不
純物領域１７とはダイオードを梢成し、間にシリコン酸
化ｖ４１８を挟んだｎ型不純物領域１５及びｎ型不純物
領域１６と電極１つとはコンデンサを構成し、ｎ型不純
物領域１５、ｎ型不純物領域１６及びｎ４型不純物領域
１７とＰ型不純物領域１６上にシリコン酸化膜１８を介
して形成された電極１９とはｎヂャネルＭＯ３ＦＥＴを
構成している。

また、ｎ４型不純物領域１４は同一チップ内の主回路に
おけるＰ型シリコン基板１１の基板電圧ＶＲ１１に接続
され、Ｐ＋型不純物領域１７は接地されている。

次に、動作について述べる。

まず、電極１９に印加するパルス電圧が０がら−ｌ−Ｖ
に立ち上がる場合について説明する６電極１９に正電圧
がかかると、ｎ型不純物領域１５及びｎ型不純物領域１
６は電極１９との容量結合によって正電圧に持ち上げら
れる。このときｎ型不純物領域１６とＰ＋型不純物領域
１７とで構成されるダイオードは順方向バイアスとなる
ため、Ｐ型不純物領域１６の電位はｎ４型不純物領域１
７と同じ接地電位に戻る。

また、ｎ型不純物領域１５、Ｐ型不純物領域１６及びＰ
＋型不純物領域１７と電極１９とはｎヂャネルＭ　ＯＳ
　Ｆ　Ｅ　”ｒを構成しているなめ、ｎ型不純物領域１
５及び電４ｉｆｉ１．９が１［電位に、ｎ型不純物領域
１６及びｒ１４型不純物領域１７か接地電位になること
により、このＭ　ＯＳ　Ｆ　Ｅｉ’は尋通状態になる。

従って、ソースに相当する領域ｎ　’ｌｎ型不純物領域
１７らドレインに相当するｎ型不純物領域１５に負電荷
（電子）が注入され、ｎ型不純物領域１５の電位は接地
電位近くまで下げられる。

即ち、電極１９の印加電圧が立−にがっな後、−＝・定
時間経った状況では、負電荷が０１型不純物領域１７か
らｎ型不純物領域１５まで運ばれたことになる。

次いで、電極１９に印加するパルス電圧が十■からＯに
立ち下がる場合について説明する。

電極１つの印加電圧かＯになると、電極１つとの静電容
量によってｎ型不純物領域１５及び１）型不純物領域１
６の電位は負電位まで低下する。このとき、Ｐ＋型不純
物領域１４とｎ型不純物領域１５とから構成されるダイ
オードは、順方向バイアスとなるため電荷が移動する。

ｎ型不純物領域１５にはパルス電圧の立ち上かり時に負
電荷が流入していたので、これがＰ４型不純物領域１４
へ流出したと考えてもよく、またはＰ＋型不純物領域１
４から正電荷がｎ型不純物領域１５に流入して、先の負
電荷を相殺したと考えてもよい。

いずれにしろ電極１９の印加電圧の１パルスで、Ｐ＋型
不純物領域１４からＰ＋型不純物領域１７への正電気の
流れ、或いはこれとは逆方向の負電荷の流れを生じるこ
ととなる。従って、電極１つに印加される０乃至十Ｖの
正の電源のみで、負電位を生じることができることとな
る。

このときのＰ＋型不純物領域１４からＰ＋型不純物領域
１７に流れる電流、或いはＰ＋型不純物領域１４に発生
ずる負電圧は、従来技術と同様に、ｎ型不純物領域１５
と電＠１つとの静電容量の外、電極１９にかかるパルス
電源の周波数や電圧値によって決まる。更に、本発明に
おいては、Ｐ型土＝　２１　＝ 鈍物領域１６の不純物濃度によっても−・部制御できる
。

即ち、電極１９に印加されるパルス電圧の立ち上がり時
におけるｎ型不純物領域１５の電位は、電＠１つの印加
電圧からｎ型不純物領域１５、ｎ型不純物領域１６及び
１１＋型不純物領域１７等で構成されるＭ　ＯＳ　Ｆ　
Ｅ　Ｔの閾値電圧ｖｔｈを引いた値となり、゛この値が
ｐ　’ｌ型不純物領域１４の到達し得る負電圧、即ち基
板電圧■ｌ］Ｂの最大値を与える。従って、ｎ型不純物
領域１６の不純物濃度を変化させることにより閾値電圧
を変化させることができるなめ２２例えばパルス電圧に
電源電圧を用いる場合のようにパルス電圧を一定値に固
定せざるを得ないときであっても、基板電圧ＶＨとして
は任意の値に設定することができる。

このように本実施例による基板バイアス発生装置におい
ては、電′＠１９にＯ乃至十■の１Ｆのみのパルス電圧
を印加することにより、順に並んで配置されたＰ＋型不
純物領域１４、ｎ型不純物領域１５、Ｐ型不純物領域１
６、及び高濃度のｎ＋型不純物領域１７からなるシリコ
ン薄膜１３を通して電流を流し、Ｐ型シリコン基板１１
の基板電圧ＶＢＢに接続されているＰ４型不純物領域１
４に負電位を、即ち負の基板バイアスを生じることかで
きることとなる。

また、ｎ型不純物領域１６の不純物濃度を変化させるこ
とにより、ｎ型不純物領域１５、Ｐ型不純物領域１６及
びｎ４型不純物領域１７とｎ型不純物領域１６上にシリ
コン酸化膜１８を介して形成された電極１９とから構成
されるｎチャネルＭＯＳ　Ｆ　Ｅ　Ｔの閾値電圧ｖｔｈ
を変化させることができるため、パルス電圧を一定値に
固定せざるを得ない場合であっても、基板電圧ＶＢＢを
任意の値に設定することができる。

従って、従来の基板バイアス発生装置において必要とさ
れていた別の電圧検出回路及び制御回路が不要となり、
より簡単な回路構成によって同一・動作を実現すること
ができる。

なお、上記実施例においては、基板バイアス発生装置の
ｐ＋型不純物領域１４が同一チップ内の主回路における
半導体基板の基板電圧■Ｉ１．に接続されているが、例
えはこの主回路がＣＭＯ３（Ｃ。

ｍｐｌｅｌｅｎｔａｒｙ　ＨＯ３）の場合、Ｐ１型不純
物領域１４がＭＯＳＦＥＴを形成しているウェル領域に
接続され、このウェル領域に所望のバックバイアスを印
加することもできる。

また、パルス電圧の代わりに交流電圧を用いる場合にお
いても、当然に同様の効果を奏することできる。

次に、第２図に示す工程図を用いて、第１図の基板バイ
アス発生装置の製造方法を説明する。

不純物濃度１．　Ｘ　１０　”ｃ　ｍ−’のｐ型シリコ
ン基板１１に、選択的にＳ　Ｉ　Ｍ　ＯＸ　（５ｅｐａ
ｒａｔｉｏｎ　ｂｙＩＩｎｐｌａｎｔｅｄ　Ｏｘｙｇｅ
ｎ）法を用いて、Ｓｏｌ基板を部分的に作成する。即ち
、Ｐ型シリコン基板１１中に、例えばエネルギー１００
　ｋ　ｅ　Ｖ、ドーズ基２ｘ　１０１８ｃ　ｍ−２の条
件で酸素イオンを注入することにより、厚さおよそ２０
０ｎｍのシリコン酸化膜１２を形成すると共に、このシ
リコン酸化膜１２上に厚さ１５０ｎ、ｍのＰ型のシリコ
ン薄膜１３を形成する（第２図＜ａ＞参照）。

次に、所定の形状にパターニングしたレジストマスク２
０を使用して、例えばエネルギー８０ｋｅＶ、ドーズ量
５Ｘ１０”ｃｍ−’の条件で、ｐ型のシリコン薄膜１３
中にＰ（リン）イオンをイオン注入し、ｎ型不純物領域
１５を形成する。これにより、残りのＰ型のシリコン薄
膜１３は、Ｐ型不純物領域１６となる。なお、この工程
は、主回路を構成するｐチャネルＭＯ３ＦＥＴのチャネ
ルドーピングと同時に行なうことが可能である（第２図
（ｂ）参照）。

次に、主回路におけるゲート酸化膜及びゲート電極の形
成と同時に、Ｐ型不純物領域１６及びｎ型不純物領域１
５」二にシリコン酸化膜１８及び電極１つを形成した後
、Ｐ型不純物領域１６とｎ型不純物領域１５との接合部
を覆うように所定のパターニングする。

次に、電極１９をマスクの一部に用いて、例えばエネル
ギー１００ｋｅＶ、ドーズ量５Ｘ１０”ｃｍ−’の条件
で、Ｐ型不純物領域１６にＰイオン−つｑ　− をイオン注入し、高濃度のｎ＋型不純物領域１７を形成
する。なお、この工程は、主回路を構成するｎチャネル
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのソース、ドレイン領域の形成と
同時に行なうことが可能である。

また、同様に、電ｆ！１９をマスクの−・部に用いて、
例えばエネルギー４０ｋｅＶ、ドーズ量ＩＸ１．０”ｃ
ｍ””’の条件で、ｎ型不純物領域１５にＢ（ボロン）
イオンをイオン注入し、高濃度のｐ　’１型不純物領域
１４を形成する。なお、この工程は、主回路を構成する
ＰチャネルＭＯ３ＦＥＴのソース、トレイン領域の形成
と同時に行なうことが可能である（第２図（Ｃ）参照）
。

このようにして、ｎ４型不純物領域１４とｎ型不純物領
域１５とから構成されるダイオード、Ｐ型不純物領域１
６とｎ＋型不純物領域１７とから構成されるダイオード
、間にシリコン酸化ＷＡ１８を挟んだｎ型不純物領域１
５及びＰ型不純物領域１６と電極１９とから構成される
コンデンサ、ｎ型不純物領域１５、ｎ型不純物領域１６
及びｎ＋型不純物領域１７とＰ型不純物領域１６上にシ
リコン酸化膜１８を介して形成された電極１９とがら構
成されるｐチャネルＭＯ３ＦＥＴを形成し、第１図に示
される基板バイアス発生装置を製造する。

このように第２図に示す基板バイアス発生装置の製造方
法によれば、ｎ型不純物領域１５の形成は主回路を構成
するＰチャネルＭ　ＯＳ　Ｆ　Ｅ　’ｆ’のチャネルド
ーピングと同時に行なうことができ、シリコン酸化膜１
８及び電極１９の形成は主回路におけるゲート酸化膜及
びゲート電極の形成と同時に行なうことができ、ｎ＋型
不純物領域１７の形成は主回路を構成するｎチャネルＭ
Ｏ８ＦＥＴのソース、ドレイン領域の形成と同時に行な
うことができ、Ｐ＋型不純物領域１４の形成は主回路を
構成するＰチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔのソース、ト
レイン領域の形成と同時に行なうことができる。

即ち、基板バイアス発生装置の製造プロセスの主要なも
のは、主回路のＭＯ８ＦＥ’Ｉ’と同一プロセスで同時
形成が可能である。従って、基板バイアス発生装置を製
造するために新たなプロセスが増加することを防止し、
スループッ１−の向上及びコストの低減を実現すること
かできる。

なお、基板電圧ＶＢｇを所望の値に設定する場合には、
ｎ型不純物領域１６の不純′＄ＩＪ淵度を制御する必要
があり、従ってｎ型不純物領域１６への不純物導入工程
が追加的に必要となるが、この工程の増加よりも基板電
圧■Ｂ［ｌを所望の値に制御できるメリットのほうが遥
かに大きいといえる。

また、コンデンサの形成においては、比較的低濃度のｎ
型不純物領域１５及びｐ型不純物顧域１６上にシリコン
酸化Ｍ］、８を形成するなめ、このｎ型不純物領域１５
及びｎ型不純物領域１６と電極１つとに挟まれたコンデ
ンサ用のシリコン酸化膜１８の信頼性を確保することが
でき、従ってコンデンサの信頼性を向上させることがで
きる。

ところで、この負電圧を発生させる基板バイアス発生装
置とＳＯＩ基板のＰ型シリコン基板１１との電気的接続
法であるが、第３図（ａ）に示されるように、通常のＴ
Ｃプロセスにおいて、シリコン酸化膜１２にコンタクト
窓を開口し、とのコンタクト窓を介して、シリコン薄Ｉ
Ｉ！１３に形成された基板バイアス発生装置のｎ＋型不
純物領域１７とｐ型シリコン基板１１とを金属配線層２
１によって接続してもよい。また、このように直接配線
する方法の外にも、第３図（ｂ）に示されるように、バ
ラゲージ基板２２上に組み立てる際に、基板バイアス発
生装置のｎ＋型不純物領域１７上に形成された金属配線
層２２とｐ型シリコン基板１１に接続されたパッケージ
基板２３とをワイヤ・　　線２４によって配線してもよ
い。

なお、上記実施例においては、例えばＤ　ＲＡＭ等の主
回路がその表面に形成されているＰ型シリコン基板１１
の一部にＳＯ■基板が形成され、そのＳＯＩ基板のシリ
コン薄膜１３に基板バイアス発生装置が形成されている
場合について述べたが、本発明はこうした通常のバルク
基板の場合に限定されることなく、全体がＳＯＩ基板で
ある場合にも適用することができる。

ＳＯＩ基板を用いた場合、上記第２図に示される工程に
おいて、半導体基板全面にＳＩＭＯＸ法−つ〇　− を用いてＳＯＴ基板を作成するか、その他の方法によっ
てＳｏｌ基板を作成する。従って、基板バイアス発生装
置を形成するためだけに部分的にＳＯＩ基板を作成する
必要がない分だｃｌ、更に新たなプロセスの増加を防止
し、スループットの向上及びコストの低減を実現するこ
とができる。

ＳＯＴ基板を用いたＭ　ＯＳ　Ｆ’　Ｅ”「の場合、放
射線照射によって絶縁膜中に発生ずる電荷は、その発生
量及び発生場所が絶縁膜にかかつている電界に強く依存
している。従って、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの半導体基板
にバイアス電圧を印加したままγ線を照射したときの７
・線照射損傷、即ち正電荷の発生量と電界の強さ及びそ
の向きとの関係は、第５図に示すようになる。なお、こ
こで、半導体薄膜と半導体基板とを分離する酸化膜の膜
厚は４００　ｎ、　ｍ、γ線照射量はｌＸ１０５ｒａｄ
、（ラド）とする。また、この酸化膜中の正電荷の発生
量はフラツＩ〜バンド電圧の変化量へＶｐＢによって表
す。

この第５図のグラフから明らかなように、ＳＯ■構造の
半導体基板の基板電圧ＶＢＢを、半導体薄＝　３０− 膜に対して、ＶＩＩＢ−１，ＯＶに設定することにより
、発生電荷を最小とすることができる。従って、このよ
うに基板バイアス発生装置を用いて基板電圧■ｌｌｅを
所望の値に制御することにより、耐放射線ＩＣ用の基板
としてＳＯＩ基板を採用したＦ　Ｅ　Ｔにおいて、同一
素子内のソース、ドレイン間のリーク電流の発生を抑制
、防止することができる。

本発明者の実験によれば、ＳＩＭＯＸ法による全面ＳＯ
Ｉ基板を使用したＩＣに本発明による基板バイアス発生
装置を組み込むことにより、半導体基板の基板電圧ＶＢ
ＢをＶＢＢ−１，５Ｖになるよう設定したところ、この
ｒｃはＩ　Ｘ　１０’　ｒａｄ。

のγ線照射に対しても顕著なドレインリーク電流は発生
せず、正常なファンクションをすることが確認された。

［発明の効果］ 以上のように本発明（こよれば１．半導体基板と、この
半導体基板上に第１の絶縁膜を介して形成されな半導体
薄膜と、この半導体薄膜に順に並んで配置された第１導
電型の第１の領域、第２導電型の第２の領域、第１導電
型の第３の領域及び第２導電型の第４の領域と、第２の
及び第３の領域上に、第２の絶縁膜を介して形成された
電極とを有し、この電極に交流又はパルス状の電圧を印
加することにより、第１乃至第４の領域からなる半導体
薄膜を通して電流を流す、又は第１の領域に所定の負電
圧を発生させることができる。従って、半導体装置内の
小型定電流源又は電圧発生器として使用することができ
る。

また、第３の領域の不純物濃度により、かかる第１の領
域から第４の領域に流れる電流、又は第１の領域に発生
ずる負電圧を制御することかできるため、基板バイアス
装置として使用する場合、基板電圧ＶＢＩＩを任意の値
に設定することができ、従来の基板バイアス発生装置に
おいて必要とされていた別の電圧検出回路及び制御回路
が不要となってより簡単な回路構成によって同一・動作
を実現することができる。

更に、主要な製造プロセスが同一チップ内の主回路と同
一プロセスで同時形成が可能であるなめ、新たなプロセ
スが増加することを防止し、スループットの向上及びコ
ストの低減を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による基板バイアス発生装置
を示す断面図、 第２図は第１図の基板バイアス発生装置の製造方法を説
明するための工程図、。 第３図は第１図の基板バイアス発生装置と半導体基板と
の接続方法を説明するための図、第４図はγ線照射損傷
と基板バイアスとの関係を示すグラフ、 第５図は従来のバイアス発生装置を示す回路図、第６図
は従来のバイアス発生装置の製造方法を説明するための
工程断面図、 第７図はγ線照射によるリーク電流発生を説明するため
の図である。 図において、 １．１，３］・・・・・・Ｐ型シリコン基板、１２．１
８，３５．４２・・・・・・シリコン酸化膜、１３・・
・・・・シリコン薄膜、 １４．３４・・・・・・ｐ４型不純物領域、１５．３２
．３３・・・・・・ｎ型不純物領域、１．６．４５・・
・・・・Ｐ型不純物領域、１７．４３．４４・・・・・
・ｎ＋型不純物領域、１９．３６・・・・・・電極、 ２０・・・・・・レジストマスク、 ２１．２２・・・・・・金属配線層、 ２３・・・・・・パッケージ基板、 ２４・・・・・・ワイヤ線、 ３７．３８・・・・・・配線層、 ４１・・・・・・シリコン基板、 ４６・・・・・・ゲート酸化膜、 ４７・・・・・・ゲート電極。 寸　　　　　〜　　　　　　０ ？″１′２］宵雁時浦粁Ｊ 柳 Ｊ 岬叩 ０１Ｘ すＶ 噛℃ 曜 σズ 紫 ト ４１：シリコン茎根 ４２：シリコン酸化膜 ３６：電極 ３７３８：配線層 第６図 り、４４・　ｎ′留１ゝ亮召何項と氏 ４７：ゲートｑｉ阪 γ線照射りこよるリーク電漬所花を説明するための図第
７図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、 前記半導体基板上に、第１の絶縁膜を介して形成された
   半導体薄膜と、 前記半導体薄膜に形成された第１導電型の第１の領域と
   、 前記半導体薄膜に形成され、前記第１の領域と接続され
   た第２導電型の第２の領域と、 前記半導体薄膜に形成され、前記第２の領域と接続され
   た第１導電型の第３の領域と、 前記半導体薄膜に形成され、前記第３の領域と接続され
   た第２導電型の第４の領域と、 前記第２及び第３の領域上に、第２の絶縁膜を介して形
   成された電極とを有し、 前記電極に交流又はパルス状の電圧を印加して前記第１
   乃至第４の領域からなる前記半導体薄膜を通して電流を
   流す、又は前記第１の領域に所定の電圧を発生させる ことを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、 前記第１の領域が、電気的にフローティング状態にある
   半導体基板又は領域と接続され、前記半導体基板又は領
   域を所定のバイアスに印加することを特徴とする半導体
   装置。 ３、半導体基板上に、第１の絶縁膜を介して半導体薄膜
   からなる第１導電型の第３の領域を形成する工程と、 前記第３の領域に選択的に不純物を添加して第２導電型
   の第２の領域を形成する工程と、前記第２の領域と第３
   の領域との接合部を含む前記第２及び第３の領域上に、
   第２の絶縁膜を介して電極を形成する工程と、 前記電極をマスクの一部に用いて前記第３の領域に選択
   的に不純物を添加し、第２導電型の第４の領域を形成す
   る工程と、 前記電極をマスクの一部に用いて前記第２の領域に選択
   的に不純物を添加し、第１導電型の第１の領域を形成す
   る工程と を有することを特徴とする請求項１記載の半導体装置の
   製造方法。