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CN103699164B - 半导体集成电路装置 - Google Patents

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CN103699164B
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Abstract

半导体集成电路装置。本发明提供输出电压稳定性良好的恒压电路，在将增强型NMOS和耗尽型NMOS串联连接而构成的恒压电路中，为了提高耗尽型NMOS的反馈偏置效应，仅在安装耗尽型NMOS的P型阱区域中增大杂质浓度。

Description

半导体集成电路装置
技术领域
本发明涉及需要较高的输出电压精度的模拟半导体集成电路装置。
背景技术
在半导体集成电路中，关于与电源电压无关地输出恒定电压的恒压电路，由于如图2（1）以及（2）所示那样串联连接增强型和耗尽型这2个N沟道场效应型MOS晶体管（以下，称为NMOS）而构成的方式可简便且低成本地实现，所以得到广泛应用。
图2（1）中，在增强型的NMOS101中，将与源极端子以及P型阱区域（以下，称为Pwell）连接的体（body）端子连接到作为恒压电路中的最低电位的接地端子，栅极端子以及漏极端子与耗尽型NMOS102的源极端子连接。
另外，耗尽型NMOS102的漏极端子与作为恒压电路的最高电位的电源电压端子连接，栅极端子与NMOS102的源极端子连接。
当进行这样的连接时，首先，关于NMOS101，栅极端子和漏极端子的电位相同，所以成为饱和动作，关于NMOS102，当对漏极端子施加某大小以上的电压时，也成为饱和动作，所以，各个NMOS的电流一致，如下所示可获得表示各个饱和电流均衡的状态的简单关系式。
Kne(Vg1-Vtne)2＝Knd(Vg2-Vtnd)2…(a)式
这里，Kne、Vg1、Vtne分别是NMOS101的跨导、栅极电位、阈值电压，Knd、Vg2、Vtnd分别是NMOS102的跨导、栅极电位、阈值电压。
根据此关系，恒压电路的输出值Vout如下所述。
Vout＝(Knd/Kne)1/2·|Vtnd|+Vtne…(b)式
如以上那样，Vout可利用各个NMOS的元件特性进行调节，但在图2中NMOS102的体端子的电位低于源极端子，所以上述Vtnd、Knd是施加Vout的电压的反馈偏置效应的状态下的阈值电压、跨导。在希望避免该反馈偏置效应引起的特性变化的情况下，将体端子与源极端子连接。在此情况下，为了改变安装NMOS101、102的各个Pwell区域的电位，选择N型衬底作为半导体衬底，分别形成PN结分离的Pwell区域，在各个Pwell区域上必须形成NMOS101和102。除了这样的例子之外，图2的电路结构可称为与半导体衬底的极性无关的通用性较高的结构。
接着，根据图4来概括地说明上述现有的半导体集成电路装置的制造方法。所说明的部分的名称与图2相同。
首先，准备P型或N型的半导体衬底，在期望的NMOS形成预定区域内利用离子注入法注入硼（B）或者BF2的P型杂质之后，实施热扩散而形成Pwell区域（a）。以使该Pwell区域的杂质浓度是1×1016cm-3至1×1017cm-3之间的值而形成几μm的深度的方式，选择杂质注入量以及热扩散的条件。
接着，为了使元件彼此之间电气分离而采用LOCOS法等，形成元件分离区域（b）。
接着，为了将增强型NMOS的阈值电压调节为期望的值，在增强型NMOS形成预定区域内利用离子注入法注入硼（B）或BF2的P型杂质（c）。
接着，为了将耗尽型NMOS的阈值电压调节为期望的值，在耗尽型NMOS形成预定区域内利用离子注入法注入磷（P）或砷（As）的N型杂质（d）。
接着，利用热氧化法，形成增强型NMOS以及耗尽型NMOS的栅极氧化膜（e）。
然后，为了形成增强型NMOS以及耗尽型NMOS的栅极电极，进行PolySi膜的堆积，并利用离子注入法或热扩散法进行高浓度的杂质注入而成为1×1019cm-3以上，进行构图（f）。
接着，为了形成增强型NMOS以及耗尽型NMOS的源极/漏极区域以及用于施加沟道下的Pwell区域（称为体区域）的电位的区域，利用离子注入法进行杂质注入。此时，用于形成源极/漏极的N型高浓度杂质为1×1019cm-3以上的浓度，与栅极电极端离开预定的距离而配置。另一方面，从该源极/漏极的N型高浓度杂质区域到栅极电极端，形成5×1016cm-3～5×1017cm-3这样的N型低浓度杂质。该N型低浓度杂质区域发挥在施加高电压时的电场缓和的作用（g）。
接着，整体堆积由氧化膜构成的绝缘膜，在预定的位置上形成接触孔，然后为了施加各个NMOS元件的栅极、源极、漏极、体（body）的电位，利用金属膜的溅射以及构图形成金属布线（h）。
另外，以图3（1）、（2）为基础来说明现有技术的其它恒压电路例。在图3（1）以及（2）中，使用与图2（1）以及（2）相同的NMOS元件，仅改变布线方法。即，进行将耗尽型NMOS102的栅极端子连接到作为恒压电路中的最低电位的接地端子的变更。这是因为，使耗尽型NMOS102的栅极电压向负侧移动Vout，所以能够大幅降低输出电压和消耗电流。例如，在专利文献1中公开了上述这样的恒压电路的方式。
专利文献1：日本特开2008-293409号公报
当实施用于在树脂封装中密封包含上述这样的低电压电路的半导体集成电路装置的现有安装方法时，存在以下这样的课题。
例如，当增强型NMOS或耗尽型NMOS的阈值电压或跨导在批量生产中出现偏差时，恒压电路的输出电压也会出现偏差。另外，在温度等的环境变动中，该输出电压也发生变动。因此，期待有实现能够减小恒压电路的输出电压变动的NMOS元件构造或半导体集成电路方式的方法。
发明内容
为了解决这样的课题，而提供如下这样的半导体集成电路装置，其由增强型的第一N沟道型MOS晶体管和耗尽型的第二N沟道型MOS晶体管构成，增强型的第一N沟道型MOS晶体管形成在P型阱区域上，具有栅极氧化膜、栅极电极和由N型低浓度区域以及N型高浓度区域构成的源极以及漏极区域，阈值电压具有正值，耗尽型的第二N沟道型MOS晶体管形成在P型阱区域上，具有栅极氧化膜、栅极电极、由N型低浓度区域以及N型高浓度区域构成的源极以及漏极区域、N型沟道杂质区域，阈值电压具有负值，第一NMOS的与栅极电极连接的栅极端子以及与漏极区域连接的漏极端子连接到第二NMOS的与源极区域连接的源极端子以及栅极端子，第一NMOS的源极端子以及与P型阱区域连接的体端子是作为电路上的最低电位的接地电位，第二NMOS的漏极端子是作为电路上的最大电位的电源电压，体端子是接地电位，安装第二NMOS的P型阱区域的杂质浓度比安装第一NMOS的P型阱区域的杂质浓度高。
或者提供如下这样的半导体集成电路装置，其由增强型的第一N沟道型MOS晶体管和耗尽型的第二N沟道型MOS晶体管构成，增强型的第一N沟道型MOS晶体管形成在P型阱区域上，具有栅极氧化膜、栅极电极、由N型低浓度区域以及N型高浓度区域构成的源极以及漏极区域，阈值电压具有正值，耗尽型的第二N沟道型MOS晶体管形成在P型阱区域上，具有栅极氧化膜、栅极电极、由N型低浓度区域以及N型高浓度区域构成的源极以及漏极区域、N型沟道杂质区域，阈值电压具有负值，第一NMOS的与栅极电极连接的栅极端子以及与漏极区域连接的漏极端子连接到第二NMOS的与源极区域连接的源极端子，第一NMOS的源极端子以及与P型阱区域连接的体端子是作为电路上的最低电位的接地电位，第二NMOS的漏极端子是作为电路上的最大电位的电源电压，栅极端子以及体端子是接地电位，安装第二NMOS的P型阱区域的杂质浓度比安装第一NMOS的P型阱区域的杂质浓度高。
此外，还成为如下这样的半导体集成电路装置：安装第一NMOS的P型阱区域的浓度小于1×1017cm-3，安装第二NMOS的P型阱区域的浓度大于1×1017cm-3。
或者成为如下这样的半导体集成电路装置：第一NMOS以及第二NMOS的P型阱区域的浓度相同，并且在第二NMOS的N型的沟道杂质区域之下，局部地具有比P型阱区域浓的P型杂质层。
此外，还成为如下这样的半导体集成电路装置：安装第一NMOS的P型阱区域的浓度小于1×1017cm-3，在第二NMOS的N型的沟道杂质区域之下的局部区域中，比P型阱区域浓的P型杂质层的浓度大于1×1017cm-3。
或者成为如下这样的半导体集成电路装置：第二NMOS的源极/漏极区域由接近于栅极电极的N型低浓度区域和与N型低浓度区域接触地形成在接触孔下的N型高浓度区域构成，源极区域内的N型低浓度区域中的栅极电极端到N型高浓度区域的长度大于漏极区域内的N型低浓度区域中的栅极电极端到N型高浓度区域的长度。
发明效果
根据本发明，可抑制恒压电路的输出电压的变动，可提供高精度的模拟半导体集成电路装置。
附图说明
图1是包含本发明第1实施例的半导体集成电路装置的示意剖视图。
图2中的（1）是包含现有的半导体集成电路装置的示意剖视图，（2）是现有的半导体集成电路装置的电路接线图。
图3中的（1）是包含现有的其它半导体集成电路装置的示意剖视图，（2）是现有的其它半导体集成电路装置的电路接线图。
图4是用于制造现有的半导体集成电路装置的工序流程图。
图5是用于制造本发明第1实施例的半导体集成电路装置的工序流程图。
图6是耗尽型NMOS晶体管的栅极电压-漏极电流关系图。
图7是包含本发明第1实施例的其它半导体集成电路装置的示意剖视图。
图8是包含本发明第2实施例的半导体集成电路装置的示意剖视图。
图9是包含本发明第2实施例的其它半导体集成电路装置的示意剖视图。
图10是用于制造本发明第2实施例的半导体集成电路装置的工序流程图。
图11是包含本发明第3实施例的半导体集成电路装置的示意剖视图。
图12是包含本发明第3实施例的其它半导体集成电路装置的示意剖视图。
标号说明
1半导体衬底；2漏极端子；3源极端子；4体端子；5第1P型阱区域；6第2P型阱区域；7N型低浓度源极/漏极区域；8栅极电极；9栅极氧化膜；10N型沟道杂质区域；11P型沟道杂质区域；101增强型NMOS晶体管；102耗尽型NMOS晶体管；103VDD端子；104VSS端子；105VOUT端子。
具体实施方式
以下，根据附图来说明本发明的实施方式。图1是本发明第1实施例的半导体集成电路装置的剖视图，是在恒压电路中有效地利用对耗尽型NMOS施加的反馈偏置的例子。
图1是在作为现有例的图2中附加本发明特征后的恒压电路的剖视图。不同之处是，分别形成安装增强型NMOS101和耗尽型NMOS102的Pwell区域，改变各个Pwell区域的杂质浓度。即，安装增强型NMOS101的Pwell区域5的浓度为1×1015cm-3以上且小于1×1017cm-3的一般浓度，关于安装耗尽型NMOS102的Pwell区域6的浓度，只有这部分为1×1017cm-3以上的浓度。
这样，能够发挥使本来对耗尽型NMOS的体端子施加的反馈偏置效应增强的效果。
当在NMOS中对体端子施加负的反馈偏置时，取决于沟道中的杂质分布，向阈值电压变高的方向移动，另外，向跨导（相当于图6的电压-电流特性中的斜率）变低的方向移动。
Pwell浓度越浓，该效果越显著。其原因是，阈值电压上升了为了与在施加反馈偏置时产生的栅极下的耗尽层内电荷平衡而所需的栅极电压量，但由于Pwell浓度增加而使耗尽层电荷密度上升，所以阈值电压的上升更大。另外，此时，因为电场相对于流过沟道的平面方向的电流在垂直方向上变强，所以载流子的迁移率降低，跨导减少。
当针对图1的半导体集成电路装置考虑这样的效果时，例如在（b）式中，Vtne由于某些原因而发生变化的情况下，在现有例中会产生与其变化量相当的输出电压的变化。虽然利用反馈偏置效应来抑制下述Vout值变化的反馈发挥较大作用，抑制了变动幅度，但在本例中因为使安装耗尽型NMOS的Pwell浓度变浓，所以能够更显著地发挥下述效果。这对于Kne、Vtnd、Knd的变化也能够发挥同样的效果。
Vtne增（减）
→Vout值增（减）
→基于反馈偏置效应的Vtnd增（减）/Knd减（增）
→Vout值减（增）
另外，即使在这些元件特性由于温度等外部原因而变化的情况下，也具有同样的效果，可成为相对于输出电压的变动非常稳定的恒压电路。
接着，根据图5说明本实施例的半导体集成电路装置的制造方法的概要。所说明的部分的编号与图1相同。
首先，准备P型或N型的半导体衬底1，在期望的NMOS形成预定区域内利用离子注入法注入硼（B）或者BF2的P型杂质，然后实施热扩散，形成具有不同浓度的Pwell区域（5、6）（步骤a、b）。以使Pwell区域5的杂质浓度是1×1016cm-3以上且小于1×1017cm-3的值、Pwell区域6的杂质浓度是1×1017cm-3以上的值而都成为几μm的深度的方式，选择杂质注入量以及热扩散的条件。
接着，为了使元件彼此电气分离而采用LOCOS法等，形成元件分离区域（步骤c）。
然后，为了将增强型NMOS的阈值电压调节为期望的值，在增强型NMOS形成预定区域内利用离子注入法注入硼（B）或者BF2的P型杂质（步骤d）。
接着，为了将耗尽型NMOS的阈值电压调节为期望的值，在耗尽型NMOS形成预定区域内利用离子注入法注入磷（P）或者砷（As）的N型杂质，形成N型沟道杂质区域10（步骤e）。
然后，利用热氧化法，形成增强型NMOS以及耗尽型NMOS的栅极氧化膜9（步骤f）。
接着，为了形成增强型NMOS以及耗尽型NMOS的栅极电极8，进行PolySi膜的堆积，并以成为1×1019cm-3以上的方式利用离子注入法或热扩散法进行高浓度的杂质注入，进行构图（步骤g）。
接着，为了形成增强型NMOS以及耗尽型NMOS的源极/漏极区域7以及用于施加沟道下的Pwell区域（称为体区域）的电位的区域，利用离子注入法进行杂质注入。此时，用于形成源极/漏极的高浓度N型杂质与栅极电极端离开预定的距离，以1×1019cm-3以上的浓度形成。另一方面，从该高浓度源极杂质区域到栅极电极端，形成5×1016cm-3～5×1017cm-3的N型低浓度杂质区域。该N型低浓度杂质区域发挥在施加高电压时的电场缓和的作用（步骤h）。
接着，整体堆积由氧化膜构成的绝缘膜，在预定的位置上形成接触孔，然后为了施加各个NMOS元件的栅极、源极、漏极、体的电位，利用金属膜的溅射以及构图形成金属布线（2～4）（步骤i）。
图7是将图1中的耗尽型NMOS102的栅极端子与VSS端子104连接的图，与图3的现有例的半导体集成电路装置对应。在图7中，耗尽型NMOS的栅极电位与输出电压的增减联动，所以施加抑制输出电压变动的反馈。除此之外，基于在图1说明中所述的反馈偏置效应的反馈发挥作用，可实现稳定性更高的输出电位。
图8是用于实现图1所述的反馈偏置效应的第2实施例。在图8中，如现有例那样使增强型NMOS101以及耗尽型NMOS102的Pwell区域5共用，并且在耗尽型NMOS102的N型沟道杂质区域10的正下方局部地形成杂质浓度比Pwell区域高的P型沟道杂质区域11。通过这样的结构，可与图1同样地获得对耗尽型NMOS102而言充分的反馈偏置效应，可提高恒压电路的输出电压稳定性。
图9是将图8中的耗尽型NMOS102的栅极端子与VSS端子103连接的图，除了基于耗尽型NMOS的栅极电位的反馈之外，基于本发明的反馈偏置效应的反馈也发挥作用，可实现稳定性更高的输出电位。
图10示出第2实施例的半导体制造工序的概要。在本实施例中，相对于现有例图4，在阈值电压调节用的耗尽型NMOS102的N型杂质注入工序之后，追加耗尽型NMOS用的硼（B）或者BF2等P型杂质的注入工序（e）。此时，采用离子注入法形成该P型杂质区域，其能量选择使得成为如下这样的注入深度的值，该深度使得在上述的N型沟道杂质区域的正下方形成浓度最大值。
通过在与上述的N型杂质注入时相同的掩模工序中连续地进行该工序，能够抑制掩模工序的增加。因此不需要如第1实施例那样准备耗尽型NMOS专用的Pwell区域形成用掩模，具有与第1实施例相比能够实现由于缩短制造工序而带来的低成本化的优点。
图11是用于利用其它方法来获得图1所述的反馈偏置效应的第3实施例。在图中，使耗尽型NMOS102的N型低浓度源极/漏极区域7内的源极侧比漏极侧长。
一般情况下，优选在不产生特性劣化的范围内缩短该低浓度源极/漏极区域。原因可例举能够缩小占有面积并有利于低成本化。但是，在本发明中，从提高反馈偏置效应的方面来看，仅使耗尽型NMOS102的源极侧的N型低浓度区域的长度以几μm至几十μm的水平拉伸，如通常那样，使其它N型低浓度区域的长度以几μm以下的水平尽量缩短。该N型低浓度区域具有几kΩ/□至几十kΩ/□的表面电阻率，所以当使耗尽型NMOS工作时，在该N型低浓度区域中也流过晶体管的驱动电流，产生几百mV至几V的电压降。由于该电压降，在耗尽型NMOS的沟道区域内的源极端子与体端子中产生相当于电压降的电压差异，这成为耗尽型NMOS中的反馈偏置。
在此实施例中，虽然所需面积增加，但特殊的半导体制造工序没有增加，所以可称为能够应用于各种半导体工艺的通用性高的方法。
图12是将图11中的耗尽型NMOS102的栅极端子与VSS端子103连接的图，除了基于耗尽型NMOS的栅极电位的反馈之外，基于本发明的反馈偏置效应的反馈也发挥作用，可实现稳定性更高的输出电位。
以上叙述的第1至第3实施例并非都是独立构成的，显然也可以通过适当地进行组合来增强效果。虽然未作图示，但例如在提高耗尽型NMOS的Pwell的浓度后，在N型沟道杂质区域之下形成较浓的P型沟道杂质区域的情况可同时成立。此外，具有Pwell区域的高浓度化和P型沟道杂质区域，并且同时进行源极侧的N型低浓度区域的拉伸，由此能够提高反馈偏置效应，能够进一步提高恒压电路的输出电压稳定性。

Claims (4)

1.一种半导体集成电路装置，其特征在于，该半导体集成电路装置由增强型的第一N沟道型MOS晶体管和耗尽型的第二N沟道型MOS晶体管构成，其中，
所述增强型的第一N沟道型MOS晶体管形成在第一P型阱区域上，具有第一栅极氧化膜、第一栅极电极、与所述第一栅极电极连接的第一栅极端子、由N型低浓度区域以及N型高浓度区域构成的第一源极区域以及第一漏极区域、与所述第一漏极区域连接的第一漏极端子、与所述第一源极区域连接的第一源极端子、以及与所述第一P型阱区域连接的第一体端子，该增强型的第一N沟道型MOS晶体管的阈值电压具有正值，
所述耗尽型的第二N沟道型MOS晶体管形成在第二P型阱区域上，具有第二栅极氧化膜、第二栅极电极、与所述第二栅极电极连接的第二栅极端子、由N型低浓度区域以及N型高浓度区域构成的第二源极区域以及第二漏极区域、与所述第二漏极区域连接的第二漏极端子、与所述第二源极区域连接的第二源极端子、与所述第二P型阱区域连接的第二体端子、以及N型沟道杂质区域，该耗尽型的第二N沟道型MOS晶体管的阈值电压具有负值，
所述第一栅极端子以及所述第一漏极端子与所述第二源极端子以及所述第二栅极端子连接，所述第一源极端子以及所述第一体端子与作为电路上的最低电位的接地电位连接，
所述第二漏极端子与作为电路上的最大电位的电源电压连接，所述第二体端子与所述接地电位连接，
所述第二P型阱区域的杂质浓度比所述第一P型阱区域的杂质浓度高，以增强对所述第二体端子施加的反馈偏置效应，
以在所述N型沟道杂质区域的正下方形成浓度最大值的方式，在所述N型沟道杂质区域的正下方局部地具有比所述第二P型阱区域的杂质浓度高的P型杂质层。
2.一种半导体集成电路装置，其特征在于，该半导体集成电路装置由增强型的第一N沟道型MOS晶体管和耗尽型的第二N沟道型MOS晶体管构成，其中，
所述增强型的第一N沟道型MOS晶体管形成在第一P型阱区域上，具有第一栅极氧化膜、第一栅极电极、与所述第一栅极电极连接的第一栅极端子、由N型低浓度区域以及N型高浓度区域构成的第一源极区域以及第一漏极区域、与所述第一漏极区域连接的第一漏极端子、与所述第一源极区域连接的第一源极端子、以及与所述第一P型阱区域连接的第一体端子，该增强型的第一N沟道型MOS晶体管的阈值电压具有正值，
所述耗尽型的第二N沟道型MOS晶体管形成在第二P型阱区域上，具有第二栅极氧化膜、第二栅极电极、与所述第二栅极电极连接的第二栅极端子、由N型低浓度区域以及N型高浓度区域构成的第二源极区域以及第二漏极区域、与所述第二漏极区域连接的第二漏极端子、与所述第二源极区域连接的第二源极端子、与所述第二P型阱区域连接的第二体端子、以及N型沟道杂质区域，该耗尽型的第二N沟道型MOS晶体管的阈值电压具有负值，
所述第一栅极端子以及所述第一漏极端子与所述第二源极端子连接，所述第一源极端子以及所述第二体端子与作为电路上的最低电位的接地电位连接，
所述第二漏极端子与作为电路上的最大电位的电源电压连接，所述第二栅极端子以及所述第二体端子与所述接地电位连接，
所述第二P型阱区域的杂质浓度比所述第一P型阱区域的杂质浓度高，以增强对所述第二体端子施加的反馈偏置效应，
以在所述N型沟道杂质区域的正下方形成浓度最大值的方式，在所述N型沟道杂质区域的正下方局部地具有比所述第二P型阱区域的杂质浓度高的P型杂质层。
3.一种半导体集成电路装置，其特征在于，该半导体集成电路装置由增强型的第一N沟道型MOS晶体管和耗尽型的第二N沟道型MOS晶体管构成，其中，
所述增强型的第一N沟道型MOS晶体管形成在第一P型阱区域上，具有第一栅极氧化膜、第一栅极电极、与所述第一栅极电极连接的第一栅极端子、由N型低浓度区域以及N型高浓度区域构成的第一源极区域以及第一漏极区域、与所述第一漏极区域连接的第一漏极端子、与所述第一源极区域连接的第一源极端子、以及与所述第一P型阱区域连接的第一体端子，该增强型的第一N沟道型MOS晶体管的阈值电压具有正值，
所述耗尽型的第二N沟道型MOS晶体管形成在第二P型阱区域上，具有第二栅极氧化膜、第二栅极电极、与所述第二栅极电极连接的第二栅极端子、由N型低浓度区域以及N型高浓度区域构成的第二源极区域以及第二漏极区域、与所述第二漏极区域连接的第二漏极端子、与所述第二源极区域连接的第二源极端子、与所述第二P型阱区域连接的第二体端子、以及N型沟道杂质区域，该耗尽型的第二N沟道型MOS晶体管的阈值电压具有负值，
所述第一栅极端子以及所述第一漏极端子与所述第二源极端子以及所述第二栅极端子连接，所述第一源极端子以及所述第一体端子与作为电路上的最低电位的接地电位连接，
所述第二漏极端子与作为电路上的最大电位的电源电压连接，所述第二体端子与所述接地电位连接，
所述第二源极区域以及第二漏极区域由接近于所述第二栅极电极的N型低浓度区域和与所述N型低浓度区域接触配置的N型高浓度区域构成，所述第二源极区域内的所述N型低浓度区域的从所述第二栅极电极端到所述N型高浓度区域为止的长度大于所述第二漏极区域内的所述N型低浓度区域的从所述第二栅极电极端到所述N型高浓度区域为止的长度，
所述第二P型阱区域的杂质浓度比所述第一P型阱区域的杂质浓度高，以增强对所述第二体端子施加的反馈偏置效应，
以在所述N型沟道杂质区域的正下方形成浓度最大值的方式，在所述N型沟道杂质区域的正下方局部地具有比所述第二P型阱区域的杂质浓度高的P型杂质层。
4.一种半导体集成电路装置，其特征在于，该半导体集成电路装置由增强型的第一N沟道型MOS晶体管和耗尽型的第二N沟道型MOS晶体管构成，其中，
所述增强型的第一N沟道型MOS晶体管形成在第一P型阱区域上，具有第一栅极氧化膜、第一栅极电极、与所述第一栅极电极连接的第一栅极端子、由N型低浓度区域以及N型高浓度区域构成的第一源极区域以及第一漏极区域、与所述第一漏极区域连接的第一漏极端子、与所述第一源极区域连接的第一源极端子、以及与所述第一P型阱区域连接的第一体端子，该增强型的第一N沟道型MOS晶体管的阈值电压具有正值，
所述耗尽型的第二N沟道型MOS晶体管形成在第二P型阱区域上，具有第二栅极氧化膜、第二栅极电极、与所述第二栅极电极连接的第二栅极端子、由N型低浓度区域以及N型高浓度区域构成的第二源极区域以及第二漏极区域、与所述第二漏极区域连接的第二漏极端子、与所述第二源极区域连接的第二源极端子、与所述第二P型阱区域连接的第二体端子、以及N型沟道杂质区域，该耗尽型的第二N沟道型MOS晶体管的阈值电压具有负值，
所述第一栅极端子以及所述第一漏极端子与所述第二源极端子连接，所述第一源极端子以及所述第二体端子与作为电路上的最低电位的接地电位连接，
所述第二源极区域以及第二漏极区域由接近于所述第二栅极电极的N型低浓度区域和与所述N型低浓度区域接触配置的N型高浓度区域构成，所述第二源极区域内的所述N型低浓度区域的从所述第二栅极电极端到所述N型高浓度区域为止的长度大于所述第二漏极区域内的所述N型低浓度区域的从所述第二栅极电极端到所述N型高浓度区域为止的长度，
所述第二漏极端子与作为电路上的最大电位的电源电压连接，所述第二栅极端子以及所述第二体端子与所述接地电位连接，所述第二P型阱区域的杂质浓度比所述第一P型阱区域的杂质浓度高，以增强对所述第二体端子施加的反馈偏置效应，
以在所述N型沟道杂质区域的正下方形成浓度最大值的方式，在所述N型沟道杂质区域的正下方局部地具有比所述第二P型阱区域的杂质浓度高的P型杂质层。
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