JP6095927B2 - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 40
- 239000012535 impurity Substances 0.000 claims description 59
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 11
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 11
- 230000000694 effects Effects 0.000 description 19
- 238000000034 method Methods 0.000 description 19
- 230000007423 decrease Effects 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 11
- 238000002513 implantation Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 108091006146 Channels Proteins 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
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Description
本発明は、高い出力電圧精度が求められるアナログ半導体集積回路装置に関する。
半導体集積回路において、電源電圧によらず一定電圧を出力する定電圧回路は図２（１）及び（２）に示すようにエンハンス型とデプレッション型の２つのＮチャネル電界効果型ＭＯＳトランジスタ（以下ＮＭＯＳと称す）を直列接続して構成する方式が簡便で低コストで実現できるため広く採用されている。
図２（１）において、エンハンス型のＮＭＯＳ１０１は、ソース端子及びＰ型ウェル領域（以下Ｐｗｅｌｌと称す）に接続するボディ端子を定電圧回路における最低電位である接地端子へ接続し、ゲート端子及びドレイン端子はデプレッション型ＮＭＯＳ１０２のソース端子に接続している。
またデプレッション型ＮＭＯＳ１０２のドレイン端子は、定電圧回路の最高電位となる電源電圧端子に接続し、ゲート端子はＮＭＯＳ１０２のソース端子に接続している。
このような接続を行うと、まずＮＭＯＳ１０１についてはゲート端子とドレイン端子の電位が共通なので飽和動作となり、ＮＭＯＳ１０２についてもある大きさ以上の電圧がドレイン端子に印加されると飽和動作となるので、それぞれのＮＭＯＳの電流が一致させる事から下記に示すように、それぞれの飽和電流がつり合っている状態を表す簡単な関係式が得られる。
Ｋｎｅ（Ｖｇ１−Ｖｔｎｅ）2＝Ｋｎｄ（Ｖｇ２−Ｖｔｎｄ）2・・・（ａ）式
ここでＫｎｅ、Ｖｇ１、ＶｔｎｅはそれぞれＮＭＯＳ１０１の相互コンダクタンス、ゲート電位、閾値電圧であり、Ｋｎｄ、Ｖｇ２、ＶｔｎｄはそれぞれＮＭＯＳ１０２の相互コンダクタンス、ゲート電位、閾値電圧である。
ここでＫｎｅ、Ｖｇ１、ＶｔｎｅはそれぞれＮＭＯＳ１０１の相互コンダクタンス、ゲート電位、閾値電圧であり、Ｋｎｄ、Ｖｇ２、ＶｔｎｄはそれぞれＮＭＯＳ１０２の相互コンダクタンス、ゲート電位、閾値電圧である。
この関係から定電圧回路の出力値Ｖｏｕｔは下記のようになる。
Ｖｏｕｔ＝（Ｋｎｄ／Ｋｎｅ）1/2・｜Ｖｔｎｄ｜＋Ｖｔｎｅ・・・（ｂ）式
以上のようにＶｏｕｔはそれぞれのＮＭＯＳの素子特性で調整する事が可能であるが、図２ではＮＭＯＳ１０２のボディ端子はソース端子よりも電位が低くなっているので、上記のＶｔｎｄ、ＫｎｄはＶｏｕｔ分の電圧のバックバイアス効果がかかった状態での閾値電圧、相互コンダクタンスである。このバックバイアス効果による特性変化を嫌う場合はボディ端子をソース端子に接続することになるがその場合はＮＭＯＳ１０１，１０２を搭載するそれぞれのＰｗｅｌｌ領域の電位が変えられるよう、半導体基板としてＮ型基板上を選択しそれぞれをＰＮ接合分離した上でＰｗｅｌｌ領域を形成しそれぞれのＰｗｅｌｌ領域上にＮＭＯＳ１０１と１０２を形成しなければならない。そのため、図２の回路構成は半導体基板の極性を問わない汎用性の高いものであると言える。
Ｖｏｕｔ＝（Ｋｎｄ／Ｋｎｅ）1/2・｜Ｖｔｎｄ｜＋Ｖｔｎｅ・・・（ｂ）式
以上のようにＶｏｕｔはそれぞれのＮＭＯＳの素子特性で調整する事が可能であるが、図２ではＮＭＯＳ１０２のボディ端子はソース端子よりも電位が低くなっているので、上記のＶｔｎｄ、ＫｎｄはＶｏｕｔ分の電圧のバックバイアス効果がかかった状態での閾値電圧、相互コンダクタンスである。このバックバイアス効果による特性変化を嫌う場合はボディ端子をソース端子に接続することになるがその場合はＮＭＯＳ１０１，１０２を搭載するそれぞれのＰｗｅｌｌ領域の電位が変えられるよう、半導体基板としてＮ型基板上を選択しそれぞれをＰＮ接合分離した上でＰｗｅｌｌ領域を形成しそれぞれのＰｗｅｌｌ領域上にＮＭＯＳ１０１と１０２を形成しなければならない。そのため、図２の回路構成は半導体基板の極性を問わない汎用性の高いものであると言える。
次に図４に基づいて上記従来の半導体集積回路装置の製造方法の概略を説明する。説明する部分の番号は図２と同一とする。
まずＰ型もしくはＮ型の半導体基板を用意し、所望のＮＭＯＳ形成予定領域にボロン（Ｂ）もしくはＢＦ２のＰ型不純物をイオン注入法で注入後、熱拡散を施しＰｗｅｌｌ領域を形成する（ａ）。このＰｗｅｌｌ領域の不純物濃度は１×１０16ｃｍ3から１×１０17ｃｍ3の間の値で数μｍの深さになるように不純物注入量及び、熱拡散の条件を選ぶ。
まずＰ型もしくはＮ型の半導体基板を用意し、所望のＮＭＯＳ形成予定領域にボロン（Ｂ）もしくはＢＦ２のＰ型不純物をイオン注入法で注入後、熱拡散を施しＰｗｅｌｌ領域を形成する（ａ）。このＰｗｅｌｌ領域の不純物濃度は１×１０16ｃｍ3から１×１０17ｃｍ3の間の値で数μｍの深さになるように不純物注入量及び、熱拡散の条件を選ぶ。
次に素子同士を電気的に分離させるためにＬＯＣＯＳ法などを用い、素子分離領域を形成する（ｂ）。
次に、エンハンス型ＮＭＯＳの閾値電圧を所望の値になるように調整するためにボロン（Ｂ）もしくはＢＦ２のＰ型不純物をエンハンス型ＮＭＯＳ形成予定領域にイオン注入法で注入する（ｃ）。
次に、エンハンス型ＮＭＯＳの閾値電圧を所望の値になるように調整するためにボロン（Ｂ）もしくはＢＦ２のＰ型不純物をエンハンス型ＮＭＯＳ形成予定領域にイオン注入法で注入する（ｃ）。
次に、デプレッション型ＮＭＯＳの閾値電圧を所望の値になるように調整するためにリン（Ｐ）もしくはヒ素（Ａｓ）のＮ型不純物をデプレッション型ＮＭＯＳ形成予定領域にイオン注入法で注入する（ｄ）。
次に熱酸化法により、エンハンス型ＮＭＯＳ及びデプレッション型ＮＭＯＳのゲート酸化膜を形成する（ｅ）。
次に熱酸化法により、エンハンス型ＮＭＯＳ及びデプレッション型ＮＭＯＳのゲート酸化膜を形成する（ｅ）。
次にエンハンス型ＮＭＯＳ及びデプレッション型ＮＭＯＳのゲート電極を形成するためにＰｏｌｙＳｉ膜の堆積及び１×１０19ｃｍ3以上となるように高濃度の不純物注入をイオン注入法もしくは熱拡散法で行い、パターニングを行う（ｆ）。
次にエンハンス型ＮＭＯＳ及びデプレッション型ＮＭＯＳのソース／ドレイン領域及び、チャネル下のＰｗｅｌｌ領域（ボディ領域と称す）の電位を与えるための領域を形成するために、不純物注入をイオン注入法で行う。このとき、ソース／ドレイン形成のための高濃度Ｎ型不純物は、ゲート電極端から所定の距離だけ離間させて１×１０19ｃｍ3以上となるような濃度で形成する。一方この高濃度ソース不純物領域からゲート電極端までは５×１０16ｃｍ3から５×１０17ｃｍ3となるようなＮ型低濃度不純物を形成する。このＮ型低濃度不純物領域は高電圧を印加した場合の電界緩和の役目を果たす（ｇ）。
次に、全体に酸化膜からなる絶縁膜を堆積し、所定の位置にコンタクトホールを形成した後に、それぞれのＮＭＯＳ素子のゲート・ソース・ドレイン・ボディの電位を与えるために金属配線の形成を、金属膜のスパッタリング及びパターニングにより行う（ｈ）。
また、従来技術の他の定電圧回路例について図３（１）、（２）を元に説明する。図３（１）及び（２）では、図２（１）及び（２）と同じＮＭＯＳ素子を使用し、配線方法だけを変えたものである。すなわち、デプレッション型ＮＭＯＳ１０２のゲート端子を定電圧回路における最低電位である接地端子へ接続するような変更を行っている。これは、デプレッション型ＮＭＯＳ１０２のゲート電圧をＶｏｕｔ分マイナス側にシフトさせるため、出力電圧と消費電流を大きく低下させることができる。上記のような定電圧回路の方式については、例えば特許文献１に開示されている。
上記のような低電圧回路を含む半導体装置を樹脂パッケージの中に封止するための従来の実装を施すと以下のような課題があった。
例えば、エンハンス型ＮＭＯＳやデプレッション型ＮＭＯＳの閾値電圧や相互コンダクタンスが量産においてばらついた場合、定電圧回路の出力電圧がばらついてしまう。また、温度などの環境変動でもその出力電圧が変動してしまう。そのため、定電圧回路の出力電圧の変動が小さくできるＮＭＯＳ素子構造もしくは半導体集積回路方式を実現する方法が望まれていた。
例えば、エンハンス型ＮＭＯＳやデプレッション型ＮＭＯＳの閾値電圧や相互コンダクタンスが量産においてばらついた場合、定電圧回路の出力電圧がばらついてしまう。また、温度などの環境変動でもその出力電圧が変動してしまう。そのため、定電圧回路の出力電圧の変動が小さくできるＮＭＯＳ素子構造もしくは半導体集積回路方式を実現する方法が望まれていた。
このような課題を解決するために、Ｐ型ウェル領域上に形成し、ゲート酸化膜と、ゲート電極と、Ｎ型低濃度領域及びＮ型高濃度領域からなるソース及びドレイン領域とを有し、閾値電圧が正の値をもつエンハンス型の第一のＮチャネル型ＭＯＳトランジスタと、Ｐ型ウェル領域上に形成し、ゲート酸化膜と、ゲート電極と、Ｎ型低濃度領域及びＮ型高濃度領域からなるソース及びドレイン領域とＮ型のチャネル不純物領域を有し、閾値電圧が負の値をもつデプレッション型の第二のＮチャネル型ＭＯＳトランジスタからなり、
第一のＮＭＯＳの、ゲート電極に接続するゲート端子及びドレイン領域に接続するドレイン端子を第二のＮＭＯＳのソース領域に接続するソース端子及びゲート端子に接続し、第一のＮＭＯＳのソース端子及びＰ型ウェル領域に接続するボディ端子を回路上の最低電位である接地電位とし、第二のＮＭＯＳのドレイン端子を回路上の最大電位である電源電圧とし、ボディ端子を接地電位とし、第二のＮＭＯＳを搭載するＰ型ウェル領域の不純物濃度が第一のＮＭＯＳを搭載するＰ型ウェル領域の不純物濃度より濃い半導体集積回路装置とした。
第一のＮＭＯＳの、ゲート電極に接続するゲート端子及びドレイン領域に接続するドレイン端子を第二のＮＭＯＳのソース領域に接続するソース端子及びゲート端子に接続し、第一のＮＭＯＳのソース端子及びＰ型ウェル領域に接続するボディ端子を回路上の最低電位である接地電位とし、第二のＮＭＯＳのドレイン端子を回路上の最大電位である電源電圧とし、ボディ端子を接地電位とし、第二のＮＭＯＳを搭載するＰ型ウェル領域の不純物濃度が第一のＮＭＯＳを搭載するＰ型ウェル領域の不純物濃度より濃い半導体集積回路装置とした。
またはＰ型ウェル領域上に形成し、ゲート酸化膜と、ゲート電極と、Ｎ型低濃度領域及びＮ型高濃度領域からなるソース及びドレイン領域とを有し、閾値電圧が正の値をもつエンハンス型の第一のＮチャネル型ＭＯＳトランジスタと、Ｐ型ウェル領域上に形成し、ゲート酸化膜と、ゲート電極と、Ｎ型低濃度領域及びＮ型高濃度領域からなるソース及びドレイン領域とＮ型のチャネル不純物領域を有し、閾値電圧が負の値をもつデプレッション型の第二のＮチャネル型ＭＯＳトランジスタからなり、第一のＮＭＯＳの、ゲート電極に接続するゲート端子及びドレイン領域に接続するドレイン端子を第二のＮＭＯＳのソース領域に接続するソース端子に接続し、第一のＮＭＯＳのソース端子及びＰ型ウェル領域に接続するボディ端子を回路上の最低電位である接地電位とし、第二のＮＭＯＳのドレイン端子を回路上の最大電位である電源電圧とし、ゲート端子及びボディ端子を接地電位とし、第二のＮＭＯＳを搭載するＰ型ウェル領域の不純物濃度が第一のＮＭＯＳを搭載するＰ型ウェル領域の不純物濃度より濃い半導体集積回路装置とした。
さらに第一のＮＭＯＳを搭載するＰ型ウェル領域の濃度が１×１０17／ｃｍ2より薄く、第二のＮＭＯＳを搭載するＰ型ウェル領域の濃度が１×１０17／ｃｍ2より濃い半導体集積回路装置とした。
または第一及び第二のＮＭＯＳのＰ型ウェル領域の濃度は同一でありながら、第二のＮＭＯＳのＮ型のチャネル不純物領域の下に、部分的にＰ型ウェル領域よりも濃いＰ型不純物層を有する半導体集積回路装置とした。
さらに第一のＮＭＯＳを搭載するＰ型ウェル領域の濃度が１×１０17／ｃｍ2より薄く、第二のＮＭＯＳのＮ型のチャネル不純物の下の、部分的にＰ型ウェル領域よりも濃いＰ型不純物の濃度が１×１０17／ｃｍ2より濃い半導体集積回路装置とした。
または第二のＮＭＯＳのソース／ドレイン領域がゲート電極に近接したＮ型低濃度領域と、Ｎ型低濃度領域に接してコンタクトホール下に形成するＮ型高濃度領域からなり、ソース領域内のＮ型低濃度領域におけるゲート電極端からＮ型高濃度領域までの長さが、ドレイン領域内のＮ型低濃度領域におけるゲート電極端からＮ型高濃度領域までの長さより長い半導体集積回路装置とした。
本発明によれば、定電圧回路の出力電圧の変動を抑制する事ができ、高精度のアナログ半導体集積回路装置を提供する事が可能となる。
（２）従来の半導体集積回路装置の回路結線図である。
（１）従来の別の半導体集積回路装置を含む模式断面図である。
（２）従来の別の半導体集積回路装置の回路結線図である。
従来の半導体集積回路装置を製造するための工程フロー図である。
本発明の第１の実施例の半導体集積回路装置を製造するための工程フロー図である。
デプレッション型ＮＭＯＳトランジスタのゲート電圧−ドレイン電流関係図である。
本発明の第１の実施例の別の半導体集積回路装置を含む模式断面図である。
本発明の第２の実施例の半導体集積回路装置を含む模式断面図である。
本発明の第２の実施例の別の半導体集積回路装置を含む模式断面図である。
本発明の第２の実施例の半導体集積回路装置を製造するための工程フロー図である。
本発明の第３の実施例の半導体集積回路装置を含む模式断面図である。
本発明の第３の実施例の別の半導体集積回路装置を含む模式断面図である。
以下に本発明の実施の形態を図面に基づいて説明する。図１は、本発明の第１の実施例である半導体集積回路装置の断面図であり、定電圧回路においてデプレッション型ＮＭＯＳにかかるバックバイアスを有効に活用した例である。
図１は従来例である図２に本発明の特徴を付加した定電圧回路の断面図でとなっている。その違いは、エンハンス型ＮＭＯＳ１０１とデプレッション型ＮＭＯＳ１０２を搭載するＰｗｅｌｌ領域を別々に形成し、それぞれのＰｗｅｌｌ領域の不純物濃度を変えていることである。すなわち、エンハンス型ＮＭＯＳ１０１を搭載するＰｗｅｌｌ領域５の濃度は１×１０15／ｃｍ2以上１×１０17／ｃｍ2未満の一般的な濃度とし、デプレッション型ＮＭＯＳ１０２を搭載するＰｗｅｌｌ領域６の濃度は特別にこの部分だけ１×１０17／ｃｍ2以上の濃度とする。
このようにすることで、元々デプレッション型ＮＭＯＳに対してボディ端子に印加されているバックバイアス効果を強くさせる効果を発揮させている。
ＮＭＯＳにおいてボディ端子に負のバックバイアスを印加した場合、チャネルにおける不純物プロファイルにもよるが、閾値電圧が高くなる方向に、また相互コンダクタンス（図６の電圧−電流特性における傾きに相当）が低くなる方向にシフトする。
ＮＭＯＳにおいてボディ端子に負のバックバイアスを印加した場合、チャネルにおける不純物プロファイルにもよるが、閾値電圧が高くなる方向に、また相互コンダクタンス（図６の電圧−電流特性における傾きに相当）が低くなる方向にシフトする。
この効果はＰｗｅｌｌ濃度が濃いほど顕著である。その理由はバックバイアスを印加した際に生じるゲート下の空乏層内電荷とつりあうために要するゲート電圧分、閾値電圧が上昇するのであるが、Ｐｗｅｌｌ濃度を増加させる事で空乏層電荷密度が上昇するため、閾値電圧の上昇がより大きくなるためである。またそのとき、チャネルを流れる平面方向の電流に対し垂直方向に電界が強くなるのでキャリアの移動度が低下し、相互コンダクタンスは減少する。
このような効果を図１の半導体集積回路に対して考えると、例えば（ｂ）式においてＶｔｎｅが何らかの原因で増減した場合従来例ではその増加分に相当する出力電圧の増減が発生する。ただバックバイアス効果により下記のようなＶｏｕｔ値の増減を抑制するようなフィードバックが大きく働き、変動幅が抑えられるが、本例ではデプレッション型ＮＭＯＳを搭載しているＰｗｅｌｌ濃度を濃くしているためより顕著に下記効果が発揮される。これはＫｎｅ，Ｖｔｎｄ，Ｋｎｄの増減に対しても同様の効果が働く。
Ｖｔｎｅ増（減）
→Ｖｏｕｔ値増（減）
→バックゲート効果によるＶｔｎｄ増（減）／Ｋｎｄ減（増）
→Ｖｏｕｔ値減（増）
また、これらの素子特性が温度などの外部要因で変化した場合にも同様の効果があり、出力電圧の変動に対し非常に安定した定電圧回路とすることができる。
→Ｖｏｕｔ値増（減）
→バックゲート効果によるＶｔｎｄ増（減）／Ｋｎｄ減（増）
→Ｖｏｕｔ値減（増）
また、これらの素子特性が温度などの外部要因で変化した場合にも同様の効果があり、出力電圧の変動に対し非常に安定した定電圧回路とすることができる。
次に図５に基づいて本実施例の半導体集積回路装置の製造方法の概略を説明する。説明する部分の番号は図１と同一とする。
まずＰ型もしくはＮ型の半導体基板１を用意し、所望のＮＭＯＳ形成予定領域にボロン（Ｂ）もしくはＢＦ2のＰ型不純物をイオン注入法で注入後、熱拡散を施し異なる濃度を有するＰｗｅｌｌ領域（５、６）を形成する（ステップａ、ｂ）。Ｐｗｅｌｌ領域５の不純物濃度は１×１０16ｃｍ3以上１×１０17ｃｍ3未満の値、Ｐｗｅｌｌ領域６の不純物濃度は１×１０17ｃｍ3以上の値でともに数μｍの深さになるように不純物注入量及び、熱拡散の条件を選ぶ。
まずＰ型もしくはＮ型の半導体基板１を用意し、所望のＮＭＯＳ形成予定領域にボロン（Ｂ）もしくはＢＦ2のＰ型不純物をイオン注入法で注入後、熱拡散を施し異なる濃度を有するＰｗｅｌｌ領域（５、６）を形成する（ステップａ、ｂ）。Ｐｗｅｌｌ領域５の不純物濃度は１×１０16ｃｍ3以上１×１０17ｃｍ3未満の値、Ｐｗｅｌｌ領域６の不純物濃度は１×１０17ｃｍ3以上の値でともに数μｍの深さになるように不純物注入量及び、熱拡散の条件を選ぶ。
次に素子同士を電気的に分離させるためにＬＯＣＯＳ法などを用い、素子分離領域を形成する（ステップｃ）。
次に、エンハンス型ＮＭＯＳの閾値電圧を所望の値になるように調整するためにボロン（Ｂ）もしくはＢＦ2のＰ型不純物をエンハンス型ＮＭＯＳ形成予定領域にイオン注入法で注入する（ステップｄ）。
次に、エンハンス型ＮＭＯＳの閾値電圧を所望の値になるように調整するためにボロン（Ｂ）もしくはＢＦ2のＰ型不純物をエンハンス型ＮＭＯＳ形成予定領域にイオン注入法で注入する（ステップｄ）。
次に、デプレッション型ＮＭＯＳの閾値電圧を所望の値になるように調整するためにリン（Ｐ）もしくはヒ素（Ａｓ）のＮ型不純物をデプレッション型ＮＭＯＳ形成予定領域にイオン注入法で注入し、Ｎ型チャネル不純物領域１０を形成する（ステップｅ）。
次に熱酸化法により、エンハンス型ＮＭＯＳ及びデプレッション型ＮＭＯＳのゲート酸化膜９を形成する（ステップｆ）。
次に熱酸化法により、エンハンス型ＮＭＯＳ及びデプレッション型ＮＭＯＳのゲート酸化膜９を形成する（ステップｆ）。
次にエンハンス型ＮＭＯＳ及びデプレッション型ＮＭＯＳのゲート電極８を形成するためにＰｏｌｙＳｉ膜の堆積及び１×１０19ｃｍ3以上となるように高濃度の不純物注入をイオン注入法もしくは熱拡散法で行い、パターニングを行う（ステップｇ）。
次にエンハンス型ＮＭＯＳ及びデプレッション型ＮＭＯＳのソース／ドレイン領域７及び、チャネル下のＰｗｅｌｌ領域（ボディ領域と称す）の電位を与えるための領域を形成するために、不純物注入をイオン注入法で行う。このとき、ソース／ドレイン形成のための高濃度Ｎ型不純物は、ゲート電極端から所定の距離だけ離間させて１×１０19ｃｍ3以上となるような濃度で形成する。一方この高濃度ソース不純物領域からゲート電極端までは５×１０16ｃｍ3から５×１０17ｃｍ3となるようなＮ型低濃度不純物を形成する。このＮ型低濃度不純物領域は高電圧を印加した場合の電界緩和の役目を果たす（ステップｈ）。
次に、全体に酸化膜からなる絶縁膜を堆積し、所定の位置にコンタクトホールを形成した後に、それぞれのＮＭＯＳ素子のゲート・ソース・ドレイン・ボディの電位を与えるために金属配線（２〜４）の形成を、金属膜のスパッタリング及びパターニングにより行う（ステップｉ）。
図７は、図１におけるデプレッション型ＮＭＯＳ１０２のゲート端子をＶＳＳ端子１０４に接続したもので図３の従来例の半導体集積回路に対応している。図７では、デプレッション型ＮＭＯＳのゲート電位が出力電圧の増減に連動するため、出力電圧変動を抑制するフィードバックがかかる。それに加え、図１の説明で述べたバックバイアス効果によるフィードバックが働き、より安定性の高い出力電位が実現できる。
図８は図１で述べたようなバックバイアス効果を実現するための第２の実施例である。図８では、従来例のようにエンハンス型ＮＭＯＳ１０１及びデプレッション型ＮＭＯＳ１０２のＰｗｅｌｌ領域５を共通化しながら、デプレッション型ＮＭＯＳ１０２のＮ型チャネル不純物領域１０の直下にＰｗｅｌｌ領域よりも不純物濃度の濃いＰ型チャネル不純物領域１１を局所的に形成している。このような構成にすることにより、図１と同様にデプレッション型ＮＭＯＳ１０２に対し充分なバックバイアス効果を得る事ができ、定電圧回路の出力電圧安定性を向上させることができる。
図９は、図８におけるデプレッション型ＮＭＯＳ１０２のゲート端子をＶＳＳ端子１０３に接続したものであり、デプレッション型ＮＭＯＳのゲート電位によるフィードバックに加え、本発明のバックバイアス効果によるフィードバックが働き、より安定性の高い出力電位が実現できる。
図１０に第２の実施例の半導体製造工程概略を示す。本実施例では従来例図４に対し閾値電圧調整用のデプレッション型ＮＭＯＳ１０２のＮ型不純物注入工程の後にデプレッション型ＮＭＯＳ用のボロン（Ｂ）もしくはＢＦ2などのＰ型不純物の注入工程（ｅ）を追加している。このときこのＰ型不純物の形成はイオン注入法を用い、そのエネルギーは、先のＮ型チャネル不純物の直下に濃度最大値が形成されるような注入深さとなる値を選ぶ。
この工程は、先のＮ型不純物注入時と同一マスク工程で連続して行う事により、マスク工程の増加を抑制できる。従って第１の実施例のようにデプレッション型ＮＭＯＳ専用のＰｗｅｌｌ領域形成用マスクを準備する必要がなく、第１の実施例に比べ製造工程を短縮することによる低コスト化を実現できるという利点がある。
図１１は図１で述べたようなバックバイアス効果を別の手法によって得るための第３の実施例である。図では、デプレッション型ＮＭＯＳ１０２のＮ型低濃度ソース／ドレイン領域７のうちソース側をドレイン側に比較して長く伸張させている。
一般に、この低濃度ソース／ドレイン領域は特性劣化がおきない範囲で短くする方が好ましい。理由は占有面積を縮小し低コスト化に資するという点が挙げられる。しかし本発明ではバックバイアス効果を高めるという観点からデプレッション型ＮＭＯＳ１０２のソース側のＮ型低濃度領域のみ長さを数μｍから数１０μｍのレベルで伸張させ、他のＮ型低濃度領域は通常通り数μｍ以下のレベルで、できるだけ短くする。このＮ型低濃度領域は数ｋΩ／□から数１０ｋΩ／□の表面抵抗率をもつため、デプレッション型ＮＭＯＳを動作させるとこのＮ型低濃度領域にもトランジスタの駆動電流が流れ、数１００ｍＶから数Ｖの電圧降下が生じる。この電圧降下によりデプレッション型ＮＭＯＳのチャネル領域におけるソース端とボディ端子に電圧降下分の電圧差異が生じ、これがデプレッション型ＮＭＯＳにおけるバックバイアスとなる。
この実施例においては、所要面積が増えるものの特殊な半導体製造工程の増加はないので様々な半導体プロセスに適用できる汎用性の高い方法といえる。
図１２は、図１１におけるデプレッション型ＮＭＯＳ１０２のゲート端子をＶＳＳ端子１０３に接続したものであり、デプレッション型ＮＭＯＳのゲート電位によるフィードバックに加え、本発明のバックバイアス効果によるフィードバックが働き、より安定性の高い出力電位が実現できる。
図１２は、図１１におけるデプレッション型ＮＭＯＳ１０２のゲート端子をＶＳＳ端子１０３に接続したものであり、デプレッション型ＮＭＯＳのゲート電位によるフィードバックに加え、本発明のバックバイアス効果によるフィードバックが働き、より安定性の高い出力電位が実現できる。
これまで述べた第１から第３の実施例はそれぞれ個別でしか成りたたないというものではなく、適宜組み合わせる事で効果を強める事が可能である事はいうまでもない。図示はしないが例えばデプレッション型ＮＭＯＳのＰｗｅｌｌの濃度を高めた上でさらにＮ型チャネル不純物領域の下に濃いＰ型チャネル不純物領域を形成することは同時に成立しうる。さらに、Ｐｗｅｌｌ領域の高濃度化とＰ型チャネル不純物領域を有しながら、ソース側のＮ型低濃度領域の伸張を同時に行う事で、バックバイアス効果を高め、より定電圧回路の出力電圧安定性を向上させることが可能である。
１ 半導体基板
２ ドレイン端子
３ ソース端子
４ ボディ端子
５ 第１のＰ型ウェル領域
６ 第２のＰ型ウェル領域
７ Ｎ型低濃度ソース／ドレイン領域
８ ゲート電極
９ ゲート酸化膜
１０ Ｎ型チャネル不純物領域
１１ Ｐ型チャネル不純物領域
１０１ エンハンス型ＮＭＯＳトランジスタ
１０２ デプレッション型ＮＭＯＳトランジスタ
１０３ ＶＤＤ端子
１０４ ＶＳＳ端子
１０５ ＶＯＵＴ端子
２ ドレイン端子
３ ソース端子
４ ボディ端子
５ 第１のＰ型ウェル領域
６ 第２のＰ型ウェル領域
７ Ｎ型低濃度ソース／ドレイン領域
８ ゲート電極
９ ゲート酸化膜
１０ Ｎ型チャネル不純物領域
１１ Ｐ型チャネル不純物領域
１０１ エンハンス型ＮＭＯＳトランジスタ
１０２ デプレッション型ＮＭＯＳトランジスタ
１０３ ＶＤＤ端子
１０４ ＶＳＳ端子
１０５ ＶＯＵＴ端子
Claims (3)
- 第一のＰ型ウェル領域上に形成された、第一のゲート酸化膜と、第一のゲート電極と、前記第一のゲート電極に接続された第一のゲート端子と、Ｎ型低濃度領域及びＮ型高濃度領域からなる第一のソース領域及び第一のドレイン領域と、前記第一のドレイン領域に接続された第一のドレイン端子と、前記第一のソース領域に接続された第一のソース端子と、前記第一のＰ型ウェル領域に接続された第一のボディ端子を有し、閾値電圧が正の値をもつエンハンス型の第一のＮチャネル型ＭＯＳトランジスタと、
第二のＰ型ウェル領域上に形成された、第二のゲート酸化膜と、第二のゲート電極と、前記第二のゲート電極に接続された第二のゲート端子と、Ｎ型低濃度領域及びＮ型高濃度領域からなる第二のソース領域及び第二のドレイン領域と、前記第二のドレイン領域に接続された第二のドレイン端子と、前記第二のソース領域に接続された第二のソース端子と、前記第二のＰ型ウェル領域に接続された第二のボディ端子と、Ｎ型のチャネル不純物領域を有し、閾値電圧が負の値をもつデプレッション型の第二のＮチャネル型ＭＯＳトランジスタとからなり、
前記第一ゲート端子及び前記第一のドレイン端子は、前記第二のソース端子及び前記第二のゲート端子に接続され、前記第一のソース端子及び前記第一ボディ端子は回路上の最低電位である接地電位に接続され、
前記第二のドレイン端子は回路上の最大電位である電源電圧に接続され、前記第二のボディ端子は前記接地電位に接続され、
前記第二のＰ型ウェル領域の不純物濃度が前記第一のＰ型ウェル領域の不純物濃度より濃く、前記Ｎ型のチャネル不純物領域の直下のみに、局所的に前記第二のＰ型ウェル領域の不純物濃度よりも濃いＰ型不純物層を有することを特徴とする半導体集積回路装置。 - 第一のＰ型ウェル領域上に形成された、第一のゲート酸化膜と、第一のゲート電極と、前記第一のゲート電極に接続された第一のゲート端子と、Ｎ型低濃度領域及びＮ型高濃度領域からなる第一のソース領域及び第一のドレイン領域と、前記第一のドレイン領域に接続された第一のドレイン端子と、前記第一のソース領域に接続された第一のソース端子と、前記第一のＰ型ウェル領域に接続された第一のボディ端子を有し、閾値電圧が正の値をもつエンハンス型の第一のＮチャネル型ＭＯＳトランジスタと、
第二のＰ型ウェル領域上に形成された、第二のゲート酸化膜と、第二のゲート電極と、前記第二のゲート電極に接続された第二のゲート端子と、Ｎ型低濃度領域及びＮ型高濃度領域からなる第二のソース領域及び第二のドレイン領域と、前記第二のドレイン領域に接続された第二のドレイン端子と、前記第二のソース領域に接続された第二のソース端子と、前記第二のＰ型ウェル領域に接続された第二のボディ端子と、Ｎ型のチャネル不純物領域を有し、閾値電圧が負の値をもつデプレッション型の第二のＮチャネル型ＭＯＳトランジスタとからなり、
前記第一のゲート端子及び前記第一のドレイン端子は前記第二のソース端子に接続され、前記第一のソース端子及び前記第一のボディ端子は回路上の最低電位である接地電位に接続され、
前記第二ドレイン端子は回路上の最大電位である電源電圧に接続され、前記第二のゲート端子及び前記第二のボディ端子は前記接地電位に接続され、
前記第二のＰ型ウェル領域の不純物濃度が前記第一のＰ型ウェル領域の不純物濃度より濃く、前記Ｎ型のチャネル不純物領域の直下のみに、局所的に前記第二のＰ型ウェル領域の不純物濃度よりも濃いＰ型不純物層を有することを特徴とする半導体集積回路装置。 - 前記第二のソース領域および第二のドレイン領域が前記第二のゲート電極に近接したＮ型低濃度領域と、前記Ｎ型低濃度領域に接して配置されたＮ型高濃度領域からなり、前記ソース領域内の前記Ｎ型低濃度領域における前記第二のゲート電極端から前記Ｎ型高濃度領域までの長さが、前記第二のドレイン領域内の前記Ｎ型低濃度領域における前記第二のゲート電極端から前記Ｎ型高濃度領域までの長さより長いことを特徴とする請求項１または２に記載の半導体集積回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012215034A JP6095927B2 (ja) | 2012-09-27 | 2012-09-27 | 半導体集積回路装置 |
| TW102132190A TWI612639B (zh) | 2012-09-27 | 2013-09-06 | 半導體積體電路裝置 |
| US14/033,842 US20140084378A1 (en) | 2012-09-27 | 2013-09-23 | Semiconductor integrated circuit device |
| CN201310446544.6A CN103699164B (zh) | 2012-09-27 | 2013-09-25 | 半导体集成电路装置 |
| KR1020130115441A KR102074124B1 (ko) | 2012-09-27 | 2013-09-27 | 반도체 집적 회로 장치 |
| US15/247,144 US10014294B2 (en) | 2012-09-27 | 2016-08-25 | Semiconductor integrated circuit device having enhancement type NMOS and depression type MOS with N-type channel impurity region and P-type impurity layer under N-type channel impurity region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012215034A JP6095927B2 (ja) | 2012-09-27 | 2012-09-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014072235A JP2014072235A (ja) | 2014-04-21 |
| JP6095927B2 true JP6095927B2 (ja) | 2017-03-15 |
Family
ID=50338030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012215034A Expired - Fee Related JP6095927B2 (ja) | 2012-09-27 | 2012-09-27 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20140084378A1 (ja) |
| JP (1) | JP6095927B2 (ja) |
| KR (1) | KR102074124B1 (ja) |
| CN (1) | CN103699164B (ja) |
| TW (1) | TWI612639B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5842720B2 (ja) * | 2012-04-19 | 2016-01-13 | 株式会社ソシオネクスト | 出力回路 |
| US9153483B2 (en) * | 2013-10-30 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
| JP7009033B2 (ja) * | 2018-02-06 | 2022-01-25 | エイブリック株式会社 | 基準電圧発生装置 |
| US20220137658A1 (en) * | 2020-10-30 | 2022-05-05 | Ablic Inc. | Semiconductor device with reference voltage circuit |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683973A (en) * | 1979-12-12 | 1981-07-08 | Fujitsu Ltd | Manufacture of mos type transistor |
| JPS57145372A (en) * | 1981-03-05 | 1982-09-08 | Toshiba Corp | Manufacture of semiconductor device |
| JPS58166758A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | 半導体装置の製造方法 |
| JPH0738447B2 (ja) * | 1989-02-02 | 1995-04-26 | 松下電器産業株式会社 | Ｍｏｓ型半導体装置 |
| JPH1012881A (ja) * | 1996-06-20 | 1998-01-16 | Ricoh Co Ltd | 半導体装置およびその製造方法およびｍｉｓデバイスおよびその製造方法 |
| JP3517343B2 (ja) * | 1998-01-05 | 2004-04-12 | セイコーインスツルメンツ株式会社 | 自己補正型定電流回路 |
| JP2000100968A (ja) * | 1998-09-17 | 2000-04-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2000332237A (ja) * | 1999-05-17 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP4671459B2 (ja) * | 1999-10-20 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2002170886A (ja) * | 2000-09-19 | 2002-06-14 | Seiko Instruments Inc | 基準電圧用半導体装置とその製造方法 |
| JP2002140124A (ja) * | 2000-10-30 | 2002-05-17 | Seiko Epson Corp | 基準電圧回路 |
| JP2003152099A (ja) * | 2001-11-19 | 2003-05-23 | Fuji Electric Co Ltd | 半導体集積回路装置 |
| US7208383B1 (en) * | 2002-10-30 | 2007-04-24 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor component |
| US7041540B1 (en) * | 2005-02-01 | 2006-05-09 | Chunghwa Picture Tubes, Ltd. | Thin film transistor and method for fabricating the same |
| JP4859754B2 (ja) * | 2007-05-28 | 2012-01-25 | 株式会社リコー | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| JP5078502B2 (ja) * | 2007-08-16 | 2012-11-21 | セイコーインスツル株式会社 | 基準電圧回路 |
| JP5511166B2 (ja) * | 2008-09-10 | 2014-06-04 | セイコーインスツル株式会社 | 半導体装置 |
| JP5467849B2 (ja) * | 2008-12-22 | 2014-04-09 | セイコーインスツル株式会社 | 基準電圧回路及び半導体装置 |
| JP5202473B2 (ja) * | 2009-08-18 | 2013-06-05 | シャープ株式会社 | 半導体装置の製造方法 |
| US20110079861A1 (en) * | 2009-09-30 | 2011-04-07 | Lucian Shifren | Advanced Transistors with Threshold Voltage Set Dopant Structures |
| US8324661B2 (en) * | 2009-12-23 | 2012-12-04 | Intel Corporation | Quantum well transistors with remote counter doping |
| JP2011210901A (ja) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | デプレッション型ｍｏｓトランジスタ |
-
2012
- 2012-09-27 JP JP2012215034A patent/JP6095927B2/ja not_active Expired - Fee Related
-
2013
- 2013-09-06 TW TW102132190A patent/TWI612639B/zh not_active IP Right Cessation
- 2013-09-23 US US14/033,842 patent/US20140084378A1/en not_active Abandoned
- 2013-09-25 CN CN201310446544.6A patent/CN103699164B/zh not_active Expired - Fee Related
- 2013-09-27 KR KR1020130115441A patent/KR102074124B1/ko not_active Expired - Fee Related
-
2016
- 2016-08-25 US US15/247,144 patent/US10014294B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR102074124B1 (ko) | 2020-02-06 |
| TWI612639B (zh) | 2018-01-21 |
| CN103699164B (zh) | 2018-04-06 |
| KR20140041374A (ko) | 2014-04-04 |
| TW201428939A (zh) | 2014-07-16 |
| US10014294B2 (en) | 2018-07-03 |
| US20160372465A1 (en) | 2016-12-22 |
| CN103699164A (zh) | 2014-04-02 |
| JP2014072235A (ja) | 2014-04-21 |
| US20140084378A1 (en) | 2014-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150708 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20160112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160802 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170215 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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