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JP5959220B2 - 基準電圧発生装置 - Google Patents

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JP5959220B2
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Description

本発明は、半導体集積回路内で基準電圧を発生する基準電圧発生装置に関する。
従来の基準電圧発生装置で用いられる回路について図２を用いて説明する。
電流源として機能するよう接続されたデプレション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）１０は、ダイオード接続されたエンハンスメント型ＮＭＯＳトランジスタ（Ｅ型ＮＭＯＳトランジスタ）２０に定電流を流し込む。この定電流により、Ｅ型ＮＭＯＳトランジスタ２０に、それぞれのトランジスタの閾値およびサイズに応じた基準電圧が発生する。ここで、Ｄ型ＮＭＯＳトランジスタ１０のゲートには、Ｎ型の不純物がドープされ、Ｅ型ＮＭＯＳトランジスタのゲートには、Ｐ型の不純物がドープされている（例えば、特許文献１参照）。
特開昭５９−２００３２０号公報（図２）
ここで、近年、電子機器の高精度化が進み、これに伴い、この電子機器を制御するＩＣの高精度化がさまざまな面において求められている。例えば、ＩＣの電気特性の高精度化の実現のために、ＩＣ内部において、温度が変化しても基準電圧発生装置が基準電圧を高精度に発生できること、すなわち、基準電圧の温度特性がより平坦になることが求められている。
本発明は、上記要求を鑑みてなされ、より平坦な温度特性を有する基準電圧発生装置を提供することを課題としている。
本発明は、上記課題を解決するため、基準電圧発生装置において、電流源として機能するよう接続され、定電流を流す第一導電型のデプレション型ＭＯＳトランジスタと、ダイオード接続され、前記デプレション型ＭＯＳトランジスタの移動度と略等しい移動度を有し、前記定電流に基づいて基準電圧を発生させる第一導電型のエンハンスメント型ＭＯＳトランジスタと、を備えることを特徴とする基準電圧発生装置とした。
本発明では、第一導電型のデプレション型ＮＭＯＳトランジスタと第一導電型のエンハンスメント型ＮＭＯＳトランジスタとの移動度が略等しいので、これらの温度特性も略等しくなり、基準電圧の温度特性が良くなる。
基準電圧発生装置の断面図を示す図である。 基準電圧発生装置の等価回路を示す図である。
以下、本発明の実施形態について、図面を参照して説明する。
まず、基準電圧発生装置の基本となる構成について図１に示される断面図を用いて説明する。
基準電圧発生装置は、デプレション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）１０、及び、エンハンスメント型ＮＭＯＳトランジスタ（Ｅ型ＮＭＯＳトランジスタ）２０を備える。Ｄ型ＮＭＯＳトランジスタ１０のゲート電極１１及びソース１４は、基準電圧発生端子に接続され、ドレイン１５は、電源端子に接続されている。このような接続とすることで、Ｄ型ＮＭＯＳトランジスタ１０は、電流源として機能する。Ｅ型ＮＭＯＳトランジスタ２０のゲート電極２１及びドレイン２５は、基準電圧発生端子に接続され、ソース２４は、接地端子に接続されている。即ち、ダイオード接続されたＥ型ＮＭＯＳトランジスタ２０がＤ型ＮＭＯＳトランジスタ１０に直列に接続されている。従って、等価回路としては図２に示す回路図となり、従来の回路と等価である。
Ｄ型ＮＭＯＳトランジスタ１０を形成するには、まずＰ型の基板２９の表面にＰ型のウェル１６を形成する。そして、ウェル１６の表面にＮ型のチャネルドープ領域１３を形成する。続いて、チャネルドープ領域１３の上にゲート絶縁膜１２を形成する。その後、ゲート絶縁膜１２の上にＮ型のゲート電極１１を形成する。さらに、ゲート電極１１及びゲート絶縁膜１２の下のチャネルドープ領域１３を挟むように、ウェル１６の表面にＮ型のソース１４及びＮ型のドレイン１５を形成する。
Ｄ型ＮＭＯＳトランジスタ１０のゲート電極１１の極性は、ソース１４・ドレイン１５の極性と等しく、Ｎ型に形成する。こうすると、Ｎ型のゲート電極１１とＰ型のウェル１６との仕事関数の差は大きく、基板表面が反転する向きの電界が印加されるので、Ｄ型ＮＭＯＳトランジスタ１０がデプレション型になる程度にＤ型ＮＭＯＳトランジスタ１０の閾値電圧が低くなる。さらにＮ型のチャネルドープ領域１３により、閾値が下がり、チャネルは基板内部に形成されるように成り、埋め込みチャネルを形成する。ここで、ゲート電極１１及びチャネルドープ領域１３への不純物注入は、Ｄ型ＮＭＯＳトランジスタ１０がデプレション型になるよう適宜制御される。
Ｅ型ＮＭＯＳトランジスタ２０を形成するには、まずＰ型の基板２９の表面にＰ型のウェル２６を形成する。そして、ウェル２６の表面にＮ型のチャネルドープ領域２３を形成する。続いて、チャネルドープ領域２３の上にゲート絶縁膜２２を形成する。その後、ゲート絶縁膜２２の上にＰ型のゲート電極２１を形成する。さらに、ゲート電極２１及びゲート絶縁膜２２の下のチャネルドープ領域２３を挟むように、ウェル２６の表面にＮ型のソース２４及びＮ型のドレイン２５を形成する。
Ｅ型ＮＭＯＳトランジスタ２０のゲート電極２１の極性は、ソース２４・ドレイン２５の極性と異なり、Ｐ型に形成する。こうすると、Ｐ型のゲート電極２１とＰ型のウェル２６との仕事関数の差は小さいが、基板表面に正孔が蓄積する向きの電界が印加されるので、閾値が高くなってしまう。そこで閾値を適度に下げるためにＰ型のウェル２６の表面にＮ型の不純物を含むチャネルドープ領域２３を形成するのである。ここで、ゲート電極２１及びチャネルドープ領域２３への不純物注入は、Ｅ型ＮＭＯＳトランジスタ２０がエンハンスメント型になるよう適宜制御される。
なお、基板２９は、Ｐ型に限るものではなくＮ型でも良い。
電流源として機能するよう接続されたＤ型ＮＭＯＳトランジスタ１０のソース１４は、ダイオード接続されるＥ型ＮＭＯＳトランジスタ２０のドレイン２５に定電流を流し込む。この定電流によって、Ｅ型ＮＭＯＳトランジスタ２０のドレイン２５（基準電圧発生端子）に、基準電圧が発生する。
次に、基準電圧発生装置が発生する基準電圧ＶＲＥＦの温度特性について説明する。
なおここでは、Ｄ型ＮＭＯＳトランジスタ１０のチャネルドープ領域１３は、ウェル１６の表面の極性が反転する程度にチャネルドープされるとする。その場合、チャネルドープ領域１３とウェル１６との不純物の極性は異なり、Ｄ型ＮＭＯＳトランジスタ１０は、埋め込みチャネルとなっている。一方、Ｅ型ＮＭＯＳトランジスタ２０は、閾値を下げるためにウェル２６と極性の異なるＮ型の不純物を含むチャネルドープ領域２３をウェル領域表面に有するために、同じく埋め込みチャネルとなっていると考えられる。
この時、ゲートの不純物の極性が異なるＤ型ＮＭＯＳトランジスタ１０及びＥ型ＮＭＯＳトランジスタ２０において、基板２９の表面以下の不純物のプロファイルを等しく形成すると、深さの等しい埋め込みチャネルが生じることが期待できる。これに伴い、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０との温度特性が等しくなり、基準電圧生ＶＲＥＦの温度特性が良くなることが期待できる。
しかし、本発明の発明者は、多角的な実験などの鋭意努力の結果、以下に示す現象を発見した。Ｄ型ＮＭＯＳトランジスタ１０及びＥ型ＮＭＯＳトランジスタ２０において、ゲート電極の不純物の極性が異なるので、ゲート電極と基板の間の仕事関数も異なる。さらに、チャネルがオンするためのゲート電圧（閾値電圧）も異なり、チャネルがオンする時のチャネルドープ領域への電界も異なる。具体的には、Ｅ型ＮＭＯＳトランジスタ２０の閾値電圧はＤ型ＮＭＯＳトランジスタ１０の閾値電圧よりも高く、その分、Ｅ型ＮＭＯＳトランジスタ２０のチャネルへの電界が大きい。このため、キャリアは、Ｄ型ＮＭＯＳトランジスタ１０では、基板２９の表面よりも下の領域で流れ、Ｅ型ＮＭＯＳトランジスタ２０では、基板２９の表面付近を流れる。つまり、Ｄ型ＮＭＯＳトランジスタ１０は埋め込みチャネル型であるが、Ｅ型ＮＭＯＳトランジスタ２０は埋め込みチャネル型となっていないことが分かった。このことは、Ｅ型ＮＭＯＳトランジスタ２０のキャリアは界面準位の影響を受けるので、Ｅ型ＮＭＯＳトランジスタ２０の移動度が低くなり、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０の温度特性は等しくならないことを意味している。つまり、基準電圧ＶＲＥＦの温度特性が良くならないことになる。
そこで、本発明では、Ｄ型ＮＭＯＳトランジスタ１０及びＥ型ＮＭＯＳトランジスタ２０において、ゲートの不純物濃度や、ゲート絶縁膜の材質とゲート絶縁膜の膜厚と基板２９の表面以下の不純物のプロファイルとなどを、適宜制御することにより、移動度が等しくなるようにすることにした。これにより、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０との温度特性が等しくなるようにし、基準電圧ＶＲＥＦの温度特性を良くすることが可能となる。なお、ここでは移動度として、トランジスタの電流電圧特性から容易に求めることができる移動度を用いることができる。
Ｅ型ＮＭＯＳトランジスタ２０のゲート酸化膜２２の誘電率がＤ型ＮＭＯＳトランジスタ１０のゲート酸化膜１２の誘電率よりも高くなるように、ゲート酸化膜２２及びゲート酸化膜１２の材質を適宜選択するようにする。すると、その分、Ｅ型ＮＭＯＳトランジスタ２０のゲート酸化膜容量が大きくなり、チャネルへの電界が小さくなるので、移動度が高くなる。この効果を見込んで、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０との移動度が略等しくなるようにすると、これらの温度特性も略等しくなり、基準電圧ＶＲＥＦの温度特性を平坦にすることが可能となる。
Ｅ型ＮＭＯＳトランジスタ２０のゲート酸化膜２２を、Ｄ型ＮＭＯＳトランジスタ１０のゲート酸化膜１２よりも薄く形成する。すると、その分、Ｅ型ＮＭＯＳトランジスタ２０のゲート酸化膜容量が大きくなり、チャネルへの電界が小さくなるので、移動度が高くなる。この効果を見込んで、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０との移動度が略等しくなるようにすると、これらの温度特性も略等しくなり、基準電圧ＶＲＥＦの温度特性を平坦にすることが可能となる。
Ｅ型ＮＭＯＳトランジスタ２０のチャネルドープ領域２３の不純物はリンにし、Ｄ型ＮＭＯＳトランジスタ１０のチャネルドープ領域１３の不純物はヒ素にするようにする。すると、リンの原子半径はヒ素の原子半径よりも小さいので、リンの平均自由工程はヒ素の平均自由工程よりも長くなり、その分、Ｅ型ＮＭＯＳトランジスタ２０の移動度が高くなる。この効果を見込んで、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０との移動度が略等しくなるようにすると、これらの温度特性も略等しくなり、基準電圧ＶＲＥＦの温度特性を平坦にすることが可能となる。
なお、チャネルドープ領域２３の不純物は主にリンであり、チャネルドープ領域１３の不純物は主にヒ素であれば良い。例えば、チャネルドープ領域２３の不純物はリンにし、チャネルドープ領域１３の不純物はヒ素及びリンにしても良い。また、チャネルドープ領域２３の不純物はヒ素及びリンにし、チャネルドープ領域１３の不純物はヒ素にしても良い。また、チャネルドープ領域２３の不純物はヒ素及びリンにし、チャネルドープ領域１３の不純物もヒ素及びリンにしても良い。この時、ドープされるヒ素及びリンの量を適宜制御することにより、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０との移動度が等しくなるようにする。
また、チャネルドープ領域２３を適宜分割し、リンをドープするリン領域とヒ素をドープするヒ素領域とを設けても良い。また、チャネルドープ領域１３を適宜分割しても良い。また、チャネルドープ領域２３及びチャネルドープ領域１３の両方を適宜分割しても良い。チャネルドープ領域２３及びチャネルドープ領域１３を、ゲート長方向に分割しても良いし、ゲート幅方向に分割しても良い。この時、リン領域及びヒ素領域を適宜設けることにより、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０との移動度が等しくなるようにする。
Ｅ型ＮＭＯＳトランジスタ２０のウェル２６の不純物濃度を、Ｄ型ＮＭＯＳトランジスタ１０のウェル１６の不純物濃度よりも薄く形成する。すると、その分、Ｅ型ＮＭＯＳトランジスタ２０のチャネルでの不純物散乱の影響が少なくなり、移動度が高くなる。この効果を見込んで、Ｄ型ＮＭＯＳトランジスタ１０とＥ型ＮＭＯＳトランジスタ２０との移動度が略等しくなるようにすると、これらの温度特性も略等しくなり、基準電圧ＶＲＥＦの温度特性を平坦にすることが可能となる。
以上に説明した実施形態は、適宜組み合わすことが可能である。
１０ デプレション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）
２０ エンハンスメント型ＮＭＯＳトランジスタ（Ｅ型ＮＭＯＳトランジスタ）
１１、２１ ゲート電極
１２、２２ ゲート絶縁膜
１３、２３ チャネルドープ領域
１４、２４ ソース
１５、２５ ドレイン
１６、２６ ウェル
２９ 基板

Claims (7)

  1. 定電流を流すデプレション型ＮＭＯＳトランジスタと、
    ダイオード接続され、前記定電流に基づく基準電圧を発生させるエンハンスメント型ＮＭＯＳトランジスタと、を備え、
    前記デプレッション型ＮＭＯＳトランジスタのゲート電極はＮ型であって、埋め込みチャネルとなっており、
    前記エンハンスメント型ＮＭＯＳトランジスタのゲート電極はＰ型であって、埋め込みチャネルとなっており、
    前記エンハンスメント型ＮＭＯＳトランジスタのゲート酸化膜の誘電率は、前記デプレション型ＮＭＯＳトランジスタのゲート酸化膜の誘電率よりも高くなっており、前記誘電率の差異により、前記エンハンスメント型ＮＭＯＳトランジスタと前記デプレション型ＮＭＯＳトランジスタは等しい移動度を有していることを特徴とする基準電圧発生装置。
  2. 定電流を流すデプレション型ＮＭＯＳトランジスタと、
    ダイオード接続され、前記定電流に基づく基準電圧を発生させるエンハンスメント型ＮＭＯＳトランジスタと、を備え、
    前記デプレッション型ＮＭＯＳトランジスタのゲート電極はＮ型であって、埋め込みチャネルとなっており、
    前記エンハンスメント型ＮＭＯＳトランジスタのゲート電極はＰ型であって、埋め込みチャネルとなっており、
    前記エンハンスメント型ＮＭＯＳトランジスタのゲート酸化膜の厚さは、前記デプレション型ＮＭＯＳトランジスタのゲート酸化膜の厚さよりも薄くなっており、前記ゲート酸化膜の厚さの差異により、前記エンハンスメント型ＮＭＯＳトランジスタと前記デプレション型ＮＭＯＳトランジスタは等しい移動度を有していることを特徴とする基準電圧発生装置。
  3. 定電流を流すデプレション型ＮＭＯＳトランジスタと、
    ダイオード接続され、前記定電流に基づく基準電圧を発生させるエンハンスメント型ＮＭＯＳトランジスタと、を備え、
    前記デプレッション型ＮＭＯＳトランジスタのゲート電極はＮ型であって、埋め込みチャネルとなっており、
    前記エンハンスメント型ＮＭＯＳトランジスタのゲート電極はＰ型であって、埋め込みチャネルとなっており、
    前記エンハンスメント型ＭＯＳトランジスタのチャネルドープ領域の主な不純物の原子半径は、前記デプレション型ＭＯＳトランジスタのチャネルドープ領域の主な不純物の原子半径よりも小さくなっており、前記原子半径の差異により、前記エンハンスメント型ＮＭＯＳトランジスタと前記デプレション型ＮＭＯＳトランジスタは等しい移動度を有していることを特徴とする基準電圧発生装置。
  4. 前記エンハンスメント型ＮＭＯＳトランジスタのチャネルドープ領域の主な不純物はリンであり、
    前記デプレション型ＮＭＯＳトランジスタのチャネルドープ領域の主な不純物はヒ素である請求項３記載の基準電圧発生装置。
  5. 前記エンハンスメント型ＮＭＯＳトランジスタのチャネルドープ領域は分割され、その一部の領域の不純物の原子半径は、前記デプレッション型ＮＭＯＳトランジスタのチャネルドープ領域の不純物の原子半径よりも小さいことを特徴とする請求項３記載の基準電圧発生装置。
  6. 前記デプレッション型ＮＭＯＳトランジスタのチャネルドープ領域は分割され、その一部の領域の不純物の原子半径は、前記エンハンスメント型ＮＭＯＳトランジスタのチャネルドープ領域の不純物の原子半径よりも大きいことを特徴とする請求項３記載の基準電圧発生装置。
  7. 定電流を流すデプレション型ＮＭＯＳトランジスタと、
    ダイオード接続され、前記定電流に基づく基準電圧を発生させるエンハンスメント型ＮＭＯＳトランジスタと、を備え、
    前記デプレッション型ＮＭＯＳトランジスタのゲート電極はＮ型であって、埋め込みチャネルとなっており、
    前記エンハンスメント型ＮＭＯＳトランジスタのゲート電極はＰ型であって、埋め込みチャネルとなっており、
    前記エンハンスメント型ＮＭＯＳトランジスタのウェルの不純物濃度は、前記デプレション型ＮＭＯＳトランジスタのウェルの不純物濃度よりも薄くなっており、前記ウェルの不純物濃度の差異により、前記エンハンスメント型ＮＭＯＳトランジスタと前記デプレション型ＮＭＯＳトランジスタは等しい移動度を有していることを特徴とする基準電圧発生装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5919520B2 (ja) * 2012-02-24 2016-05-18 パナソニックＩｐマネジメント株式会社 基準電圧源回路
JP6289083B2 (ja) * 2013-02-22 2018-03-07 エイブリック株式会社 基準電圧発生回路
JP6215652B2 (ja) * 2013-10-28 2017-10-18 エスアイアイ・セミコンダクタ株式会社 基準電圧発生装置
US20150200270A1 (en) * 2014-01-16 2015-07-16 Globalfoundries Inc. Field effect transistors for high-performance and low-power applications
CN104035472A (zh) * 2014-06-24 2014-09-10 吴江圣博瑞信息科技有限公司 一种全cmos参考电压源产生电路
JP6442322B2 (ja) * 2015-02-26 2018-12-19 エイブリック株式会社 基準電圧回路および電子機器
TWI595542B (zh) * 2016-12-08 2017-08-11 旺宏電子股份有限公司 半導體結構
JP6805049B2 (ja) * 2017-03-31 2020-12-23 エイブリック株式会社 基準電圧発生装置
CN107153441A (zh) * 2017-07-10 2017-09-12 长沙方星腾电子科技有限公司 一种基准电压生成电路
TWI634661B (zh) * 2017-07-31 2018-09-01 旺宏電子股份有限公司 半導體結構
CN107678480A (zh) * 2017-11-13 2018-02-09 常州欣盛微结构电子有限公司 一种用于低功耗数字电路的线性电压管理器
JP7009033B2 (ja) * 2018-02-06 2022-01-25 エイブリック株式会社 基準電圧発生装置
US10782723B1 (en) 2019-11-01 2020-09-22 Analog Devices International Unlimited Company Reference generator using fet devices with different gate work functions

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446383A (en) * 1982-10-29 1984-05-01 International Business Machines Reference voltage generating circuit
JPS59200320A (ja) 1983-04-27 1984-11-13 Hitachi Ltd 基準電圧発生回路
JP3717388B2 (ja) 2000-09-27 2005-11-16 株式会社リコー 基準電圧発生回路及びその出力値調整方法並びに電源装置
JP2002124835A (ja) * 2000-10-13 2002-04-26 Seiko Epson Corp 演算増幅回路、定電圧回路および基準電圧回路
JP2002140124A (ja) * 2000-10-30 2002-05-17 Seiko Epson Corp 基準電圧回路
JP4704860B2 (ja) * 2005-08-31 2011-06-22 株式会社リコー 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
CN101331437A (zh) * 2006-03-31 2008-12-24 株式会社理光 基准电压产生电路及使用其的供电设备
JP2007294846A (ja) 2006-03-31 2007-11-08 Ricoh Co Ltd 基準電圧発生回路及びそれを用いた電源装置
JP5511166B2 (ja) * 2008-09-10 2014-06-04 セイコーインスツル株式会社 半導体装置
JP2010108419A (ja) 2008-10-31 2010-05-13 Toshiba Corp 基準電圧発生回路およびそれを用いたレギュレータ

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