TWI612639B - 半導體積體電路裝置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 46
- 239000012535 impurity Substances 0.000 claims abstract description 80
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 12
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 12
- 230000000694 effects Effects 0.000 abstract description 27
- 230000001965 increasing effect Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 11
- 238000002513 implantation Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 108091006146 Channels Proteins 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
本發明課題有於提供一種輸出電壓穩定性優異
的定電壓電路。
在串接增強型NMOS和空乏型NMOS的定
電壓電路中，為了提高空乏型NMOS的逆接偏壓(Back Bias)效果，只將搭載空乏型NMOS的P型井區域之雜質濃度變濃。
Description
本發明是有關一種要求高輸出電壓精度的類比半導體積體電路裝置。
在半導體積體電路中，未經電源電壓輸出穩定電壓的定電壓電路，如第2圖(1)及(2)所示，由於串接構成增強型和空乏型的兩個N通道場效型MOS電晶體(以下稱NMOS)的方式簡單且低成本就能實現，因此廣泛被採用。
於第2圖(1)中，增強型的NMOS101，是將連接在源極端子及P型井區域(以下稱Pwell)的基極端子，連接至定電壓電路的最低電位的接地端子，閘極端子及汲極端子則連接到空乏型NMOS102的源極端子。
而且增強型NMOS102的汲極端子，是連接在定電壓電路的最高電位的電源電壓端子，閘極端子是連接在NMOS102的源極端子。
因為一旦進行這樣的連接，首先NMOS101中，閘極端子和汲極端子的電位會共通而成為飽和動作，並且一旦
連NMOS102也將某程度大小以上的電壓施加於汲極端子，由各個NMOS之電流一致的情形，如下所示，可得到各個飽和電流呈平衡之狀態的簡單關係式。
Kne(Vg1-Vtne)2=Knd(Vg2-Vtnd)2‧‧‧(a)式
在此，Kne、Vg1、Vtne分別為NMOS101的柵屏跨導、閘極電位、臨界值電壓，Knd、Vg2、Vtnd分別為NMOS102的柵屏跨導、閘極電位、臨界值電壓。
定電壓電路的輸出值Vout由此關係成為如下所記。
Vout=(Knd/Kne)1/2‧|Vtnd|+Vtne‧‧‧(b)式
如以上，Vout雖可依各個NMOS的元件特性做調整，但在第2圖中，NMOS102的基極端子因電位相較於源極端子還低，所以上述的Vtnd、Knd是取得Vout部分的電壓之逆接偏壓效果之狀態的臨界值電壓、柵屏跨導。想避免該逆接偏壓效果的特性變化之情形是將基極端子連接到源極端子。此情形必須改變搭載NMOS101、102的各個Pwell區域的電位，選擇在N型基板上作為半導體基板，且形成各個PN接合已被分離的Pwell區域，在各個Pwell區域上形成NMOS101和102。除了這樣的例子，第2圖的電路構成無論半導體基板的極性都稱得上是泛用性高的。
接著根據第4圖說明上述習知之半導體積體電路裝置之製造方法的概略。所做說明的一部分之名稱與第2圖相同。
先準備P型或N型的半導體基板，在所要的NMOS形成預定區域以離子植入法植入硼(B)或BF2(二氟化硼)的P型雜質後，施行熱擴散形成Pwell區域(a)。該Pwell區域的雜質濃度是以1×1016cm-3至1×1017cm-3之間的值且數μm的深度來選擇雜質植入量及熱擴散的條件。
接著為了使元件彼此電氣分離採用矽局部氧化法(LOCOS：Local Oxidation of Silicon)等，來形成元件分離區域(b)。
接著，為了將增強型NMOS的臨限值電壓調整成所要的值，將硼(B)或BF2(二氟化硼)的P型雜質以離子植入法植入到增強型NMOS形成預定區域(c)。
接著，為了將空乏型NMOS的臨限值電壓調整成所要的值，將磷(P)或砷(As)的N型雜質以離子植入法植入到空乏型NMOS形成預定區域(d)。
接著藉由熱氧化法，來形成增強型NMOS及空乏型NMOS的閘極氧化膜(e)。
接著為了形成增強型NMOS及空乏型NMOS的閘極電極，以離子植入法或熱擴散法來施行PolySi膜(多晶矽膜)的堆積及如1×1019cm-3以上地高濃度之雜質植入，施行圖案化(f)。
接著為了形成用來得到增強型NMOS及空乏型NMOS的源極/汲極區域及、通道下的Pwell區域(稱基極區域)之
電位的區域，以離子植入法來施行雜質植入。此時，供源極/汲極形成的N型高濃度雜質，是形成如1×1019cm-3以上的濃度，且使其自閘極電極端起僅相距既定的距離來配置。另一方面由該源極/汲極的N型高濃度雜質區域至閘極電極端，形成如5×1016cm-3至5×1017cm-3的N型低濃度雜質。該N型低濃度雜質區域是用來施加高電壓時達到電場緩和的效果(g)。
接著，於全體堆積由氧化膜製成的絕緣膜，在既定的位置形成接觸孔之後，為了得到各個NMOS元件的閘極、源極、汲極、基極的電位，將金屬配線的形成，藉由金屬膜的濺鍍及圖案化施行(h)。
並且，針對習知技術的其他定電壓電路例子，以第3圖(1)、(2)做說明。在第3圖(1)及(2)中，與第2圖(1)及(2)相同使用NMOS元件，且僅改變配線方法。亦即，將空乏型NMOS102的閘極端子施行以朝定電壓電路的最低電位之接地端子連接之方式的變更。這是為了讓空乏型NMOS102的閘極電壓能以Vout量朝負極側偏移，就能大幅度的降低輸出電壓和消耗電流。有關如上記的定電壓電路之方式，例如揭示於專利文獻1。
[專利文獻1]日本特開第2008-293409號公報
一旦實施用以將包含如上記的低電壓電路的半導體積體電路裝置密封於樹脂封裝中的習知安裝即有如下的課題。
例如：增強型NMOS和空乏型NMOS的臨界值電壓和柵屏跨導，於量產中參差不齊的情形下，定電壓電路的輸出電壓就會造成參差不齊。並且，在溫度等之環境變動下該輸出電壓也會跟著變動。因此希望實現一種定電壓電路之輸出電壓變動縮小的NMOS元件構造或半導體積體電路方式的方法。
為了解決這樣的課題，形成一種由：形成在P型井區域上，具有：閘極氧化膜、閘極電極、和由N型低濃度區域及N型高濃度區域製成的源極及汲極區域，且臨界值電壓為正值的增強型之第一N通道型MOS電晶體；和形成在P型井區域上，具有：閘極氧化膜、閘極電極、由N型低濃度區域及N型高濃度區域製成的源極及汲極區域、和N型通道雜質區域，且臨界值電壓為負值的空乏型之第二N通道型MOS電晶體所製成，將連接在第一NMOS的閘極電極的閘極端子及連接在汲極區域的汲極端子連接於連接在第二NMOS的源極區域的源極端子及閘極端子，以連接在第一NMOS的源極端子及P型井區域的基極端子為電路上之最低電位的接地電位，且以第二NMOS的汲極
端子為電路上之最大電位的電源電壓，基極端子為接地電位，搭載第二NMOS的P型井區域的雜質濃度是相較於搭載第一NMOS的P型井區域的雜質濃度還濃的半導體積體電路裝置。
或者，形成一種由：形成在P型井區域上，具有：閘極氧化膜、閘極電極、和由N型低濃度區域及N型高濃度區域製成的源極及汲極區域，且臨界值電壓為正值的增強型之第一N通道型MOS電晶體；和形成在P型井區域上，具有：閘極氧化膜、閘極電極、由N型低濃度區域及N型高濃度區域製成的源極及汲極區域、和N型通道雜質區域，且臨界值電壓為負值的空乏型之第二N通道型MOS電晶體所製成，將連接在第一NMOS的閘極電極的閘極端子及連接在汲極區域的汲極端子連接於連接在第二NMOS的源極區域的源極端子，以第一NMOS的源極端子及連接在P型井區域的基極端子為電路上之最低電位的接地電位，且以第二NMOS的汲極端子為電路上之最大電位的電源電壓，且以閘極端子及基極端子為接地電位，搭載第二NMOS的P型井區域的雜質濃度是相較於搭載第一NMOS的P型井區域的雜質濃度還濃的半導體積體電路裝置。
進而形成一種搭載第一NMOS的P型井區域的濃度是相較於1×1017cm-3還薄，搭載第二NMOS的P型井區域的濃度是相較於1×1017cm-3還濃的半導體積體電路裝置。
或者形成一種第一及第二NMOS的P型井區域的濃度為相同，但在第二NMOS的N型通道雜質區域之下，具有一部分相較於P型井區域還濃的P型雜質層的半導體積體電路裝置。
進而形成一種搭載第一NMOS的P型井區域的濃度是相較於1×1017cm-3還薄，搭載第二NMOS的N型通道雜質區域之下的一部分相較於P型井區域還濃的P型雜質層的濃度是相較於1×1017cm-3還濃的半導體積體電路裝置。
或者形成一種由：第二NMOS的源極/汲極區域為接近閘極電極的N型低濃度區域、和接近N型低濃度區域而形成接觸孔下的N型高濃度區域所製成，由源極區域內的N型低濃度區域的閘極電極端至N型高濃度區域的長度，是相較於由汲極區域內的N型低濃度區域的閘極電極端至N型高濃度區域的長度還長的半導體積體電路裝置。
藉由本發明，可抑制定電壓電路之輸出電壓的變動，就能提供一種高精度的類比半導體積體電路裝置。
1‧‧‧半導體基板
2‧‧‧汲極端子
3‧‧‧源極端子
4‧‧‧基極端子
5‧‧‧第一P型井區域
6‧‧‧第二P型井區域
7‧‧‧N型低濃度源極/汲極區域
8‧‧‧閘極電極
9‧‧‧閘極氧化膜
10‧‧‧N型通道雜質區域
11‧‧‧P型通道雜質區域
101‧‧‧增強型NMOS電晶體
102‧‧‧空乏型NMOS電晶體
103‧‧‧VDD端子
104‧‧‧VSS端子
105‧‧‧VOUT端子
第1圖是包含本發明之第1實施例的半導體積體電路裝置的模式剖面圖。
第2圖(1)是包含習知的半導體積體電路裝置的模式
剖面圖。
(2)是包含習知的半導體積體電路裝置的電路結線圖。
第3圖(1)是包含習知的另一半導體積體電路裝置的模式剖面圖。
(2)是包含習知的半導體積體電路裝置的電路結線圖。
第4圖是表示用來製造習知半導體積體電路裝置的工程流程圖。
第5圖是用來製造本發明之第1實施例的半導體積體電路裝置的工程流程圖。
第6圖是空乏型NMOS電晶體的閘極電壓-汲極電流關係圖。
第7圖是包含本發明之第1實施例的另一半導體積體電路裝置的模式剖面圖。
第8圖是包含本發明之第2實施例的半導體積體電路裝置的模式剖面圖。
第9圖是包含本發明之第2實施例的另一半導體積體電路裝置的模式剖面圖。
第10圖是用來製造本發明之第2實施例的半導體積體電路裝置的工程流程圖。
第11圖是包含本發明之第3實施例的半導體積體電路裝置的模式剖面圖。
第12圖是包含本發明之第3實施例的另一半導體積
體電路裝置的模式剖面圖。
以下依據圖面來說明本發明之實施形態。第1圖是本發明之第1實施例的半導體積體電路裝置的剖面圖，在定電壓電路中有效活用有關空乏型NMOS的逆接偏壓之例。
第1圖是在習知例的第2圖附加上本發明之特徵的定電壓電路之剖面圖。其不同是在於分別形成搭載增強型NMOS101和空乏型NMOS102的Pwell區域，改變各個Pwell區域的雜質濃度。亦即，搭載增強型NMOS101的Pwell區域5的濃度是1×1015cm-3以上、不滿1×1017cm-3的一般濃度，搭載空乏型NMOS102的Pwell區域6的濃度，特別是僅此部分為1×1017cm-3以上的濃度。
像這樣，針對空乏型NMOS使其發揮增強原本施加於基極端子之逆接偏壓效果的效果。
於NMOS中對基極端子施加負逆接偏壓的情形下，雖是根據通道的雜質剖面，但在臨界值電壓升高的方向，還是會向著柵屏跨導(相當於第6圖之電壓-電流特性的傾斜)降低的方向偏移。
此效果，Pwell濃度愈濃愈顯著。其理由是由於為了使其在施加逆接偏壓之際所產生的閘極下的空乏層內電荷取得平衡所需要的閘極電壓份、臨界值電壓上昇，但為了增加Pwell濃度使空乏層電荷密度上昇，臨界值電壓的上昇變更大。而此時，電場相對於流經通道的平面方向的電
流朝垂直方向增強，因此載體的移動度下降，柵屏跨導減少。
一旦對第1圖的半導體積體電路裝置來考量此種效果，例如：在(b)式中，Vtne因何種原因產生變化的情形下，在習知例中就會產生相當於該變化量的輸出電壓變化。雖只是藉由逆接偏壓效果來抑制如下所述之Vout值的變化的反饋卻有很大作用，變動寬度受到抑制，但在本例中，由於搭載空乏型NMOS的Pwell濃度變濃，下記效果發揮的更顯著。連這個對Kne、Vtnd、Knd的變化也會產生同樣的效果。
Vtne增(減)
→Vout值增(減)
→逆接偏壓效果的Vtnd增(減)/Knd減(增)
→Vout值減(增)
並且，該些元件特性因溫度等主外因素產生變化的情形下也具有同樣的效果，對輸出電壓的變動可形成非常穩定的定電壓電路。
接著根據第5圖說明本實施例之半導體積體電路裝置之製造方法的概略。所做說明的一部分之編號與第1圖相同。
先準備P型或N型的半導體基板1，在所要的NMOS形成預定區域以離子植入法植入硼(B)或BF2(二氟化硼)的P型雜質後，施行熱擴散形成具有不同濃度的Pwell區域(5、6)(步驟a、b)。Pwell區域5的雜質濃度是1×1016cm-3
以上、不滿1×1017cm-3之值，Pwell區域6的雜質濃度是1×1017cm-3以上之值，並且以數μm的深度來選擇雜質植入量及熱擴散的條件。
接著為了使元件彼此電氣分離採用矽局部氧化法(LOCOS：Local Oxidation of Silicon)等，來形成元件分離區域(步驟c)。
接著，為了將增強型NMOS的臨限值電壓調整成所要的值，將硼(B)或BF2(二氟化硼)的P型雜質以離子植入法植入到增強型NMOS形成預定區域(步驟d)。
接著，為了將空乏型NMOS的臨限值電壓調整成所要的值，將磷(P)或砷(As)的N型雜質以離子植入法植入到空乏型NMOS形成預定區域，形成N型通道雜質區域10(步驟e)。
接著藉由熱氧化法，來形成增強型NMOS及空乏型NMOS的閘極氧化膜9(步驟f)。
接著為了形成增強型NMOS及空乏型NMOS的閘極電極8，以離子植入法或熱擴散法來施行PolySi膜的堆積及如1×1019cm-3以上地高濃度之雜質植入，施行圖案化(步驟g)。
接著為了形成用來得到增強型NMOS及空乏型NMOS的源極/汲極區域7及、通道下的Pwell區域(稱基極區域)之電位的區域，以離子植入法來施行雜質植入。此時，供源極/汲極形成的高濃度N型雜質，是自閘極電極端起僅相距既定的距離，形成如1×1019cm-3以上的濃度。另一方
面由該高濃度源極雜質區域至閘極電極端，形成如5×1016cm-3至5×1017cm-3的N型低濃度雜質區域。該N型低濃度雜質區域是用來施加高電壓時達到電場緩和的效果(步驟h)。
接著，於全體堆積由氧化膜製成的絕緣膜，在既定的位置形成接觸孔之後，為了得到各個NMOS元件的閘極、源極、汲極、基極的電位，將金屬配線(2~4)的形成，藉由金屬膜的濺鍍及圖案化施行(步驟i)。
第7圖是表示將第1圖之空乏型NMOS102的閘極端子連接到VSS端子104，對應第3圖之習知例的半導體積體電路裝置。在第7圖中，空乏型NMOS的閘極電位是隨著輸出電壓的增減一起連動，得到抑制輸出電壓變動的反饋。除此之外，第1圖之說明所述的逆接偏壓效果的反饋作用，就能實現穩定性更高的輸出電位。
第8圖是為了實現如第1圖所述的逆接偏壓效果的第2實施例。在第8圖中，如習知例，一邊讓增強型NMOS101及空乏型NMOS102的Pwell區域5共通化、一邊在空乏型NMOS102的N型通道雜質區域10的正下方，較靠近Pwell區域，局部性地形成雜質濃度濃的P型通道雜質區域11。藉由這樣的構成，與第1圖相同，對空乏型NMOS102而言，可得到充分的逆接偏壓效果，提高定電壓電路的輸出電壓穩定性。
第9圖是將第8圖之空乏型NMOS102的閘極端子連接到VSS端子103，除了空乏型NMOS的閘極電位的反
饋外，本發明的逆接偏壓效果的反饋作用，可實現穩定性更高的輸出電位。
於第10圖表示第2實施例如的半導體製造工程概略。在本實施例中，習知例對第4圖，在臨界值電壓調整用的空乏型NMOS102的N型雜質植入工程之後，追加空乏型NMOS用的硼(B)或BF2等的P型雜質的植入工程(e)。此時，該P型雜質區域的形成是使用離子植入法，其電能是選擇在前一個N型通道雜質區域的正下方形成濃度最大值之植入深度的值。
該工程與前一個N型雜質植入時相同，藉由在光罩工程連續施行，就能抑制光罩工程的增加。因而，如第1實施例，不必準備空乏型NMOS專用的Pwell區域形成用光罩，且與第1實施例相比，具有能縮短製造工程實現低成本化的優點。
第11圖是藉由另一種手法得到得到如第1圖所述的逆接偏壓效果的第3實施例。在圖中，空乏型NMOS102的N型低濃度源極/汲極區域7之中，將源極側伸得比汲極側還要長。
一般該低濃度源極/汲極區域是在不會發生特性劣化的範圍縮短為宜。理由舉例為縮小佔有面積且有助於低成本化之點。而且在本發明由提高逆接偏壓效果的觀點來看，僅空乏型NMOS102的源極側的N型低濃度區域長度以數μm至數10μm的等級伸長，其他的N型低濃度區域按照通常數μm以下的等級儘量縮短。該N型低濃度區域
由於具有數kΩ/□至數10kΩ/□的表面比電阻，一但使空乏型NMOS動作，電晶體的驅動電流也會流到該N型低濃度區域，產生數100mV至數V的電壓下降。因該電壓下降會在空乏型NMOS的通道區域的源極端子與基極端子產生電壓下降份的電壓差異，此為空乏型NMOS的逆接偏壓。
在該實施例中，雖然所要面積增加但因特殊的半導體製造工程並未增加，因此稱得上為可應用於各種半導體裝置之泛用性高的方法。
第12圖是將第11圖之空乏型NMOS102的閘極端子連接到VSS端子103，除了空乏型NMOS的閘極電位的反饋外，本發明的逆接偏壓效果的反饋作用，可實現穩定性更高的輸出電位。
目前所述的第1至第3實施例，並非只是個別獨立完成，理所當然的可適當組合增強效果。雖然圖未表示但例如：除了提高空乏型NMOS的Pwell的濃度，更在N型通道雜質區域之下，形成濃的P型通道雜質區域得以同時成立。進而，一面具有Pwell區域的高濃度化和P型通道雜質區域、一面同時施行源極側的N型低濃度區域的伸長，提高逆接偏壓效果，就更能提高定電壓電路的輸出電壓穩定性。
1‧‧‧半導體基板
2‧‧‧汲極端子
3‧‧‧源極端子
4‧‧‧基極端子
5‧‧‧第一P型井區域
6‧‧‧第二P型井區域
7‧‧‧N型低濃度源極/汲極區域
8‧‧‧閘極電極
9‧‧‧閘極氧化膜
10‧‧‧N型通道雜質區域
101‧‧‧增強型NMOS電晶體
102‧‧‧空乏型NMOS電晶體
103‧‧‧VDD端子
104‧‧‧VSS端子
105‧‧‧VOUT端子
Claims (7)
- 一種半導體積體電路裝置，其特徵為：由：形成在第一P型井區域上，具有：第一閘極氧化膜、N型之第一閘極電極、連接到前述第一閘極電極的第一閘極端子、由N型低濃度區域及N型高濃度區域製成的第一源極區域及第一汲極區域、連接到前述第一汲極區域的第一汲極端子、連接到前述第一源極區域的第一源極端子、和連接到前述第一P型井區域的第一基極端子，且具有臨界值電壓為正值的增強型之第一N通道型MOS電晶體；和形成在第二P型井區域上，具有：第二閘極氧化膜、N型之第二閘極電極、連接到前述第二閘極電極的第二閘極端子、由N型低濃度區域及N型高濃度區域製成的第二源極區域及第二汲極區域、連接到前述第二汲極區域的第二汲極端子、連接到前述第二源極區域的第二源極端子、連接到前述第二P型井區域的第二基極端子、和N型通道雜質區域，且具有臨界值電壓為負值的空乏型之第二N通道型MOS電晶體所製成；前述第一閘極端子及前述第一汲極端子，是連接到前述第二源極端子及前述第二閘極端子，前述第一源極端子及前述第一基極端子，是連接到電路上之最低電位的接地電位，前述第二汲極端子，是連接到電路上之最大電位的電源電壓，前述第二基極端子，是連接到前述接地電位， 前述第二P型井區域的雜質濃度是相較於前述第一P型井區域的雜質濃度還濃。
- 一種半導體積體電路裝置，其特徵為：由：形成在第一P型井區域上，具有：第一閘極氧化膜、N型之第一閘極電極、連接到前述第一閘極電極的第一閘極端子、由N型低濃度區域及N型高濃度區域製成的第一源極區域及第一汲極區域、連接到前述第一汲極區域的第一汲極端子、連接到前述第一源極區域的第一源極端子、和連接到前述第一P型井區域的第一基極端子，且具有臨界值電壓為正值的增強型之第一N通道型MOS電晶體；和形成在第二P型井區域上，具有：第二閘極氧化膜、N型之第二閘極電極、連接到前述第二閘極電極的第二閘極端子、由N型低濃度區域及N型高濃度區域製成的第二源極區域及第二汲極區域、連接到前述第二汲極區域的第二汲極端子、連接到前述第二源極區域的第二源極端子、連接到前述第二P型井區域的第二基極端子、和N型通道雜質區域，且具有臨界值電壓為負值的空乏型之第二N通道型MOS電晶體所製成；前述第一閘極端子及前述第一汲極端子，是連接到前述第二源極端子，前述第一源極端子及前述第二基極端子，是連接到電路上之最低電位的接地電位，前述第二汲極端子，是連接到電路上之最大電位的電源電壓，前述第二閘極端子及前述第二基極端子，是連接 到前述接地電位，前述第二P型井區域的雜質濃度是相較於前述第一P型井區域的雜質濃度還濃。
- 一種半導體積體電路裝置，其特徵為：由：形成在第一P型井區域上，具有：第一閘極氧化膜、N型之第一閘極電極、連接到前述第一閘極電極的第一閘極端子、由N型低濃度區域及N型高濃度區域製成的第一源極區域及第一汲極區域、連接到前述第一汲極區域的第一汲極端子、連接到前述第一源極區域的第一源極端子、和連接到前述第一P型井區域的第一基極端子，且具有臨界值電壓為正值的增強型之第一N通道型MOS電晶體；和形成在第二P型井區域上，具有：第二閘極氧化膜、N型之第二閘極電極、連接到前述第二閘極電極的第二閘極端子、由N型低濃度區域及N型高濃度區域製成的第二源極區域及第二汲極區域、連接到前述第二汲極區域的第二汲極端子、連接到前述第二源極區域的第二源極端子、連接到前述第二P型井區域的第二基極端子、和N型通道雜質區域，且具有臨界值電壓為負值的空乏型之第二N通道型MOS電晶體所製成；前述第一閘極端子及前述第一汲極端子，是連接到前述第二源極端子及前述第二閘極端子，前述第一源極端子及前述第一基極端子，是連接到電路上之最低電位的接地電位， 前述第二汲極端子，是連接到電路上之最大電位的電源電壓，前述第二基極端子，是連接到前述接地電位，前述第一P型井區域的雜質濃度和前述第二P型井區域的雜質濃度相同，在前述N型的通道雜質區域之下，具有一部分相較於前述第一及第二P型井區域的雜質濃度還濃的P型雜質層。
- 一種半導體積體電路裝置，其特徵為：由：形成在第一P型井區域上，具有：第一閘極氧化膜、N型之第一閘極電極、連接到前述第一閘極電極的第一閘極端子、由N型低濃度區域及N型高濃度區域製成的第一源極區域及第一汲極區域、連接到前述第一汲極區域的第一汲極端子、和連接到前述第一源極區域的第一源極端子、連接到前述第一P型井區域的第一基極端子，且具有臨界值電壓為正值的增強型之第一N通道型MOS電晶體；和形成在第二P型井區域上，具有：第二閘極氧化膜、N型之第二閘極電極、連接到前述第二閘極電極的第二閘極端子、由N型低濃度區域及N型高濃度區域製成的第二源極區域及第二汲極區域、連接到前述第二汲極區域的第二汲極端子、連接到前述第二源極區域的第二源極端子、連接到前述第二P型井區域的第二基極端子、和N型通道雜質區域，且具有臨界值電壓為負值的空乏型之第二N通道型MOS電晶體所製成；前述第一閘極端子及前述第一汲極端子，是連接到前述第二源極端子， 前述第一源極端子及前述第二基極端子，是連接到電路上之最低電位的接地電位，前述第二汲極端子，是連接到電路上之最大電位的電源電壓，前述第二閘極端子及前述第二基極端子，是連接到前述接地電位，前述第一P型井區域的雜質濃度和前述第二P型井區域的雜質濃度相同，在前述N型的通道雜質區域之下，具有一部分相較於前述第一及第二P型井區域的雜質濃度還濃的P型雜質層。
- 一種半導體積體電路裝置，其特徵為：由：形成在第一P型井區域上，具有：第一閘極氧化膜、N型之第一閘極電極、連接到前述第一閘極電極的第一閘極端子、由N型低濃度區域及N型高濃度區域製成的第一源極區域及第一汲極區域、連接到前述第一汲極區域的第一汲極端子、連接到前述第一源極區域的第一源極端子、和連接到前述第一P型井區域的第一基極端子，且具有臨界值電壓為正值的增強型之第一N通道型MOS電晶體；和形成在第二P型井區域上，具有：第二閘極氧化膜、N型之第二閘極電極、連接到前述第二閘極電極的第二閘極端子、由N型低濃度區域及N型高濃度區域製成的第二源極區域及第二汲極區域、連接到前述第二汲極區域的第二汲極端子、連接到前述第二源極區域的第二源極端子、連接到前述第二P型井區域的第二基極端子、和N 型通道雜質區域，且具有臨界值電壓為負值的空乏型之第二N通道型MOS電晶體所製成；前述第一閘極端子及前述第一汲極端子，是連接到前述第二源極端子及前述第二閘極端子，前述第一源極端子及前述第一基極端子，是連接到電路上之最低電位的接地電位，前述第二汲極端子，是連接到電路上之最大電位的電源電壓，前述第二基極端子，是連接到前述接地電位，前述第二P型井區域的雜質濃度是相較於前述第一P型井區域的雜質濃度還濃，僅於前述N型通道雜質區域之正下方，局部具有較前述第二P型井區域之雜質濃度為濃之P型雜質層。
- 一種半導體積體電路裝置，其特徵為：由：形成在第一P型井區域上，具有：第一閘極氧化膜、N型之第一閘極電極、連接到前述第一閘極電極的第一閘極端子、由N型低濃度區域及N型高濃度區域製成的第一源極區域及第一汲極區域、連接到前述第一汲極區域的第一汲極端子、連接到前述第一源極區域的第一源極端子、和連接到前述第一P型井區域的第一基極端子，且具有臨界值電壓為正值的增強型之第一N通道型MOS電晶體；和形成在第二P型井區域上，具有：第二閘極氧化膜、N型之第二閘極電極、連接到前述第二閘極電極的第二閘極端子、由N型低濃度區域及N型高濃度區域製成的第 二源極區域及第二汲極區域、連接到前述第二汲極區域的第二汲極端子、連接到前述第二源極區域的第二源極端子、連接到前述第二P型井區域的第二基極端子、和N型通道雜質區域，且具有臨界值電壓為負值的空乏型之第二N通道型MOS電晶體所製成；前述第一閘極端子及前述第一汲極端子，是連接到前述第二源極端子，前述第一源極端子及前述第二基極端子，是連接到電路上之最低電位的接地電位，前述第二汲極端子，是連接到電路上之最大電位的電源電壓，前述第二閘極端子及前述第二基極端子，是連接到前述接地電位，前述第二P型井區域的雜質濃度是相較於前述第一P型井區域的雜質濃度還濃，僅於前述N型通道雜質區域之正下方，局部具有較前述第二P型井區域之雜質濃度為濃之P型雜質層。
- 如申請專利範圍第1項至第6項任一項所記載的半導體積體電路裝置，其中，由：前述第二源極區域及第二汲極區域為接近前述第二閘極電極的N型低濃度區域、和接近前述N型低濃度區域而配置的N型高濃度區域所製成，由前述第二源極區域內的前述N型低濃度區域的前述第二閘極電極端至前述N型高濃度區域的長度，是相較於由前述第二汲極區域內的前述N型低濃度區域的前述第二閘極電極端至前述N型高濃度區域的長度還長。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012-215034 | 2012-09-27 | ||
| JP2012215034A JP6095927B2 (ja) | 2012-09-27 | 2012-09-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201428939A TW201428939A (zh) | 2014-07-16 |
| TWI612639B true TWI612639B (zh) | 2018-01-21 |
Family
ID=50338030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102132190A TWI612639B (zh) | 2012-09-27 | 2013-09-06 | 半導體積體電路裝置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20140084378A1 (zh) |
| JP (1) | JP6095927B2 (zh) |
| KR (1) | KR102074124B1 (zh) |
| CN (1) | CN103699164B (zh) |
| TW (1) | TWI612639B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5842720B2 (ja) * | 2012-04-19 | 2016-01-13 | 株式会社ソシオネクスト | 出力回路 |
| US9153483B2 (en) * | 2013-10-30 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
| JP7009033B2 (ja) * | 2018-02-06 | 2022-01-25 | エイブリック株式会社 | 基準電圧発生装置 |
| US20220137658A1 (en) * | 2020-10-30 | 2022-05-05 | Ablic Inc. | Semiconductor device with reference voltage circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020113642A1 (en) * | 2000-10-30 | 2002-08-22 | Masuhide Ikeda | Reference voltage circuit |
| US6469347B1 (en) * | 1999-10-20 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Buried-channel semiconductor device, and manufacturing method thereof |
| US20090045870A1 (en) * | 2007-08-16 | 2009-02-19 | Takashi Imura | Reference voltage circuit |
| US20110079861A1 (en) * | 2009-09-30 | 2011-04-07 | Lucian Shifren | Advanced Transistors with Threshold Voltage Set Dopant Structures |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683973A (en) * | 1979-12-12 | 1981-07-08 | Fujitsu Ltd | Manufacture of mos type transistor |
| JPS57145372A (en) * | 1981-03-05 | 1982-09-08 | Toshiba Corp | Manufacture of semiconductor device |
| JPS58166758A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | 半導体装置の製造方法 |
| JPH0738447B2 (ja) * | 1989-02-02 | 1995-04-26 | 松下電器産業株式会社 | Ｍｏｓ型半導体装置 |
| JPH1012881A (ja) * | 1996-06-20 | 1998-01-16 | Ricoh Co Ltd | 半導体装置およびその製造方法およびｍｉｓデバイスおよびその製造方法 |
| JP3517343B2 (ja) * | 1998-01-05 | 2004-04-12 | セイコーインスツルメンツ株式会社 | 自己補正型定電流回路 |
| JP2000100968A (ja) * | 1998-09-17 | 2000-04-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2000332237A (ja) * | 1999-05-17 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002170886A (ja) * | 2000-09-19 | 2002-06-14 | Seiko Instruments Inc | 基準電圧用半導体装置とその製造方法 |
| JP2003152099A (ja) * | 2001-11-19 | 2003-05-23 | Fuji Electric Co Ltd | 半導体集積回路装置 |
| US7208383B1 (en) * | 2002-10-30 | 2007-04-24 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor component |
| US7041540B1 (en) * | 2005-02-01 | 2006-05-09 | Chunghwa Picture Tubes, Ltd. | Thin film transistor and method for fabricating the same |
| JP4859754B2 (ja) * | 2007-05-28 | 2012-01-25 | 株式会社リコー | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| JP5511166B2 (ja) * | 2008-09-10 | 2014-06-04 | セイコーインスツル株式会社 | 半導体装置 |
| JP5467849B2 (ja) * | 2008-12-22 | 2014-04-09 | セイコーインスツル株式会社 | 基準電圧回路及び半導体装置 |
| JP5202473B2 (ja) * | 2009-08-18 | 2013-06-05 | シャープ株式会社 | 半導体装置の製造方法 |
| US8324661B2 (en) * | 2009-12-23 | 2012-12-04 | Intel Corporation | Quantum well transistors with remote counter doping |
| JP2011210901A (ja) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | デプレッション型ｍｏｓトランジスタ |
-
2012
- 2012-09-27 JP JP2012215034A patent/JP6095927B2/ja not_active Expired - Fee Related
-
2013
- 2013-09-06 TW TW102132190A patent/TWI612639B/zh not_active IP Right Cessation
- 2013-09-23 US US14/033,842 patent/US20140084378A1/en not_active Abandoned
- 2013-09-25 CN CN201310446544.6A patent/CN103699164B/zh not_active Expired - Fee Related
- 2013-09-27 KR KR1020130115441A patent/KR102074124B1/ko not_active Expired - Fee Related
-
2016
- 2016-08-25 US US15/247,144 patent/US10014294B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469347B1 (en) * | 1999-10-20 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Buried-channel semiconductor device, and manufacturing method thereof |
| US20020113642A1 (en) * | 2000-10-30 | 2002-08-22 | Masuhide Ikeda | Reference voltage circuit |
| US20090045870A1 (en) * | 2007-08-16 | 2009-02-19 | Takashi Imura | Reference voltage circuit |
| US20110079861A1 (en) * | 2009-09-30 | 2011-04-07 | Lucian Shifren | Advanced Transistors with Threshold Voltage Set Dopant Structures |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102074124B1 (ko) | 2020-02-06 |
| CN103699164B (zh) | 2018-04-06 |
| KR20140041374A (ko) | 2014-04-04 |
| TW201428939A (zh) | 2014-07-16 |
| US10014294B2 (en) | 2018-07-03 |
| JP6095927B2 (ja) | 2017-03-15 |
| US20160372465A1 (en) | 2016-12-22 |
| CN103699164A (zh) | 2014-04-02 |
| JP2014072235A (ja) | 2014-04-21 |
| US20140084378A1 (en) | 2014-03-27 |
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