CN103985759A - 一种无耗尽注入的耗尽型pmos管结构 - Google Patents
一种无耗尽注入的耗尽型pmos管结构 Download PDFInfo
- Publication number
- CN103985759A CN103985759A CN201410218056.4A CN201410218056A CN103985759A CN 103985759 A CN103985759 A CN 103985759A CN 201410218056 A CN201410218056 A CN 201410218056A CN 103985759 A CN103985759 A CN 103985759A
- Authority
- CN
- China
- Prior art keywords
- depletion
- implantation
- type
- gate
- pmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002513 implantation Methods 0.000 title claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 230000008569 process Effects 0.000 abstract description 8
- 230000008859 change Effects 0.000 abstract description 6
- 238000000206 photolithography Methods 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 14
- 239000000243 solution Substances 0.000 description 7
- 230000005669 field effect Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
Landscapes
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种无耗尽注入的耗尽型PMOS管结构，将CMOS工艺中多晶硅栅极现有技术通行的使用N型杂质重掺杂的做法改为使用P型杂质掺杂，并且对P型掺杂浓度进行适当调整，改变多晶硅栅极和硅之间的功函数差得到一种低夹断电压的耗尽型PMOS管。本发明不需要增加耗尽层光刻和注入，只需要改变栅极多晶的掺杂类型，这样可以减少生产成本，提高产品竞争力。
Description
技术领域
本发明公开了一种无耗尽注入的耗尽型PMOS管结构，涉及半导体制造领域。
背景技术
CMOS（Complementary Metal Oxide Semiconductor），互补金属氧化物半导体，电压控制的一种放大器件，是组成CMOS数字集成电路的基本单元。目前在主流的混合信号CMOS工艺中，广泛使用了耗尽型的MOS管来做存储器、电流源等。
PMOS（positive channel Metal Oxide Semiconductor，positive MOS）是指n型衬底、p沟道，靠空穴的流动运送电流的MOS管。金属氧化物半导体场效应(MOS)晶体管可分为N沟道与P沟道两大类， P沟道硅MOS场效应晶体管在N型硅衬底上有两个P+区，分别叫做源极和漏极，两极之间不通导，源极上加有足够的正电压(栅极接地)时，栅极下的N型硅表面呈现P型反型层，成为连接源极和漏极的沟道。改变栅压可以改变沟道中的空穴密度，从而改变沟道的电阻。这种MOS场效应晶体管称为P沟道增强型场效应晶体管。如果N型硅衬底表面不加栅压就已存在P型反型层沟道，加上适当的偏压，可使沟道的电阻增大或减小。这样的MOS场效应晶体管称为P沟道耗尽型场效应晶体管。统称为PMOS晶体管。常规的耗尽型PMOS管典型结构示意图如图1所示。PMOS是在N型硅的衬底上，通过选择掺杂形成P型的掺杂区，作为PMOS的源漏区。两块源漏掺杂区之间的距离称为沟道长度，而垂直于沟道长度的有效源漏区尺寸称为沟道宽度。对于这种简单的结构，器件源漏是完全对称的，只有在应用中根据源漏电流的流向才能最后确认具体的源和漏。PMOS的工作原理与NMOS相类似。因为PMOS是N型硅衬底，其中的多数载流子是电子，少数载流子是空穴，源漏区的掺杂类型是P型，所以，PMOS的工作条件是在栅上相对于源极施加负电压，亦即在PMOS的栅上施加的是负电荷电子，而在衬底感应的是可运动的正电荷空穴和带固定正电荷的耗尽层，不考虑二氧化硅中存在的电荷的影响，衬底中感应的正电荷数量就等于PMOS栅上的负电荷的数量。当达到强反型时，在相对于源端为负的漏源电压的作用下，源端的正电荷空穴经过导通的P型沟道到达漏端，形成从源到漏的源漏电流。同样地，VGS越负(绝对值越大)，沟道的导通电阻越小，电流的数值越大。
上面介绍是增强型PMOS管的结构和工作原理，现有技术中必须在栅极和源极之间施加一定的负电压才能使PMOS管导通，流过电流。而耗尽型PMOS管，即使栅极和源极之间无电压时，耗尽型PMOS管也处于导通状态，流过一定的电流；当栅极和源极之间施加一定的负电压时，导通电阻会减小，电流会增加。为了制造耗尽型的MOS管，需要额外增加一次耗尽层光刻和注入，以形成零栅压下的永久导电沟道，这会带来生产成本的增加。
发明内容
本发明所要解决的技术问题是：针对现有技术中耗尽型PMOS管的结构缺陷，提供一种无耗尽注入的耗尽型PMOS管结构，将栅极多晶硅的掺杂由通行的N型掺杂的做法改为P型掺杂，不需要增加耗尽层光刻和注入，就可以制造出一低夹断电压的耗尽型PMOS管。
本发明为解决上述技术问题采用以下技术方案：
一种无耗尽注入的耗尽型PMOS管结构，在P衬底片的上表面设置一层N阱，N阱从PMOS管区域的硅片表面向下扩散，构成PMOS管的背栅，在PMOS管区域的硅片上间隔的设置有大有源区、小有源区和场区，所述大、小有源区的上表面设置有栅氧化物和复数个接触孔，所述场区的上表面设置有场氧化物构成大、小有源区之间的隔离，所述小有源区处设置有N+注入扩散区，所述N+注入扩散区与接触孔相连接，构成背栅的引出端，所述大有源区的两端分别设置有P+注入扩散区，两处P+注入扩散区分别与接触孔相连接，构成PMOS管的源极和漏极，在大有源区的两处P+注入扩散区之间设置有P型掺杂多晶硅栅，所述P型掺杂多晶硅栅延伸至场区，构成PMOS管的栅极。
作为本发明的进一步优选方案，所述P型掺杂多晶硅栅和N阱构成的PMOS管的背栅之间将产生功函数差，进而使得PMOS管的栅极下方与背栅表面之间形成一条P型导电沟道。
作为本发明的进一步优选方案，所述P型掺杂多晶硅的厚度为2500?。
作为本发明的进一步优选方案，所述场氧化物的厚度为3500~5000?。
作为本发明的进一步优选方案，所述栅氧化物的厚度为125?。
作为本发明的进一步优选方案，所述N阱从PMOS管区域的硅片表面向下扩散的深度为2~4um。
作为本发明的进一步优选方案，所述N+注入扩散区和P+注入扩散区与接触孔通之间通过金属布线形成欧姆接触。
本发明采用以上耗尽型PMOS管结构与现有技术中使用的耗尽管结构相比，具有以下技术效果：传统的CMOS工艺中，为制造耗尽型的MOS管，通行的做法是增加一次耗尽层光刻和注入，这会增加生产成本。在本发明的耗尽管结构中，不需要增加这次耗尽层光刻和注入，只需要改变栅极多晶的掺杂类型类型，就可以制造出一种低夹断电压的耗尽型PMOS管。这可以减少生产成本，提高产品竞争力。
附图说明
图1是常规的耗尽型PMOS管典型结构示意图；
图2是本发明公开的无耗尽注入的耗尽型PMOS管结构示意图；
其中，1.P衬底片，2.N阱，3.场氧化物，4.栅氧化层物，5.耗尽层扩散区也即导电沟道，6.N型重掺杂多晶硅栅，6-1.P型掺杂多晶硅栅，7.P+注入扩散区，8. N+注入扩散区，9.接触孔。
具体实施方式
下面结合附图对本发明的技术方案做进一步的详细说明：
本发明的创新点是在于将栅极多晶硅掺杂由通行的N型重掺杂的做法改为P型掺杂，并对P型掺杂浓度进行适当调整，由此带来多晶硅栅极和硅之间的功函数差就使多晶硅栅极下面的背栅表面形成一P型导电沟道，从而制造出一种低夹断电压的耗尽型PMOS管，同时这样的做法不需要增加额外的耗尽层光刻和注入。
本发明公开的不需要耗尽层光刻注入的耗尽型PMOS管结构示意图如图2所示，所述不耗尽注入的耗尽型PMOS管结构为：在P衬底片上表面的耗尽型PMOS管区域是一个N阱，N阱从硅片表面向下扩散2~4um深，构成耗尽型PMOS管的背栅。在耗尽型PMOS管区域的硅表面有两个有源区：一个小有源区有N+注入扩散区——通过接触孔和金属布线形成欧姆接触，做为背栅的引出端；另一个大的有源区，用来形成PMOS管。有源区之外就是场区，场区上面是3500~5000?（埃格斯特朗，长度单位，简称埃）厚的氧化物，做为有源区之间的隔离；有源区的硅表面是一层125?厚的氧化物，在大有源区的氧化物的上面中间局部区域有一条2500?的P型掺杂多晶硅并延伸到场区上，构成PMOS管的栅极。此有源区的余下区域、P型掺杂多晶硅的两侧为P+注入扩散区， P+扩散区通过接触孔和金属布线形成欧姆接触，构成PMOS器件的源、漏。
在实际制的作过程中，通过调整P型杂质的掺杂浓度，可以对耗尽型PMOS管的夹断电压进行微调。为了使P型杂质掺杂多晶硅栅极和硅之间的功函数差改变不影响常规MOS管的开启电压，本发明适用于本身已有高阻多晶硅阻挡工序的CMOS工艺，优点是无需增加成本。对于本身没有高阻多晶硅阻挡工艺的CMOS工艺，使用本发明可能需要额外增加高阻多晶硅阻挡工序，对减少生产成本不利。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。
Claims (7)
1.一种无耗尽注入的耗尽型PMOS管结构，在P衬底片的上表面设置一层N阱，N阱从PMOS管区域的硅片表面向下扩散，构成PMOS管的背栅，在PMOS管区域的硅片上间隔的设置有大有源区、小有源区和场区，所述大、小有源区的上表面设置有栅氧化物和复数个接触孔，所述场区的上表面设置有场氧化物构成大、小有源区之间的隔离，所述小有源区处设置有N+注入扩散区，所述N+注入扩散区与接触孔相连接，构成背栅的引出端，所述大有源区的两端分别设置有P+注入扩散区，两处P+注入扩散区分别与接触孔相连接，构成PMOS管的源极和漏极，其特征在于：在大有源区的两处P+注入扩散区之间设置有P型掺杂多晶硅栅，所述P型掺杂多晶硅栅延伸至场区，构成PMOS管的栅极。
2.如权利要求1所述的一种无耗尽注入的耗尽型PMOS管结构，其特征在于：所述P型掺杂多晶硅栅和N阱构成的PMOS管的背栅之间将产生功函数差，进而使得PMOS管的栅极下方的背栅表面上形成一条P型导电沟道。
3.如权利要求1所述的一种无耗尽注入的耗尽型PMOS管结构，其特征在于：所述P型掺杂多晶硅的厚度为2500?。
4.如权利要求1所述的一种无耗尽注入的耗尽型PMOS管结构，其特征在于：所述场氧化物的厚度为3500~5000?。
5.如权利要求1所述的一种无耗尽注入的耗尽型PMOS管结构，其特征在于：所述栅氧化物的厚度为125?。
6.如权利要求1所述的一种无耗尽注入的耗尽型PMOS管结构，其特征在于：所述N阱从PMOS管区域的硅片表面向下扩散的深度为2~4um。
7.如权利要求1所述的一种无耗尽注入的耗尽型PMOS管结构，其特征在于：所述N+注入扩散区和P+注入扩散区与接触孔通之间通过金属布线形成欧姆接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410218056.4A CN103985759A (zh) | 2014-05-22 | 2014-05-22 | 一种无耗尽注入的耗尽型pmos管结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410218056.4A CN103985759A (zh) | 2014-05-22 | 2014-05-22 | 一种无耗尽注入的耗尽型pmos管结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103985759A true CN103985759A (zh) | 2014-08-13 |
Family
ID=51277661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410218056.4A Pending CN103985759A (zh) | 2014-05-22 | 2014-05-22 | 一种无耗尽注入的耗尽型pmos管结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103985759A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807379A (zh) * | 2017-05-05 | 2018-11-13 | 立锜科技股份有限公司 | 具有可调整临界电压的高压空乏型mos元件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648288A (en) * | 1992-03-20 | 1997-07-15 | Siliconix Incorporated | Threshold adjustment in field effect semiconductor devices |
| CN1331495A (zh) * | 2000-07-04 | 2002-01-16 | 株式会社东芝 | 横向半导体器件 |
| CN102136425A (zh) * | 2010-01-22 | 2011-07-27 | 北大方正集团有限公司 | 一种p沟道耗尽型mos晶体管及其制备方法 |
-
2014
- 2014-05-22 CN CN201410218056.4A patent/CN103985759A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648288A (en) * | 1992-03-20 | 1997-07-15 | Siliconix Incorporated | Threshold adjustment in field effect semiconductor devices |
| CN1331495A (zh) * | 2000-07-04 | 2002-01-16 | 株式会社东芝 | 横向半导体器件 |
| CN102136425A (zh) * | 2010-01-22 | 2011-07-27 | 北大方正集团有限公司 | 一种p沟道耗尽型mos晶体管及其制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807379A (zh) * | 2017-05-05 | 2018-11-13 | 立锜科技股份有限公司 | 具有可调整临界电压的高压空乏型mos元件及其制造方法 |
| CN108807379B (zh) * | 2017-05-05 | 2021-08-27 | 立锜科技股份有限公司 | 具有可调整临界电压的高压耗尽型mos元件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11069805B2 (en) | Embedded JFETs for high voltage applications | |
| US11183591B2 (en) | Lateral double-diffused metal-oxide-semiconductor (LDMOS) fin field effect transistor with enhanced capabilities | |
| Solankia et al. | A Review paper: A Comprehensive study of Junctionless transistor | |
| CN107785367B (zh) | 集成有耗尽型结型场效应晶体管的器件及其制造方法 | |
| CN107731809A (zh) | 半导体器件结构中温度效应的补偿 | |
| JP2018101683A5 (zh) | ||
| CN107785411B (zh) | 集成有结型场效应晶体管的器件及其制造方法 | |
| US8288827B2 (en) | Field effect transistor with metal-semiconductor junction | |
| US7038260B1 (en) | Dual gate structure for a FET and method for fabricating same | |
| US20120200342A1 (en) | gate controlled pn field-effect transistor and the control method thereof | |
| CN104518008B (zh) | 一种结型场效应管 | |
| CN103985759A (zh) | 一种无耗尽注入的耗尽型pmos管结构 | |
| CN103956384A (zh) | 一种高压pmos晶体管及其制备方法 | |
| CN114784116A (zh) | 具有低夹断电压的半导体器件 | |
| JP7116275B2 (ja) | 堅牢なサブスレッショルド動作を備えるｍｏｓｆｅｔトランジスタ | |
| CN107093625B (zh) | 双扩散漏nmos器件及制造方法 | |
| US7736961B2 (en) | High voltage depletion FET employing a channel stopping implant | |
| CN103700711B (zh) | 一种结型场效应管结构 | |
| KR20130073776A (ko) | 횡형 디모스 트랜지스터 및 이의 제조방법 | |
| CN104662665A (zh) | 扩展的源漏mos晶体管及形成方法 | |
| WO2018040871A1 (zh) | 集成耗尽型结型场效应晶体管的器件 | |
| CN105990344B (zh) | 一种cmos集成电路 | |
| CN105336775B (zh) | 一种vdmos器件的元胞结构及其制作方法 | |
| CN105845720A (zh) | Jfet及其制造方法 | |
| JP2006351562A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140813 |