CN1331495A - 横向半导体器件 - Google Patents
横向半导体器件 Download PDFInfo
- Publication number
- CN1331495A CN1331495A CN01122132A CN01122132A CN1331495A CN 1331495 A CN1331495 A CN 1331495A CN 01122132 A CN01122132 A CN 01122132A CN 01122132 A CN01122132 A CN 01122132A CN 1331495 A CN1331495 A CN 1331495A
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- mentioned
- region
- type
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 140
- 239000000758 substrate Substances 0.000 claims description 42
- 238000000926 separation method Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 80
- 239000012535 impurity Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 230000006378 damage Effects 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
- H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
横向半导体层的底层由N－型岛区域,在N－型岛区域内形成的相互隔开的P型基极层和P型漏层,在P型基极层上形成的N+型源层,分别与P型基极层和N+型源层电连接的源极,与P型漏层电连接的漏极,在N－型岛区域上形成的栅氧化膜和场氧化膜,和至少在N－型岛区域上及在N－型岛区域与N+型源层之间的P型基极层上通过栅氧化膜形成的栅极构成。在栅极的端部区域下的N－型岛区域内形成电悬浮状态的P型扩散层。
Description
[技术领域]
本发明涉及以横向IGBT等为代表的横向半导体器件的抗破坏性的提高。
[背景技术]
图1是表示已有的横向IGBT的截面图。
如图1所示，在电介质分离衬底例如SOI衬底101上，分离出N-型岛区域102。在N-型岛区域102内，形成相互隔开的P型基极层103和N型缓冲层104。在P型基极层103内，形成N+型源层105，在该N+型源层105内，达到P型基极层103那样地形成P+型基极接触层106。源极(也可称为源极布线，此外，发射极，发射极布线)107，通过P+型基极接触层106，与P型基极层103电连接，同时与N+型源层105电连接。又，在N型缓冲层104内，形成P+型漏层108。漏极(也可称为漏极布线，此外，收集极，收集极布线)109，与P+型漏层108电连接。在P型基极层103中，N-型岛区域102和N+型源层105之间的部分是MOS晶体管的沟道。通过栅氧化膜111，从沟道上方到N-型岛区域102，形成栅极110。
这样的横向IGBT的动作概略地如下所述。
例如漏极109处于高电位，而源极107处于低电位。在这种状态中，使栅极110处于“高”电平时，沟道的导电类型发生反转，如箭头112所示，电子从N+型源区域105通过沟道注入N-型岛区域102。结果，N型缓冲层104和N-型岛区域102成为基极，P+型漏层108成为收集极，P型基极层103成为发射极的PNP型双极晶体管接通了。因此，横向IGBT成为“接通状态”。
又，使栅极110处于“低”电平时，沟道的导电类型返回到原来的类型，使电子向N-型岛区域102的注入停止，上述PNP型双极晶体管断开。因此，横向IGBT成为“断开状态”。
在N-型岛区域102的表面(主面)上，通过栅氧化膜111形成栅极110。在该栅极110的端部区域113，产生强电场。
进一步，在横向IGBT上，如箭头112所示，电子集中流到N-型岛区域102的表面(主面)部分。即，电子集中流到栅极110的下面。结果，电流集中到端部区域113的下面，在以端部区域113为中心的区域中容易引起破坏，妨碍了横向半导体器件的抗破坏性的提高。
[发明内容]
本发明因为鉴于上述问题，所以它的目的就是要提供可以使抗破坏性进一步提高的横向半导体器件。
为了达到上述目的，本发明的第1形态的半导体器件的特征是它具备有主面的第1导电类型的半导体基体，在上述半导体基体上，相互隔开地形成的第2导电类型的第1，第2半导体区域，在上述第1半导体区域上形成的第1导电类型的第3半导体区域，在上述半导体基体的主面上形成的，分别与上述第1，第3半导体区域电连接的第1主电极，在上述半导体基体的主面上形成的，与上述第2半导体区域电连接的第2主电极，在上述半导体基体的主面上形成的绝缘膜，至少在上述半导体基体上，和在上述半导体基体与上述第3半导体区域之间的上述第1半导体区域上，通过上述绝缘膜形成的栅极，和在上述栅极的端部区域下的上述半导体基体上形成的第2导电类型的第4半导体区域。
又，本发明的第2形态的半导体器件的特征是它具备有主面的第1导电类型的半导体基体，在上述半导体基体上形成的第2导电类型的第1半导体区域，在上述第1半导体区域上形成的第1导电类型的第2半导体区域，在上述半导体基体的主面上形成的，分别与上述第1，第2半导体区域电连接的第1主电极，在上述半导体基体的主面上形成的，与上述半导体基体电连接的第2主电极，在上述半导体基体的主面上形成的绝缘膜，至少在上述半导体基体上，和在上述半导体基体与上述第2半导体区域之间的上述第1半导体区域上，通过上述绝缘膜形成的栅极，和在上述栅极的端部区域下的上述半导体基体上形成的，第2导电类型的第3半导体区域。
即，在本发明中，在第1导电类型的半导体基体中，在与栅极的端部区域下方对应的部分上，形成第2导电类型的半导体区域。因此，能够缓和通过栅极下的半导体基体，在第1主电极和第2主电极之间流动的电流集中到栅极的端部区域下。由于这种能够缓和电流集中的结果，与已有的半导体器件比较，可以达到提高抗破坏性的目的。
我们将在下面的描述中提出本发明的附加的目的和优点，部分从描述中可以明显地看到，或通过实施本发明了解到。通过在下文中具体指出的器件和组合可以了解和实现本发明的目的和优点。
[附图说明]
现在，附图与本说明书结合并构成本说明书的一部分，说明了本发明的优选实施例，这些图与上面给出的一般的描述和下面给出的对优选实施例的详细描述一起用于说明本发明的原理。
图1是表示已有的电介质分离横向耐高压的IGBT的截面图。
图2是表示与本发明的第1实施形态有关的电介质分离横向耐高压的IGBT的截面图。
图4A，图4B，图4C，图4D，图4E，图4F，图4G，图4H，图4I分别是表示与本发明的第1实施形态有关的电介质分离横向耐高压的IGBT的一个制造工序的截面图。
图5是表示与本发明的第2实施形态有关的电介质分离横向耐高压的IGBT的截面图。
图6是表示与本发明的第3实施形态有关的电介质分离横向耐高压的MOSFET的截面图。
[具体实施方式]
下面，我们参照附图说明本发明的实施形态。在进行说明时，在所有的图中，在相同的部分上加上相同的参照标号。
(第1实施形态)
图2是表示与本发明的第1实施形态有关的电介质分离横向耐高压的绝缘栅型双极晶体管的截面图。
如图2所示，横向IGBT是在电介质分离衬底，例如SOI衬底1上分离出来的N-型岛区域2内形成的。横向IGBT是通过重复形成图2中的点划线框表示的基本构造(以下称单位单元)构成的。图2中的点划线框内(一个单位单元)的放大图如图3所示。下面，我们着眼于一个单位单元，说明本发明的几个实施形态。
如图3所示，在形成半导体元件的半导体基体，即N-型岛区域2内，形成相互隔开的P型基极层3和N型缓冲层4。在P型基极层3内，形成N+型源层5，在该N+型源层5内，达到P型基极层3那样地形成P+型基极接触层6。源极(也可称为源极布线，此外，在IGBT中，也可称为发射极，发射极布线)7，通过P+型基极接触层6，与P型基极层3电连接，同时与N+型源层5电连接。又，在N型缓冲层4内，形成P+型漏层8。漏极(也可称为漏极布线，此外，在IGBT中，也可称为收集极，收集极布线)9，与P+型漏层8电连接。在P型基极层3中，N-型岛区域2和N+型源层5之间的部分是MOS晶体管的沟道。通过栅氧化膜11，从沟道上方到N-型岛区域2，形成栅极10。
进一步，在与本第1实施形态有关的横向IGBT中，在栅极10的漏侧端部区域13下面，例如它下面的N-型岛区域2内，形成P型扩散层14。该P型扩散层14例如是在电悬浮的状态中形成的。
下面，我们说明其动作的一个例子。
例如漏极9处于高电位，而源极7处于低电位。在这种状态中，使栅极10处于“高”电平时，沟道的导电类型发生反转，如箭头12所示，电子从N+型源区域5通过沟道注入N-型岛区域2。结果，N型缓冲层4和N-型岛区域2成为基极，P+型漏层8成为收集极，P型基极层3成为发射极的PNP型双极晶体管接通了。因此，横向IGBT成为“接通状态”。
又，使栅极10处于“低”电平时，沟道的导电类型返回到原来的类型，使电子向N-型岛区域2的注入停止，上述PNP型双极晶体管断开。因此，横向IGBT成为“断开状态”。
下面，我们说明其制造方法的一个例子。
图4A～图4I是表示在每个主要的制造工序中与第1实施形态有关的横向IGBT的截面图。
首先，如图4A所示，在N-型岛区域2上形成有与N型缓冲层形成区域相对的窗32的光刻胶膜31。其次，通过窗32，通过离子注入在N-型岛区域2中注入N型杂质。
下面，如图4B所示，在除去光刻胶膜31后，对SOI衬底1进行热处理，使注入的N型杂质扩散，形成N型缓冲层4。其次，在N-型岛区域2上形成有与P型基极层形成区域相对的窗34的光刻胶膜33。然后，通过窗34，通过离子注入在N-型岛区域2中注入P型杂质。
下面，如图4C所示，在除去光刻胶膜33后，对SOI衬底1进行热处理，使注入的P型杂质扩散，形成P型基极层3。其次，例如用LOCOS法，在N-型岛区域2上形成场氧化膜35。
下面，如图4D所示，在形成了场氧化膜35的N-型岛区域2上，形成有与P型扩散层形成区域相对的窗37的光刻胶膜36。其次，通过窗37，通过离子注入在N-型岛区域2中注入P型杂质。
下面，如图4E所示，在除去光刻胶膜36后，对SOI衬底1进行热处理，使注入的P型杂质扩散，形成P型基极层14。其次，对SOI衬底进行热氧化，形成栅极氧化膜11。然后，在形成了栅极氧化膜11和场氧化膜35的N-型岛区域2上，堆积导电性硅，形成导电性多晶硅膜。然后，使导电性多晶硅膜形成图案，形成栅极10。这时，在栅极10上使它的漏侧的端部区域13位于上述P型扩散层14的上方那样地形成图案。
下面，如图4F所示，在N-型岛区域2上，形成有与P+型漏层形成区域相对的窗39的光刻胶膜38。其次，通过窗39，通过离子注入在N型缓冲层4中注入P型杂质。
下面，如图4G所示，在除去光刻胶膜38后，对SOI衬底1进行热处理，使注入的P型杂质扩散，形成P+型漏层8。其次，在N-型岛区域2上，形成有与P+型接触层形成区域相对的窗41的光刻胶膜40。其次，通过窗41，通过离子注入在P型基极层3中注入P型杂质。
下面，如图4H所示，在除去光刻胶膜40后，对SOI衬底1进行热处理，使注入的P型杂质扩散，形成P+型接触层6。其次，在N-型岛区域2上，形成有与N+型源层形成区域相对的窗43的光刻胶膜42。然后，通过窗43，通过离子注入在P型基极层3和P+型接触层6中注入N型杂质。
下面，如图4I所示，在除去光刻胶膜42后，对SOI衬底1进行热处理，使注入的N型杂质扩散，形成N+型源层5。其次，在N-型岛区域2上，堆积例如二氧化硅，形成层间绝缘膜44。然后，用光刻法，在层间绝缘膜44上，分别形成达到N+型源层5和P+型接触层6的源接触孔45，达到P+型漏层8的漏接触孔46，和达到栅极10的栅接触孔(图中未画出)。
最后，如图3所示，在图4I所示的构造上，例如溅射Al，形成Al膜。然后，使Al膜形成图案，分别形成源极(或源极布线)7，漏极(或漏极布线)9，和图中未画出的栅极布线。
如上所述，我们完成了与第1实施形态有关的横向IGBT。
如果根据这样的横向IGBT，则它具有在栅极10的漏侧端部区域13下面的N-型岛区域2内形成的电悬浮的P型扩散层14。由于有该P型扩散层14，集中流到N-型岛区域102的表面(主面)部分的电子，如箭头12所示，沿着P型扩散层14和N-型岛区域2之间的PN结分散流动。该结果能够缓和电流集中到以前使电流容易集中的端部区域13的下面，抑制在以端部区域13为中心的破坏。因此，在横向IGBT中，能够实现进一步提高它的抗破坏性的目的。
(第2实施形态)
图5是表示与本发明的第2实施形态有关的电介质分离横向耐高压的IGBT的截面图。
如图5所示，第2实施形态与第1实施形态不同的地方是漏侧端部区域13不是在栅氧化膜11上而是在场氧化膜35上形成的。
这样，在场氧化膜35上形成漏侧端部区域13的情形中，通过在漏侧端部区域13下面的N-型岛区域2内，形成P型扩散层14，能够缓和电流在漏侧端部区域13下面的集中，抑制在以端部区域13为中心的破坏。因此，与第1实施形态相同，在横向IGBT中，能够实现进一步提高它的抗破坏性的目的。
(第3实施形态)
图6是表示与本发明的第3实施形态有关的电介质分离横向耐高压的IGBT的截面图。
如图6所示，第3实施形态与第1实施形态不同的地方是在N型缓冲层4内，代替P+型漏层8，形成N+型漏层15。即，成为横向MOSFET(横向双重扩散MOSFET)而不是横向IGBT。
下面，我们说明其动作的一个例子。
例如漏极9处于高电位，而源极7处于低电位。在这种状态中，使栅极10处于“高”电平，沟道的导电类型发生反转，N+型源层5和N-型岛区域2电连接。结果，电子从N+型源层5流向N-型岛区域2，将N-型岛区域2，N型缓冲层4和N+型漏层15分别作为漏极，将P型基极层3作为背栅极，将N+型源层5作为源极，使MOSFET接通，横向MOSFET成为“接通状态”。
又，使栅极10处于“低”电平时，沟道的导电类型返回到原来的类型，使N+型源层5和N-型岛区域2在电气上分离，使上述MOSFET断开，横向MOSFET成为“断开状态”。
本发明不仅适用于横向IGBT，而且也适用于横向MOSFET。即，如果在横向半导体器件中，电流不是在形成元件的半导体基体的纵深方向，而是沿着它的平面方向，例如N-型岛区域2的表面(主面)流动，则本发明就能够不损失效果地适用于该横向半导体器件。
以上，我们说明了本发明的第1～第3实施形态，但是本发明不限于这些实施形态，在实施本发明时，能够在不脱离本发明要旨的范围内作出种种的变化。
例如我们设置N型缓冲层4，是为了达到让该N型缓冲层4，例如抑制在N-型岛区域2上产生的耗尽层的延伸，提高源～漏之间的抗破坏性的目的。所以，可以在需要时设置，当不需要设置N型缓冲层4时，可以省略它。
又，设置P+型基极接触层6，是为了使由Al构成的源极7与由硅构成的P型基极层3实现欧姆接触。因此，与N型缓冲层4相同，可以在需要时设置P+型基极接触层6，当不需要设置时，可以省略它。
又，在上述实施形态中，我们说明了在漏极9处于高电位，而源极7处于低电位的状态中的工作，但是需要时，也可以使它在漏极9处于低电位，而源极7处于高电位的状态中进行工作。
又，上述各实施形态不仅可以分别单独地实施，也可以将它们组合起来实施，这是不言而喻的。
进一步，在上述实施形态中，包含了各种阶段的发明，通过适当地组合在各个实施形态中揭示的多个构成要件，也能够取出各种阶段的发明。
对于熟练的技术人员来说能够容易地了解本发明的附加的优点和改进。所以，在更宽的方面，本发明不限于这里表示出来和描述的具体的细节和代表性的实施形态。因此，在没有偏离由本发明所附的权利要求书和它们的等效物定义的普遍的发明概念的精神或范围的情况下可以对本发明作出许多不同的改变。
Claims (20)
1.半导体器件，它包含：
有主面的第1导电类型的半导体基体，
在上述半导体基体上，相互隔开地形成的第2导电类型的第1，第2半导体区域，
在上述第1半导体区域上形成的第1导电类型的第3半导体区域，
在上述半导体基体的主面上形成的，分别与上述第1，第3半导体区域电连接的第1主电极，
在上述半导体基体的主面上形成的，与上述第2半导体区域电连接的第2主电极，
在上述半导体基体的主面上形成的绝缘膜，
至少在上述半导体基体上，和在上述半导体基体与上述第3半导体区域之间的上述第1半导体区域上，通过上述绝缘膜形成的栅极，和
在上述栅极的端部区域下的上述半导体基体上形成的第2导电类型的第4半导体区域。
2.根据权利要求1的半导体器件，其中
上述绝缘膜有栅绝缘膜部分，和比该栅绝缘膜部分厚的场绝缘膜部分，上述栅极的端部区域配置在上述栅绝缘膜部分上。
3.根据权利要求1的半导体器件，其中
上述绝缘膜有栅绝缘膜部分，和比该栅绝缘膜部分厚的场绝缘膜部分，上述栅极的端部区域配置在上述场绝缘膜部分上。
4.根据权利要求1的半导体器件，其中
上述半导体基体是在电介质分离衬底中形成的岛区域。
5.根据权利要求2的半导体器件，其中
上述半导体基体是在电介质分离衬底中形成的岛区域。
6.根据权利要求3的半导体器件，其中
上述半导体基体是在电介质分离衬底中形成的岛区域。
7.根据权利要求1的半导体器件，其中
上述横向半导体器件是将上述半导体基体作为基极，上述第1半导体区域作为发射极，上述第2半导体区域作为收集极的横向绝缘栅型双极晶体管。
8.根据权利要求2的半导体器件，其中
上述横向半导体器件是将上述半导体基体作为基极，上述第1半导体区域作为发射极，上述第2半导体区域作为收集极的横向绝缘栅型双极晶体管。
9.根据权利要求3的半导体器件，其中
上述横向半导体器件是将上述半导体基体作为基极，上述第1半导体区域作为发射极，上述第2半导体区域作为收集极的横向绝缘栅型双极晶体管。
10.根据权利要求4的半导体器件，其中
上述横向半导体器件是将上述半导体基体作为基极，上述第1半导体区域作为发射极，上述第2半导体区域作为收集极的横向绝缘栅型双极晶体管。
11.半导体器件，它包含：
有主面的第1导电类型的半导体基体，
在上述半导体基体上形成的第2导电类型的第1半导体区域，
在上述第1半导体区域上形成的第1导电类型的第2半导体区域，
在上述半导体基体的主面上形成的，分别与上述第1，第2半导体区域电连接的第1主电极，
在上述半导体基体的主面上形成的，与上述半导体基体电连接的第2主电极，
在上述半导体基体的主面上形成的绝缘膜，
至少在上述半导体基体上，和在上述半导体基体与上述第2半导体区域之间的上述第1半导体区域上，通过上述绝缘膜形成的栅极，和
在上述栅极的端部区域下的上述半导体基体上形成的第2导电类型的第3半导体区域。
12.根据权利要求11的半导体器件，其中
上述绝缘膜有栅绝缘膜部分，和比该栅绝缘膜部分厚的场绝缘膜部分，上述栅极的端部区域配置在上述栅绝缘膜部分上。
13.根据权利要求11的半导体器件，其中
上述绝缘膜有栅绝缘膜部分，和比该栅绝缘膜部分厚的场绝缘膜部分，上述栅极的端部区域配置在上述场绝缘膜部分上。
14.根据权利要求11的半导体器件，其中
上述半导体基体是在电介质分离衬底中形成的岛区域。
15.根据权利要求12的半导体器件，其中
上述半导体基体是在电介质分离衬底中形成的岛区域。
16.根据权利要求13的半导体器件，其中
上述半导体基体是在电介质分离衬底中形成的岛区域。
17.根据权利要求11的半导体器件，其中
上述横向半导体器件是将上述半导体基体作为漏极，上述第1半导体区域作为背栅极，上述第2半导体区域作为源极的横向MOSFET。
18.根据权利要求12的半导体器件，其中
上述横向半导体器件是将上述半导体基体作为漏极，上述第1半导体区域作为背栅极，上述第2半导体区域作为源极的横向MOSFET。
19.根据权利要求13的半导体器件，其中
上述横向半导体器件是将上述半导体基体作为漏极，上述第1半导体区域作为背栅极，上述第2半导体区域作为源极的横向MOSFET。
20.根据权利要求14的半导体器件，其中
上述横向半导体器件是将上述半导体基体作为漏极，上述第1半导体区域作为背栅极，上述第2半导体区域作为源极的横向MOSFET。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000202341A JP2002026328A (ja) | 2000-07-04 | 2000-07-04 | 横型半導体装置 |
| JP202341/2000 | 2000-07-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1331495A true CN1331495A (zh) | 2002-01-16 |
| CN1240136C CN1240136C (zh) | 2006-02-01 |
Family
ID=18699875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011221321A Expired - Fee Related CN1240136C (zh) | 2000-07-04 | 2001-07-04 | 横向半导体器件 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6713794B2 (zh) |
| JP (1) | JP2002026328A (zh) |
| KR (1) | KR100423249B1 (zh) |
| CN (1) | CN1240136C (zh) |
| TW (1) | TW502439B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103531619A (zh) * | 2012-07-06 | 2014-01-22 | 台湾积体电路制造股份有限公司 | 具有低寄生bjt增益和稳定阈值电压的横向绝缘栅极双极型晶体管结构 |
| CN103681861A (zh) * | 2012-08-31 | 2014-03-26 | 新唐科技股份有限公司 | 半导体元件及其制造方法 |
| CN103985759A (zh) * | 2014-05-22 | 2014-08-13 | 无锡市晶源微电子有限公司 | 一种无耗尽注入的耗尽型pmos管结构 |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7628730B1 (en) * | 1999-07-08 | 2009-12-08 | Icon Ip, Inc. | Methods and systems for controlling an exercise apparatus using a USB compatible portable remote device |
| US6888177B1 (en) * | 2002-09-24 | 2005-05-03 | T-Ram, Inc. | Increased base-emitter capacitance |
| US7329566B2 (en) | 2005-05-31 | 2008-02-12 | Freescale Semiconductor, Inc. | Semiconductor device and method of manufacture |
| US7180158B2 (en) * | 2005-06-02 | 2007-02-20 | Freescale Semiconductor, Inc. | Semiconductor device and method of manufacture |
| US7244989B2 (en) * | 2005-06-02 | 2007-07-17 | Freescale Semiconductor, Inc. | Semiconductor device and method of manufacture |
| JP4979212B2 (ja) * | 2005-08-31 | 2012-07-18 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| JP2007242923A (ja) * | 2006-03-09 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 半導体集積回路の静電気保護素子 |
| JP2007273920A (ja) * | 2006-03-31 | 2007-10-18 | Eudyna Devices Inc | 半導体装置およびその製造方法 |
| JP5272410B2 (ja) * | 2008-01-11 | 2013-08-28 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP2010010408A (ja) * | 2008-06-27 | 2010-01-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| KR101578931B1 (ko) * | 2008-12-05 | 2015-12-21 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
| JP5124533B2 (ja) * | 2009-06-30 | 2013-01-23 | 株式会社日立製作所 | 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置 |
| DE102011076610A1 (de) * | 2010-06-04 | 2011-12-08 | Denso Corporation | Stromsensor, inverterschaltung und diese aufweisende halbleitervorrichtung |
| US8643101B2 (en) | 2011-04-20 | 2014-02-04 | United Microelectronics Corp. | High voltage metal oxide semiconductor device having a multi-segment isolation structure |
| US8581338B2 (en) | 2011-05-12 | 2013-11-12 | United Microelectronics Corp. | Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof |
| US8501603B2 (en) | 2011-06-15 | 2013-08-06 | United Microelectronics Corp. | Method for fabricating high voltage transistor |
| US8592905B2 (en) | 2011-06-26 | 2013-11-26 | United Microelectronics Corp. | High-voltage semiconductor device |
| US20130043513A1 (en) | 2011-08-19 | 2013-02-21 | United Microelectronics Corporation | Shallow trench isolation structure and fabricating method thereof |
| US8729599B2 (en) | 2011-08-22 | 2014-05-20 | United Microelectronics Corp. | Semiconductor device |
| US8921937B2 (en) | 2011-08-24 | 2014-12-30 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device and method of fabricating the same |
| US8742498B2 (en) | 2011-11-03 | 2014-06-03 | United Microelectronics Corp. | High voltage semiconductor device and fabricating method thereof |
| US8482063B2 (en) | 2011-11-18 | 2013-07-09 | United Microelectronics Corporation | High voltage semiconductor device |
| US8587058B2 (en) | 2012-01-02 | 2013-11-19 | United Microelectronics Corp. | Lateral diffused metal-oxide-semiconductor device |
| US8492835B1 (en) | 2012-01-20 | 2013-07-23 | United Microelectronics Corporation | High voltage MOSFET device |
| US9093296B2 (en) | 2012-02-09 | 2015-07-28 | United Microelectronics Corp. | LDMOS transistor having trench structures extending to a buried layer |
| TWI523196B (zh) | 2012-02-24 | 2016-02-21 | 聯華電子股份有限公司 | 高壓金氧半導體電晶體元件及其佈局圖案 |
| US8890144B2 (en) | 2012-03-08 | 2014-11-18 | United Microelectronics Corp. | High voltage semiconductor device |
| US9236471B2 (en) | 2012-04-24 | 2016-01-12 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| US9159791B2 (en) | 2012-06-06 | 2015-10-13 | United Microelectronics Corp. | Semiconductor device comprising a conductive region |
| US8836067B2 (en) | 2012-06-18 | 2014-09-16 | United Microelectronics Corp. | Transistor device and manufacturing method thereof |
| US8674441B2 (en) | 2012-07-09 | 2014-03-18 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US8643104B1 (en) | 2012-08-14 | 2014-02-04 | United Microelectronics Corp. | Lateral diffusion metal oxide semiconductor transistor structure |
| US8729631B2 (en) | 2012-08-28 | 2014-05-20 | United Microelectronics Corp. | MOS transistor |
| US8829611B2 (en) | 2012-09-28 | 2014-09-09 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US9196717B2 (en) | 2012-09-28 | 2015-11-24 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US8704304B1 (en) | 2012-10-05 | 2014-04-22 | United Microelectronics Corp. | Semiconductor structure |
| US20140110777A1 (en) | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
| US9224857B2 (en) | 2012-11-12 | 2015-12-29 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| US9035425B2 (en) | 2013-05-02 | 2015-05-19 | United Microelectronics Corp. | Semiconductor integrated circuit |
| US8896057B1 (en) | 2013-05-14 | 2014-11-25 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| US8786362B1 (en) | 2013-06-04 | 2014-07-22 | United Microelectronics Corporation | Schottky diode having current leakage protection structure and current leakage protecting method of the same |
| US8941175B2 (en) | 2013-06-17 | 2015-01-27 | United Microelectronics Corp. | Power array with staggered arrangement for improving on-resistance and safe operating area |
| US9136375B2 (en) | 2013-11-21 | 2015-09-15 | United Microelectronics Corp. | Semiconductor structure |
| US9570437B2 (en) * | 2014-01-09 | 2017-02-14 | Nxp B.V. | Semiconductor die, integrated circuits and driver circuits, and methods of maufacturing the same |
| US9490360B2 (en) | 2014-02-19 | 2016-11-08 | United Microelectronics Corp. | Semiconductor device and operating method thereof |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753944A (en) * | 1980-09-17 | 1982-03-31 | Hitachi Ltd | Semiconductor integrated circuit |
| JPH02177454A (ja) * | 1988-12-28 | 1990-07-10 | Toshiba Corp | 誘電体分離基板、誘電体分離型半導体装置およびその製造方法 |
| JPH05235347A (ja) * | 1992-02-25 | 1993-09-10 | Matsushita Electron Corp | 半導体装置 |
| JPH05275703A (ja) * | 1992-02-25 | 1993-10-22 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JP3161091B2 (ja) * | 1992-10-30 | 2001-04-25 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3076468B2 (ja) * | 1993-01-26 | 2000-08-14 | 松下電子工業株式会社 | 半導体装置 |
| JPH06232351A (ja) * | 1993-01-30 | 1994-08-19 | Sony Corp | ＢｉＣＭＯＳ型半導体装置及びその製造方法 |
| JPH0766398A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | 高耐圧半導体装置 |
| JP3307489B2 (ja) * | 1993-12-09 | 2002-07-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3218267B2 (ja) * | 1994-04-11 | 2001-10-15 | 新電元工業株式会社 | 半導体装置 |
| JPH0818041A (ja) * | 1994-06-29 | 1996-01-19 | Rohm Co Ltd | 高耐圧半導体装置およびその製造方法 |
| JPH0823091A (ja) * | 1994-07-06 | 1996-01-23 | Nec Kansai Ltd | 電界効果トランジスタ及びその製造方法 |
| JPH08139319A (ja) * | 1994-11-11 | 1996-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH11266018A (ja) * | 1998-03-16 | 1999-09-28 | Toshiba Corp | 半導体装置 |
| US5861657A (en) * | 1996-01-18 | 1999-01-19 | International Rectifier Corporation | Graded concentration epitaxial substrate for semiconductor device having resurf diffusion |
| US5981983A (en) * | 1996-09-18 | 1999-11-09 | Kabushiki Kaisha Toshiba | High voltage semiconductor device |
| US5869850A (en) | 1996-12-13 | 1999-02-09 | Kabushiki Kaishia Toshiba | Lateral insulated gate bipolar transistor |
| JP3899683B2 (ja) * | 1998-06-12 | 2007-03-28 | 株式会社デンソー | 横型ｍｏｓトランジスタ |
| KR100281908B1 (ko) * | 1998-11-20 | 2001-02-15 | 김덕중 | 반도체소자 및 그 제조방법 |
| JP3707942B2 (ja) * | 1998-12-17 | 2005-10-19 | 三菱電機株式会社 | 半導体装置とそれを用いた半導体回路 |
| US6265752B1 (en) * | 1999-05-25 | 2001-07-24 | Taiwan Semiconductor Manufacturing, Co., Inc. | Method of forming a HVNMOS with an N+ buried layer combined with N well and a structure of the same |
-
2000
- 2000-07-04 JP JP2000202341A patent/JP2002026328A/ja active Pending
-
2001
- 2001-06-20 TW TW090114996A patent/TW502439B/zh not_active IP Right Cessation
- 2001-06-28 KR KR10-2001-0037537A patent/KR100423249B1/ko not_active IP Right Cessation
- 2001-07-03 US US09/897,058 patent/US6713794B2/en not_active Expired - Fee Related
- 2001-07-04 CN CNB011221321A patent/CN1240136C/zh not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103531619A (zh) * | 2012-07-06 | 2014-01-22 | 台湾积体电路制造股份有限公司 | 具有低寄生bjt增益和稳定阈值电压的横向绝缘栅极双极型晶体管结构 |
| US9853121B2 (en) | 2012-07-06 | 2017-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a lateral insulated gate bipolar transistor |
| CN103681861A (zh) * | 2012-08-31 | 2014-03-26 | 新唐科技股份有限公司 | 半导体元件及其制造方法 |
| CN103681861B (zh) * | 2012-08-31 | 2016-08-17 | 新唐科技股份有限公司 | 半导体元件及其制造方法 |
| CN103985759A (zh) * | 2014-05-22 | 2014-08-13 | 无锡市晶源微电子有限公司 | 一种无耗尽注入的耗尽型pmos管结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100423249B1 (ko) | 2004-03-18 |
| US6713794B2 (en) | 2004-03-30 |
| KR20020004836A (ko) | 2002-01-16 |
| CN1240136C (zh) | 2006-02-01 |
| US20020005559A1 (en) | 2002-01-17 |
| TW502439B (en) | 2002-09-11 |
| JP2002026328A (ja) | 2002-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1240136C (zh) | 横向半导体器件 | |
| CN1215570C (zh) | Mos晶体管组件 | |
| CN1079996C (zh) | 高压金属氧化物硅场效应晶体管结构 | |
| CN1695255A (zh) | 半导体部件及其制造方法 | |
| CN1227744C (zh) | 双极金属氧化物半导体场效应晶体管器件 | |
| US6936893B2 (en) | Power semiconductor device | |
| US6501129B2 (en) | Semiconductor device | |
| CN1311560C (zh) | 横向低侧高压器件及高侧高压器件 | |
| CN1468449A (zh) | 内含沟道型肖特基整流器的沟道型dmos晶体管 | |
| CN1841743A (zh) | 双向晶体管及其方法 | |
| CN1641886A (zh) | 具有一分开井结构的隔离的高电压ldmos晶体管 | |
| CN1941416A (zh) | Ldmos器件及其制造方法 | |
| JPH04146674A (ja) | 半導体装置及びその製造方法 | |
| CN1879222A (zh) | 沟槽栅极场效应器件 | |
| CN1422442A (zh) | 具有改进的导通状态特性的高压薄膜晶体管及其制造方法 | |
| CN101320710A (zh) | 横向dmos装置结构及其制造方法 | |
| CN1828898A (zh) | 半导体装置 | |
| CN1589499A (zh) | 具有多晶硅源极接触结构的沟槽mosfet器件 | |
| CN1324716C (zh) | 半导体元件 | |
| JPH0864811A (ja) | 電力装置集積化構造体 | |
| CN1075668C (zh) | 绝缘栅双极晶体管 | |
| CN1328345A (zh) | 半导体器件 | |
| CN1366349A (zh) | 半导体装置及其制造方法 | |
| JP4852188B2 (ja) | 半導体装置 | |
| CN1799144A (zh) | 半导体器件的端子结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060201 Termination date: 20110704 |