JPH0823091A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH0823091A JPH0823091A JP15402594A JP15402594A JPH0823091A JP H0823091 A JPH0823091 A JP H0823091A JP 15402594 A JP15402594 A JP 15402594A JP 15402594 A JP15402594 A JP 15402594A JP H0823091 A JPH0823091 A JP H0823091A
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Abstract
(57)【要約】
【目的】 導通抵抗を低下し、且つ、スイッチング速度
を早くした横型のＭＯＳ型電界効果トランジスタ及びそ
の製造方法を提供する。 【構成】 電界効果トランジスタは、一導電型半導体基
板23上に設けた他導電型延長ドレイン領域24と、延長ド
レイン領域24に隣接し、且つ、基板23と接続するように
設けた一導電型チャンネル形成領域25と、チャンネル形
成領域25内に設けた高濃度他導電型ソース領域26と、チ
ャンネル形成領域25の基板23表面にゲート酸化膜29を介
して設けたゲート電極28と、延長ドレイン領域24内に基
板23と接続するように設けた一導電型電界緩和層27と、
延長ドレイン領域24内にソース領域26と対向して設けた
高濃度一導電型コレクタ領域24aとを具備し、又、その
製造方法は、基板23内に所定の導電型の各不純物を順
次、選択拡散して各領域を形成する。
を早くした横型のＭＯＳ型電界効果トランジスタ及びそ
の製造方法を提供する。 【構成】 電界効果トランジスタは、一導電型半導体基
板23上に設けた他導電型延長ドレイン領域24と、延長ド
レイン領域24に隣接し、且つ、基板23と接続するように
設けた一導電型チャンネル形成領域25と、チャンネル形
成領域25内に設けた高濃度他導電型ソース領域26と、チ
ャンネル形成領域25の基板23表面にゲート酸化膜29を介
して設けたゲート電極28と、延長ドレイン領域24内に基
板23と接続するように設けた一導電型電界緩和層27と、
延長ドレイン領域24内にソース領域26と対向して設けた
高濃度一導電型コレクタ領域24aとを具備し、又、その
製造方法は、基板23内に所定の導電型の各不純物を順
次、選択拡散して各領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ及
びその製造方法に関し、詳しくは高耐圧の横型のＭＯＳ
型トランジスタ及びその製造方法に関するものである。
びその製造方法に関し、詳しくは高耐圧の横型のＭＯＳ
型トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】電界効果トランジスタの一例を図２及び
図３（ａ）（ｂ）を参照して以下に示す。上記電界効果
トランジスタ（Qa）はＮチャンネルの横型で、図２おい
て（１）はＰ型半導体基板、（２）は半導体基板（１）
に低濃度のＮ-型不純物を選択 拡散して設けた延長ドレ
イン領域、（2a）は延長ドレイン領域（２）内にＮ+型
不純物を選択拡散して設けたドレイン領域、（３）は延
長ドレイン領域（２）内に基板（１）に接続するように
Ｐ型不純物を選択拡散して設けたチャンネル形成領域、
（４）はチャンネル形成領域（３）内にＮ+型不純物を
選択拡散して設けたソース領域、（５）はチャンネル形
成領域（３）の基板表面にゲート酸化膜（６）を介して
設けたゲート電極、（７）はフィールド絶縁膜である。
尚、チャンネル形成領域（３）は延長ドレイン領域
（２）に隣接していれば良いため、上記のように延長ド
レイン領域（２）内に設ける他、横に隣接して設けても
良い。
図３（ａ）（ｂ）を参照して以下に示す。上記電界効果
トランジスタ（Qa）はＮチャンネルの横型で、図２おい
て（１）はＰ型半導体基板、（２）は半導体基板（１）
に低濃度のＮ-型不純物を選択 拡散して設けた延長ドレ
イン領域、（2a）は延長ドレイン領域（２）内にＮ+型
不純物を選択拡散して設けたドレイン領域、（３）は延
長ドレイン領域（２）内に基板（１）に接続するように
Ｐ型不純物を選択拡散して設けたチャンネル形成領域、
（４）はチャンネル形成領域（３）内にＮ+型不純物を
選択拡散して設けたソース領域、（５）はチャンネル形
成領域（３）の基板表面にゲート酸化膜（６）を介して
設けたゲート電極、（７）はフィールド絶縁膜である。
尚、チャンネル形成領域（３）は延長ドレイン領域
（２）に隣接していれば良いため、上記のように延長ド
レイン領域（２）内に設ける他、横に隣接して設けても
良い。
【０００３】上記構成において、ゲート電極（５）にＶ
T以上の電圧を印加すると、チャンネル形成領域（３）
の表面近傍がＮ型に反転してチャンネル領域が形成さ
れ、ソース、ドレイン領域（４）（2a）が導通する。次
に、ゲート電極（５）にＶT以下の電圧を印加すると、
チャンネル領域がなくなると共に、延長ドレイン領域
（２）と基板（１）とのＰＮ接合部から延長ドレイン領
域（２）内に空乏層が拡がってソース、ドレイン領域
（４）（2a）間が遮断する。更に、より高い電圧が予期
せず印加されると、空乏層がフィールド絶縁膜（７）に
接触（ピンチオフ）しているので、ソース、ドレイン領
域（４）（2a）間の距離｛電極（Ｓ）（Ｄ）間距離｝に
よって所定の耐圧が決まる。それはＮ型不純物濃度に影
響されず、しかも延長ドレイン領域（２）を設けて電極
（Ｓ）（Ｄ）間距離を大きくすることにより高耐圧を得
る。ピンチオフしない状態で印加電圧を大きくしていく
と、最終的にゲート酸化膜（６）の破壊に到るので、そ
の前に延長ドレイン領域（２）の空乏化を達成しておく
必要があるため、上記破壊に到らないようにピンチオフ
電圧はゲート酸化膜（６）の膜厚に応じた設計を要す
る。
T以上の電圧を印加すると、チャンネル形成領域（３）
の表面近傍がＮ型に反転してチャンネル領域が形成さ
れ、ソース、ドレイン領域（４）（2a）が導通する。次
に、ゲート電極（５）にＶT以下の電圧を印加すると、
チャンネル領域がなくなると共に、延長ドレイン領域
（２）と基板（１）とのＰＮ接合部から延長ドレイン領
域（２）内に空乏層が拡がってソース、ドレイン領域
（４）（2a）間が遮断する。更に、より高い電圧が予期
せず印加されると、空乏層がフィールド絶縁膜（７）に
接触（ピンチオフ）しているので、ソース、ドレイン領
域（４）（2a）間の距離｛電極（Ｓ）（Ｄ）間距離｝に
よって所定の耐圧が決まる。それはＮ型不純物濃度に影
響されず、しかも延長ドレイン領域（２）を設けて電極
（Ｓ）（Ｄ）間距離を大きくすることにより高耐圧を得
る。ピンチオフしない状態で印加電圧を大きくしていく
と、最終的にゲート酸化膜（６）の破壊に到るので、そ
の前に延長ドレイン領域（２）の空乏化を達成しておく
必要があるため、上記破壊に到らないようにピンチオフ
電圧はゲート酸化膜（６）の膜厚に応じた設計を要す
る。
【０００４】上記電界効果トランジスタ（Qa）によれ
ば、延長ドレイン領域（２）を深くして導通抵抗を下げ
ているため、空乏層を拡がり易くするのに不純物濃度を
薄くする必要がある。その結果、不純物濃度を濃くして
導通抵抗を下げるのが困難になるため、更に、導通抵抗
の低下を図ったものとして、図３（ａ）（ｂ）に示す横
型電界効果トランジスタ（Qb）（Qc）がある。まず図３
（ａ）に示すトランジスタ（Qb）において（８）はＰ型
半導体基板、（９）は半導体基板（８）にＮ型不純物を
選択拡散して設けた延長ドレイン領域、（9a）は延長ド
レイン領域（９）内にＮ+型不純物を選択拡散して設け
たドレイン領域、（10）は延長ドレイン領域（９）内に
基板（８）に接続するようにＰ型不純物を選択拡散して
設けたチャンネル形成領域、（11）はチャンネル形成領
域（10）内にＮ+型不純物を選択拡散して設けたソース
領域、（12）は延長ドレイン領域（９）内に基板（８）
に接続するようにＰ型不純物を選択拡散して設けた電界
緩和層、（13）はチャンネル形成領域（10）の基板表面
にゲート酸化膜（14）を介して設けたゲート電極、（1
5）はフィールド絶縁膜である。ここで、ソース電極
（Ｓ）はソース領域（11）とチャンネル形成領域（10）
の双方にまたがっており、従って、基板（８）及び図外
の場所で電界緩和層（12）に同電位（アース）に接触し
ている。
ば、延長ドレイン領域（２）を深くして導通抵抗を下げ
ているため、空乏層を拡がり易くするのに不純物濃度を
薄くする必要がある。その結果、不純物濃度を濃くして
導通抵抗を下げるのが困難になるため、更に、導通抵抗
の低下を図ったものとして、図３（ａ）（ｂ）に示す横
型電界効果トランジスタ（Qb）（Qc）がある。まず図３
（ａ）に示すトランジスタ（Qb）において（８）はＰ型
半導体基板、（９）は半導体基板（８）にＮ型不純物を
選択拡散して設けた延長ドレイン領域、（9a）は延長ド
レイン領域（９）内にＮ+型不純物を選択拡散して設け
たドレイン領域、（10）は延長ドレイン領域（９）内に
基板（８）に接続するようにＰ型不純物を選択拡散して
設けたチャンネル形成領域、（11）はチャンネル形成領
域（10）内にＮ+型不純物を選択拡散して設けたソース
領域、（12）は延長ドレイン領域（９）内に基板（８）
に接続するようにＰ型不純物を選択拡散して設けた電界
緩和層、（13）はチャンネル形成領域（10）の基板表面
にゲート酸化膜（14）を介して設けたゲート電極、（1
5）はフィールド絶縁膜である。ここで、ソース電極
（Ｓ）はソース領域（11）とチャンネル形成領域（10）
の双方にまたがっており、従って、基板（８）及び図外
の場所で電界緩和層（12）に同電位（アース）に接触し
ている。
【０００５】上記構成において、ゲート電極（13）にＶ
T以上の電圧を印加すると、チャンネル形成領域（10）
の表面近傍がＮ型に反転してチャンネル領域が形成さ
れ、ソース、ドレイン領域（11）（9a）が導通する。次
に、ゲート電極（13）にＶT以下の電圧を印加すると、
チャンネル領域がなくなると共に、延長ドレイン領域
（９）と基板（８）とのＰＮ接合部から延長ドレイン領
域（９）内に空乏層が拡がると共に、電界緩和層（12）
はソース電圧と同電位であるため、それと延長ドレイン
領域（９）のＰＮ接合部からも空乏層が延長ドレイン領
域（９）内に拡がって双方の空乏層がつながってソー
ス、ドレイン領域（11）（9a）間が遮断する。更に、よ
り高い電圧が予期せず印加されると、二つの上記空乏層
が接触（ピンチオフ）しているので、ソース、ドレイン
領域（11）（9a）間の距離｛電極（Ｓ）（Ｄ）間距離｝
によって所定の高耐圧が決まり、それはＮ型不純物濃度
に影響されない。
T以上の電圧を印加すると、チャンネル形成領域（10）
の表面近傍がＮ型に反転してチャンネル領域が形成さ
れ、ソース、ドレイン領域（11）（9a）が導通する。次
に、ゲート電極（13）にＶT以下の電圧を印加すると、
チャンネル領域がなくなると共に、延長ドレイン領域
（９）と基板（８）とのＰＮ接合部から延長ドレイン領
域（９）内に空乏層が拡がると共に、電界緩和層（12）
はソース電圧と同電位であるため、それと延長ドレイン
領域（９）のＰＮ接合部からも空乏層が延長ドレイン領
域（９）内に拡がって双方の空乏層がつながってソー
ス、ドレイン領域（11）（9a）間が遮断する。更に、よ
り高い電圧が予期せず印加されると、二つの上記空乏層
が接触（ピンチオフ）しているので、ソース、ドレイン
領域（11）（9a）間の距離｛電極（Ｓ）（Ｄ）間距離｝
によって所定の高耐圧が決まり、それはＮ型不純物濃度
に影響されない。
【０００６】上記トランジスタ（Qb）によれば、電界緩
和層（12）があって延長ドレイン領域（９）内で二つの
空乏層が拡がるため、ピンチオフする範囲において、延
長ドレイン領域（９）のＮ型不純物濃度を濃く、又、延
長ドレイン領域深さを大きくして導通抵抗を低下出来
る。ところが、不純物濃度が濃過ぎると、遮断時に空乏
化を妨げ、ゲート酸化膜（14）の破壊に到る前に延長ド
レイン領域（９）を空乏化させることが困難になるた
め、限度以上に不純物濃度を濃くしたり、延長ドレイン
領域（９）を深くすることは出来ず、従って、導通抵抗
を低下させようとしても自ずから限界がある。
和層（12）があって延長ドレイン領域（９）内で二つの
空乏層が拡がるため、ピンチオフする範囲において、延
長ドレイン領域（９）のＮ型不純物濃度を濃く、又、延
長ドレイン領域深さを大きくして導通抵抗を低下出来
る。ところが、不純物濃度が濃過ぎると、遮断時に空乏
化を妨げ、ゲート酸化膜（14）の破壊に到る前に延長ド
レイン領域（９）を空乏化させることが困難になるた
め、限度以上に不純物濃度を濃くしたり、延長ドレイン
領域（９）を深くすることは出来ず、従って、導通抵抗
を低下させようとしても自ずから限界がある。
【０００７】そこで、導通抵抗を更に大きく低下させた
ものとして図３（ｂ）に示す伝導度変調型横型電界効果
トランジスタ（Qc）（特開平４−６７６７７号、特開平
４−７９３７６号、特開平４−１７４５６１号、特開平
４−２１２４６４号の各公報）があり、図において（1
6）は半導体基板、（17）は半導体基板（16）上にエピ
タキシャル成長により設けた低濃度のＮ-型延長ドレイ
ン領域、（17a）は延長ドレイン領域（17）内にＰ+型不
純物を選択拡散して設けたコレクタ領域、（18）は延長
ドレイン領域（17）内に設けたＰ型チャンネル形成領
域、（18a）はチャンネル形成領域（18）の下にＰ型不
純物を基板（16）に埋め込んで拡散によりチャンネル形
成領域（18）を基板（16）に接続する埋め込み領域、
（19）はチャンネル形成領域（18）内にＮ+型不純物を
選択拡散して設けたソース領域、（20）はチャンネル形
成領域（18）の基板表面にゲート酸化膜（21）を介して
設けたゲート電極、（22）はフィールド絶縁膜である。
ものとして図３（ｂ）に示す伝導度変調型横型電界効果
トランジスタ（Qc）（特開平４−６７６７７号、特開平
４−７９３７６号、特開平４−１７４５６１号、特開平
４−２１２４６４号の各公報）があり、図において（1
6）は半導体基板、（17）は半導体基板（16）上にエピ
タキシャル成長により設けた低濃度のＮ-型延長ドレイ
ン領域、（17a）は延長ドレイン領域（17）内にＰ+型不
純物を選択拡散して設けたコレクタ領域、（18）は延長
ドレイン領域（17）内に設けたＰ型チャンネル形成領
域、（18a）はチャンネル形成領域（18）の下にＰ型不
純物を基板（16）に埋め込んで拡散によりチャンネル形
成領域（18）を基板（16）に接続する埋め込み領域、
（19）はチャンネル形成領域（18）内にＮ+型不純物を
選択拡散して設けたソース領域、（20）はチャンネル形
成領域（18）の基板表面にゲート酸化膜（21）を介して
設けたゲート電極、（22）はフィールド絶縁膜である。
【０００８】上記構成において、ゲート電極（20）にＶ
T以上の電圧を印加すると、チャンネル形成領域（18）
の基板表面がＮ型に反転してチャンネル領域が形成さ
れ、ソース、コレクタ領域（19）（17a）間が導通す
る。この時、Ｐ型のコレクタ領域（17a）から正孔が延
長ドレイン領域（17）内に供給され、その周囲に電子が
集まって電流に寄与する電子流量が増加するため、見掛
け上、ソース、コレクタ領域（19）（17a）間の導通抵
抗が低下する（伝導度変調）。次に、ゲート電極（20）
にＶT以下の電圧を印加すると、チャンネル領域がなく
なって、延長ドレイン領域（17）への電子の供給がとま
り、それに伴い、コレクタ領域（24a）からの正孔の供
給もとまる。残った正孔は基板（16）及びチャンネル形
成領域（18a）に回収されてソース、コレクタ領域（1
9）（17a）間が遮断し、延長ドレイン領域（17）と基板
（16）とのＰＮ接合部より空乏層が拡がってフィールド
絶縁膜（22）に接触（ピンチオフ）して耐圧保持する。
T以上の電圧を印加すると、チャンネル形成領域（18）
の基板表面がＮ型に反転してチャンネル領域が形成さ
れ、ソース、コレクタ領域（19）（17a）間が導通す
る。この時、Ｐ型のコレクタ領域（17a）から正孔が延
長ドレイン領域（17）内に供給され、その周囲に電子が
集まって電流に寄与する電子流量が増加するため、見掛
け上、ソース、コレクタ領域（19）（17a）間の導通抵
抗が低下する（伝導度変調）。次に、ゲート電極（20）
にＶT以下の電圧を印加すると、チャンネル領域がなく
なって、延長ドレイン領域（17）への電子の供給がとま
り、それに伴い、コレクタ領域（24a）からの正孔の供
給もとまる。残った正孔は基板（16）及びチャンネル形
成領域（18a）に回収されてソース、コレクタ領域（1
9）（17a）間が遮断し、延長ドレイン領域（17）と基板
（16）とのＰＮ接合部より空乏層が拡がってフィールド
絶縁膜（22）に接触（ピンチオフ）して耐圧保持する。
【０００９】
【発明が解決しようとする課題】解決しようとする課題
は、トランジスタ（Qa）の場合、導通抵抗がかなり大き
く、又、トランジスタ（Qb）の場合、上述したように、
Ｎ型延長ドレイン領域（16）内で電子流が電流に寄与す
るため、スイッチング速度は非常に早いが、不純物濃度
を濃くすることに制約があるため、導通抵抗の低下に限
界がある点である。又、トランジスタ（Qc）の場合、伝
導度変調を利用することによって導通抵抗はトランジス
タ（Qb）よりも低下出来るが、導通から遮断に変わる
際、正孔を回収して電流経路を断つまでに時間が掛か
り、スイッチング速度が低下し、更に、電界緩和層がな
いため、空乏層をピンチオフさせる場合、延長ドレイン
領域幅を狭く、又は濃度を薄くする必要があるため、不
純物濃度に制約があり、従って、導通抵抗の低下にも限
界がある。
は、トランジスタ（Qa）の場合、導通抵抗がかなり大き
く、又、トランジスタ（Qb）の場合、上述したように、
Ｎ型延長ドレイン領域（16）内で電子流が電流に寄与す
るため、スイッチング速度は非常に早いが、不純物濃度
を濃くすることに制約があるため、導通抵抗の低下に限
界がある点である。又、トランジスタ（Qc）の場合、伝
導度変調を利用することによって導通抵抗はトランジス
タ（Qb）よりも低下出来るが、導通から遮断に変わる
際、正孔を回収して電流経路を断つまでに時間が掛か
り、スイッチング速度が低下し、更に、電界緩和層がな
いため、空乏層をピンチオフさせる場合、延長ドレイン
領域幅を狭く、又は濃度を薄くする必要があるため、不
純物濃度に制約があり、従って、導通抵抗の低下にも限
界がある。
【００１０】又、トランジスタ（Qc）を製造する際、半
導体基板（16）にエピタキシャル成長により延長ドレイ
ン領域（17）を設けているため、製造が困難でコスト高
となり、又、チャンネル形成領域（18）の下に基板（1
6）内に達するまで不純物を埋め込んで埋め込み領域（1
8a）を設けているため、その領域が深くなって横方向に
大きく拡がり、素子寸法が大きくなってしまうという不
具合もある。
導体基板（16）にエピタキシャル成長により延長ドレイ
ン領域（17）を設けているため、製造が困難でコスト高
となり、又、チャンネル形成領域（18）の下に基板（1
6）内に達するまで不純物を埋め込んで埋め込み領域（1
8a）を設けているため、その領域が深くなって横方向に
大きく拡がり、素子寸法が大きくなってしまうという不
具合もある。
【００１１】
【課題を解決するための手段】本発明は、電界効果トラ
ンジスタとして、一導電型半導体基板上に設けた他導電
型延長ドレイン領域と、上記延長ドレイン領域に隣接
し、且つ、上記基板と接続するように設けた一導電型チ
ャンネル形成領域と、上記チャンネル形成領域内に設け
た高濃度他導電型ソース領域と、上記チャンネル形成領
域の基板表面にゲート酸化膜を介して設けたゲート電極
と、上記延長ドレイン領域内に上記基板と接続するよう
に設けた一導電型電界緩和層と、上記延長ドレイン領域
内にソース領域と対向して設けた高濃度一導電型コレク
タ領域とを具備したことを特徴とし、又、その製造方法
として、半導体基板内に所定の導電型の各不純物を順
次、選択拡散して各領域を形成することを特徴とする。
ンジスタとして、一導電型半導体基板上に設けた他導電
型延長ドレイン領域と、上記延長ドレイン領域に隣接
し、且つ、上記基板と接続するように設けた一導電型チ
ャンネル形成領域と、上記チャンネル形成領域内に設け
た高濃度他導電型ソース領域と、上記チャンネル形成領
域の基板表面にゲート酸化膜を介して設けたゲート電極
と、上記延長ドレイン領域内に上記基板と接続するよう
に設けた一導電型電界緩和層と、上記延長ドレイン領域
内にソース領域と対向して設けた高濃度一導電型コレク
タ領域とを具備したことを特徴とし、又、その製造方法
として、半導体基板内に所定の導電型の各不純物を順
次、選択拡散して各領域を形成することを特徴とする。
【００１２】
【作用】上記技術的手段によれば、横型電界効果トラン
ジスタにおいて、延長ドレイン領域内にドレイン領域に
代えてコレクタ領域を設けることにより伝導度変調を利
用して導通抵抗の低下を図り、且つ、延長ドレイン領域
内にその領域と反対導電型の電界緩和層を設け、導通か
ら遮断に移る際、電界緩和層と同一導電型である基板と
で少数担体を回収する。
ジスタにおいて、延長ドレイン領域内にドレイン領域に
代えてコレクタ領域を設けることにより伝導度変調を利
用して導通抵抗の低下を図り、且つ、延長ドレイン領域
内にその領域と反対導電型の電界緩和層を設け、導通か
ら遮断に移る際、電界緩和層と同一導電型である基板と
で少数担体を回収する。
【００１３】
【実施例】本発明に係る電界効果トランジスタの実施例
を図１及び図２を参照して以下に説明する。図１におい
て（23）はＰ型半導体基板、（24）は半導体基板（23）
にＮ型不純物を選択拡散して設けた延長ドレイン領域、
（24a）は延長ドレイン領域（24）内にＰ+型不純物を選
択拡散して設けたコレクタ領域、（25）は延長ドレイン
領域（24）内に基板（23）と接続するようにＰ型不純物
を選択拡散して設けたチャンネル形成領域、（26）はチ
ャンネル形成領域（25）内にＮ+型不純物を選択拡散し
て設けたソース領域、（27）は延長ドレイン領域（24）
内に基板（23）と接続するようにＰ型不純物を選択拡散
して設けた電界緩和層、（28）はチャンネル形成領域
（25）の基板表面にゲート酸化膜（29）を介して設けた
ゲート電極、（30）はフィールド絶縁膜である。ここ
で、ソース電極（Ｓ）はソース領域（26）とチャンネル
形成領域（25）の双方にまたがっており、従って、基板
（23）及び図外の場所で電界緩和層（27）に同電位（ア
ース）に接触し、又、コレクタ領域（Ｃ）に負荷を接続
（コレクタフロート）してロウサイドスィッチ｛スイッ
チ（トランジスタ）が負荷に対してロウサイドにあ
る。｝として用いる。
を図１及び図２を参照して以下に説明する。図１におい
て（23）はＰ型半導体基板、（24）は半導体基板（23）
にＮ型不純物を選択拡散して設けた延長ドレイン領域、
（24a）は延長ドレイン領域（24）内にＰ+型不純物を選
択拡散して設けたコレクタ領域、（25）は延長ドレイン
領域（24）内に基板（23）と接続するようにＰ型不純物
を選択拡散して設けたチャンネル形成領域、（26）はチ
ャンネル形成領域（25）内にＮ+型不純物を選択拡散し
て設けたソース領域、（27）は延長ドレイン領域（24）
内に基板（23）と接続するようにＰ型不純物を選択拡散
して設けた電界緩和層、（28）はチャンネル形成領域
（25）の基板表面にゲート酸化膜（29）を介して設けた
ゲート電極、（30）はフィールド絶縁膜である。ここ
で、ソース電極（Ｓ）はソース領域（26）とチャンネル
形成領域（25）の双方にまたがっており、従って、基板
（23）及び図外の場所で電界緩和層（27）に同電位（ア
ース）に接触し、又、コレクタ領域（Ｃ）に負荷を接続
（コレクタフロート）してロウサイドスィッチ｛スイッ
チ（トランジスタ）が負荷に対してロウサイドにあ
る。｝として用いる。
【００１４】上記構成に基づき本発明の動作を次に説明
する。まずゲート電極（28）にＶT以上の電圧を印加す
ると、チャンネル形成領域（25）の表面近傍がＮ型に反
転してチャンネル領域が形成され、ソース、コレクタ領
域（26）（24a）が導通する。この時、伝導度変調によ
りＰ型のコレクタ領域（24a）から正孔が延長ドレイン
領域（24）内に供給され、その周囲に電子が集まって電
流に寄与する電子流量が増加するため、見掛け上、ソー
ス、コレクタ領域（26）（24a）間の導通抵抗が低下す
る。
する。まずゲート電極（28）にＶT以上の電圧を印加す
ると、チャンネル形成領域（25）の表面近傍がＮ型に反
転してチャンネル領域が形成され、ソース、コレクタ領
域（26）（24a）が導通する。この時、伝導度変調によ
りＰ型のコレクタ領域（24a）から正孔が延長ドレイン
領域（24）内に供給され、その周囲に電子が集まって電
流に寄与する電子流量が増加するため、見掛け上、ソー
ス、コレクタ領域（26）（24a）間の導通抵抗が低下す
る。
【００１５】次に、ゲート電極（28）にＶT以下の電圧
を印加すると、チャンネル領域がなくなり、延長ドレイ
ン領域（24）と基板（23）とのＰＮ接合部から延長ドレ
イン領域（24）内に空乏層が拡がる。一方、電界緩和層
（27）はソース電圧と同電位であるため、それと延長ド
レイン領域（24）のＰＮ接合部からも空乏層が延長ドレ
イン領域（24）内に拡がり、ソース、コレクタ領域（2
6）（24a）間が遮断する。しかも、導通から遮断に変わ
る際、電界緩和層（27）と基板（23）とで正孔を回収す
るため、電流経路を断つまでの時間が早くなってスイッ
チング時間が小さくなり、動作速度が速くなって高速化
に対応出来る。又、電界緩和層（27）があって延長ドレ
イン領域（24）内で二つの空乏層が拡がるため、延長ド
レイン領域（24）のＮ型不純物濃度を濃く、又、延長ド
レイン領域深さを大きくして導通抵抗を低下出来る。更
に、より高い電圧が予期せず印加されると、二つの上記
空乏層が接触（ピンチオフ）しているので、従来同様、
ソース、コレクタ領域（26）（24a）間の距離｛電極
（Ｓ）（Ｃ）間距離｝によって所定の高耐圧が決まり、
それはＮ型不純物濃度に影響されない。
を印加すると、チャンネル領域がなくなり、延長ドレイ
ン領域（24）と基板（23）とのＰＮ接合部から延長ドレ
イン領域（24）内に空乏層が拡がる。一方、電界緩和層
（27）はソース電圧と同電位であるため、それと延長ド
レイン領域（24）のＰＮ接合部からも空乏層が延長ドレ
イン領域（24）内に拡がり、ソース、コレクタ領域（2
6）（24a）間が遮断する。しかも、導通から遮断に変わ
る際、電界緩和層（27）と基板（23）とで正孔を回収す
るため、電流経路を断つまでの時間が早くなってスイッ
チング時間が小さくなり、動作速度が速くなって高速化
に対応出来る。又、電界緩和層（27）があって延長ドレ
イン領域（24）内で二つの空乏層が拡がるため、延長ド
レイン領域（24）のＮ型不純物濃度を濃く、又、延長ド
レイン領域深さを大きくして導通抵抗を低下出来る。更
に、より高い電圧が予期せず印加されると、二つの上記
空乏層が接触（ピンチオフ）しているので、従来同様、
ソース、コレクタ領域（26）（24a）間の距離｛電極
（Ｓ）（Ｃ）間距離｝によって所定の高耐圧が決まり、
それはＮ型不純物濃度に影響されない。
【００１６】尚、本発明に係る電界効果トランジスタを
製造する際、半導体基板（23）内に所定の導電型の各不
純物を順次、選択拡散して各領域を形成すると、製造が
容易で、コストが低減される。又、埋め込み領域がない
ため、チャンネル形成領域（25）が横方向に拡がらなく
なって素子寸法を小さく出来る。或いは、特性の都合
上、基板（23）上に延長ドレイン領域（24）をエピタキ
シャル成長で設けても良い。
製造する際、半導体基板（23）内に所定の導電型の各不
純物を順次、選択拡散して各領域を形成すると、製造が
容易で、コストが低減される。又、埋め込み領域がない
ため、チャンネル形成領域（25）が横方向に拡がらなく
なって素子寸法を小さく出来る。或いは、特性の都合
上、基板（23）上に延長ドレイン領域（24）をエピタキ
シャル成長で設けても良い。
【００１７】
【発明の効果】本発明によれば、横型電界効果トランジ
スタにおいて、延長ドレイン領域内にコレクタ領域を設
け、又、延長ドレイン領域内にその領域と反対導電型の
電界緩和層を設けたから、伝導度変調を利用して導通抵
抗が低下し、又、導通から遮断に変わる際、少数担体を
基板と電界緩和層とで回収するため、電界緩和層がない
場合に比し、スイッチング速度が速くなる。又、半導体
基板内に不純物を選択拡散して各領域を形成しているた
め、製造が容易でコストを低減出来、素子寸法も小さく
出来る。
スタにおいて、延長ドレイン領域内にコレクタ領域を設
け、又、延長ドレイン領域内にその領域と反対導電型の
電界緩和層を設けたから、伝導度変調を利用して導通抵
抗が低下し、又、導通から遮断に変わる際、少数担体を
基板と電界緩和層とで回収するため、電界緩和層がない
場合に比し、スイッチング速度が速くなる。又、半導体
基板内に不純物を選択拡散して各領域を形成しているた
め、製造が容易でコストを低減出来、素子寸法も小さく
出来る。
【図１】本発明に係る電界効果トランジスタの実施例を
示す側断面図である。
示す側断面図である。
【図２】従来の横型電界効果トランジスタの一例を示す
側断面図である。
側断面図である。
【図３】（ａ）は従来の横型電界効果トランジスタの他
の一例を示す側断面図である。（ｂ）は従来の横型電界
効果トランジスタの他の一例を示す側断面図である。
の一例を示す側断面図である。（ｂ）は従来の横型電界
効果トランジスタの他の一例を示す側断面図である。
23 半導体基板 24 延長ドレイン領域 24a コレクタ領域 25 チャンネル形成領域 26 ソース領域 27 電界緩和層 28 ゲート電極 29 ゲート酸化膜
Claims (2)
- 【請求項１】 一導電型半導体基板上に設けた他導電型
延長ドレイン領域と、上記延長ドレイン領域に隣接し、
且つ、上記基板と接続するように設けた一導電型チャン
ネル形成領域と、上記チャンネル形成領域内に設けた高
濃度他導電型ソース領域と、上記チャンネル形成領域の
基板表面にゲート酸化膜を介して設けたゲート電極と、
上記延長ドレイン領域内に上記基板と接続するように設
けた一導電型電界緩和層と、上記延長ドレイン領域内に
ソース領域と対向して設けた高濃度一導電型コレクタ領
域とを具備したことを特徴とする電界効果トランジス
タ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
を製造する方法であって、半導体基板内に所定の導電型
の各不純物を順次、選択拡散して各領域を形成すること
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15402594A JPH0823091A (ja) | 1994-07-06 | 1994-07-06 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15402594A JPH0823091A (ja) | 1994-07-06 | 1994-07-06 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823091A true JPH0823091A (ja) | 1996-01-23 |
Family
ID=15575267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15402594A Pending JPH0823091A (ja) | 1994-07-06 | 1994-07-06 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823091A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001523894A (ja) * | 1997-11-18 | 2001-11-27 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体モジュール |
| JP2002026328A (ja) * | 2000-07-04 | 2002-01-25 | Toshiba Corp | 横型半導体装置 |
| JP2008244092A (ja) * | 2007-03-27 | 2008-10-09 | Hitachi Ltd | 半導体装置、及び半導体装置の製造方法 |
| WO2022230093A1 (ja) * | 2021-04-28 | 2022-11-03 | サンケン電気株式会社 | 半導体装置 |
-
1994
- 1994-07-06 JP JP15402594A patent/JPH0823091A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001523894A (ja) * | 1997-11-18 | 2001-11-27 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体モジュール |
| JP4718004B2 (ja) * | 1997-11-18 | 2011-07-06 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体モジュール |
| JP2002026328A (ja) * | 2000-07-04 | 2002-01-25 | Toshiba Corp | 横型半導体装置 |
| JP2008244092A (ja) * | 2007-03-27 | 2008-10-09 | Hitachi Ltd | 半導体装置、及び半導体装置の製造方法 |
| JP4616856B2 (ja) * | 2007-03-27 | 2011-01-19 | 株式会社日立製作所 | 半導体装置、及び半導体装置の製造方法 |
| WO2022230093A1 (ja) * | 2021-04-28 | 2022-11-03 | サンケン電気株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990216 |