JP2006186145A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 局所的な電流集中を回避して高破壊耐量を実現することができる半導体装置を提供する。
【解決手段】 複数のＭＯＳＦＥＴセルの共通ドレインとなるｎ＋＋型の半導体基板１上に半導体基板１より低い不純物濃度を有するｎ＋型の中間層２を形成し、この中間層２上に、中間層２より低い不純物濃度を有するｎ型ピラー層４とｐ型ピラー層５からなるピラー層を形成する。
【選択図】 図１

Description

本発明は、複数の縦型パワーＭＩＳＦＥＴセルを備えた半導体装置及びその製造方法に関する。

パワーＭＯＳＦＥＴにおいて、高耐圧化と低オン抵抗化の両方を同時に達成し得る半導体装置の開発が進められている。
例えば、非特許文献１等により、Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と呼ばれる半導体装置が提案されている。しかし、この構造のものは、製造のための工程数が多く、また横方向即ちチャネル長方向の寸法の微細化が困難であるという問題がある。

このような事情に鑑みて、本願出願人は、例えば特許文献１等により、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たす三層ピラー（例えばＮＰＮ層）を形成することにより、低オン抵抗化および高耐圧化の両立が可能であり、工程数の大幅な増加を招かずに製造することができ、横方向の寸法も小さくすることができ、大幅な低価格化を図り得るパワーＭＯＳＦＥＴを備えた半導体装置とその製造方法を提案した。
しかし、この三層ピラー構造の半導体装置では、パワーＭＯＳＦＥＴが導通状態から非導通状態とされるときに生じるサージ電圧により、ドレイン・ソース間にアバランシェ電流が流れる。このアバランシェ電流をどの程度まで許容できるか（アバランシェ耐量）は、パワーＭＯＳＦＥＴにおいて重要な課題である。パワーＭＯＳＦＥＴが非導通状態にある場合には、ｎ型ピラー層とｐ型ピラー層との間のｐｎ接合に矩形状の空乏層が形成され、この空乏層に高電界がかかる。このような状態でサージ電圧が生じると、空乏層で局所的な電流集中を引き起こされる。電流の集中の度合が許容値（アバランシェ耐量）を越えると素子破壊につながる可能性が高くなる。
Deboy, G., et al. "A New Generation of High Voltage MOSFETs Breaks the Limit of Silicon", IEDM Tech. Dig. (1998), P683-686 特開２００２―１７０９５５号公報（図７）

本発明は、局所的な電流集中を回避して高破壊耐量を実現することができる半導体装置を提供することを目的とする。

本発明の一の態様に係る半導体装置は、複数のパワーＭＩＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、前記半導体基板上に形成され前記半導体基板より低い不純物濃度を有する第１導電型の中間半導体層と、第２導電型の半導体領域の両側面をそれぞれ前記中間半導体層より低い不純物濃度を有する第１導電型の半導体領域で挟んだ断面短冊状に前記中間半導体層上に形成された複数のピラー領域と、前記複数のピラー領域の第２導電型の半導体領域の上部に形成された第１導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記複数のピラー領域の相互間に形成され前記ピラー領域相互間を絶縁分離する絶縁分離膜とを備えたことを特徴とする。

本発明の別の態様に係る半導体装置は、複数のパワーＭＩＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、第２導電型の半導体領域の両側面をそれぞれ前記半導体基板より低い不純物濃度を有する第１導電型の半導体領域で挟んだ断面短冊状に前記半導体基板上に形成された複数のピラー領域と、前記複数のピラー領域の第２導電型の半導体領域の上部に形成された第１導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記複数のピラー領域の相互間に形成され前記ピラー領域相互間を絶縁分離する絶縁分離膜とを備え、前記ピラー領域の第１導電型の半導体領域は縦方向で前記第１導電型半導体基板側の方がキャリア濃度が高く、第２導電型ピラー領域は前記半導体基板と反対の表面側でキャリア濃度が高いことを特徴とする。

本発明の一の態様に係る半導体装置の製造方法は、不純物濃度が底面側から表面側に向かうに従って徐々に減少する第１導電型の半導体層に所定の間隔でトレンチを形成する工程と、イオン注入法を用いて前記トレンチの側面に第１導電型不純物、及びこの第１導電型不純物よりも拡散係数の大きい第２導電型不純物を注入することにより、前記トレンチで挟まれた前記半導体層を、中央部に縦方向に伸びる第２導電型ピラー層と、この第２導電型ピラー層を挟むように縦方向に伸びる第１導電型ピラー層とに変える工程と、前記トレンチに素子分離絶縁膜を形成する工程と、前記第２導電型のピラー層の上部に第１導電型のソース拡散層を形成する工程と、前記ソース拡散層と前記１導電型のピラーとで挟まれた領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを備えたことを特徴とする。

この発明によれば、局所的な電流集中を回避して高破壊耐量を実現することができる半導体装置を提供することができる。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態に係るディープトレンチ型ＭＯＳＦＥＴ（ＤＴＭＯＳＦＥＴ）の断面構造の一部を示している。
このＤＴＭＯＳＦＥＴは、素子分離絶縁膜６で絶縁分離された各ＭＯＳＦＥＴの共通ドレインとなるｎ＋＋型の半導体基板１を有する。半導体基板１は、ドレイン電極１００に接続されている。そして、この半導体基板１の上に、ｎ＋型の中間層２が形成されており、この中間層２上に、素子分離絶縁膜６間に分離されるようにピラー層３が形成されている。ピラー層３は、ｎ型ピラー層４とｐ型ピラー層５とを縦方向に短冊状に交互に配置してなる。

中間層２は、半導体基板１よりも不純物濃度が低く、ｎ型ピラー層４よりも不純物濃度が高い。一例として、半導体基板１の不純物濃度が５．０×１０^１８（ｃｍ^−３）、ｎ型ピラー層４の不純物濃度が２．０×１０^１５（ｃｍ^−３）の場合において、中間層２の不純物濃度は５．０×１０^１５〜６．０×１０^１６（ｃｍ^−３）程度に設定される。好ましくは、１．０×１０^１６（ｃｍ^−３）程度に設定される。

そして、ｐ型ピラー層５の表面にｐ型層７を介して高不純物濃度のｐ＋型ベース層８が形成され、更にこの表面に選択的に高不純物濃度のｎ＋型ソース拡散層９が形成されている。このソース拡散層９は、ソース電極２００に接続されている。また、このｎ＋型ソース拡散層９とｎ型ピラー層４との間に挟まれたｐ＋型ベース層８上に、ゲート絶縁膜１２が形成され、このゲート絶縁膜１２上に、ゲート電極３００が形成されている。ソース電極２００と、ゲート電極３００とは、ゲート絶縁膜１２等により、互いに電気的に絶縁されている。

この実施の形態のＤＴＭＯＳＦＥＴの特徴の１つは、上記のような不純物濃度を有する中間層２を備えていることにある。各ＭＯＳＦＥＴが非導通状態にされると、ｎ型ピラー層４とｐ型ピラー層５との間にはｐｎ接合に基づく空乏層が形成され、この空乏層に一定の電界が生じる。しかし、中間層２においては、不純物濃度が高い分、半導体基板１に近づくに従って徐々に減少する電界分布となる（図２参照）。従って、アバランシェ降伏に基づく大電流が流れ、図２に示す電界が増加したとしても、中間層２においては、減少した電界の分のマージンがある。これにより、電流の局所的集中の度合が小さくなり、素子破壊の可能性は著しく低減されている。

次に、図３〜図７を参照して、この第１の実施形態に係るＤＴＭＯＳＦＥＴの製造方法を説明する。まず、図３に示すように、ｎ＋＋型の半導体基板１の上に、これより低不純物濃度のｎ＋型の中間層２を１〜３０μｍ程度の厚さにエピタキシャル成長させ、更にその中間層２の上に、中間層２より低不純物濃度のｎ型のピラー層３を５０μｍ程度の厚さまでエピタキシャル成長させる。中間層２の厚さは、ピラー層３の厚さの２〜６０％程度の厚さを有するのが好適である。

次に図４に示すように、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、少なくとも中間層２の表面に達する深いトレンチ６’をピラー層３に形成する。従ってトレンチの深さは５１μｍ以上、幅は例えば８μｍ程度とする。

次に図５に示すように、回転イオン注入法を用いて、ヒ素（Ａｓ）およびボロン（Ｂ）を注入角度５゜から７゜にてトレンチ６’の側壁に注入する。その後、１１５０℃、２４時間のアニールを行って、トレンチ６’で挟まれたメサ構造のピラー層３の両側からＡｓおよびＢを同時に拡散させる。このとき、１１５０℃でのＡｓの拡散係数は９×１０^−３μｍ^２ ／ｈ、Ｂの拡散係数は５．５×１０^−２μμｍ^２ ／ｈ程度であり、Ｂの拡散係数が一桁大きいことによりＡｓは約２．５μｍ拡散し、Ｂは約７．５μｍ拡散する。その結果、図５に示すように、上記アニールによって、トレンチ６’で挟まれたメサ構造のピラー層３の中央部には左側から拡散したＢと右側から拡散したＢとが重なって、短冊状のｐ型ピラー層５が形成され、その左右の外側にはそれぞれ短冊状のｎ型ピラー層４が形成される。ｎ型ピラー層４、ｐ型ピラー層５からなるｎｐｎ型ピラー構造は、実質的に従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たす。したがって、低オン抵抗化および高耐圧化の両立が可能となる。

次に図６に示すように、トレンチ６’を埋め込むようにＳｉＯ_２ 膜からなる素子分離絶縁膜６を形成する。素子分離絶縁膜６は、例えばトレンチ６’の側面に熱酸化によりＳｉＯ_２ 膜を形成し、その後ＣＶＤ（Chemical Vapor Deposition）によりＳｉＯ_２ 膜を全面に堆積し、続いてＣＭＰ（Chemical Mechanical Etching）によりトレンチ６’外部の不要な絶縁膜を除去することによって形成することができる。

そして、図７に示すように、ｐ型ピラー層５の表面にｐ型層７を形成する工程、ｐ型層７上にｐ＋ 型ベース層８を形成する工程、ｐ＋型ベース層８の表面に選択的にｎ＋型ソース拡散層９を形成する工程を実行して、素子分離絶縁膜６で挟まれた領域の各々に、ＭＯＳＦＥＴを形成する。そして、裏面に電極１００を、表面に電極２００、３００及びゲート絶縁膜１２等を周知のフォトリソグラフィ法等を用いて形成して、図１に示すＤＴＭＯＳＦＥＴが完成する。

半導体基板１の不純物濃度が５．０×１０^１８（ｃｍ^−３）、ｎ型ピラー層４の不純物濃度が２．０×１０^１５（ｃｍ^−３）の場合において、中間層２の不純物濃度を１．０×１０^１４（ｃｍ^−３）〜１．０×１０^１８（ｃｍ^−３）との間で変化させたときの破壊耐量電流の変化を、図８にグラフで示す。図８において、破壊耐量電流は、中間層２の不純物濃度が１．０×１０^１４（ｃｍ^−３）の場合、すなわちｎ型ピラー層４と略同様の不純物濃度の場合の電流を１として規格化して表現されている。図７に示すように、破壊耐量電流は、中間層２の不純物濃度が１．０×１０^１６（ｃｍ^−３）付近で、基準の１．７５倍となる。中間層２の不純物濃度が５．０×１０^１５〜６．０×１０^１６（ｃｍ^−３）である場合に、基準の１．５倍の破壊耐量電流が得られる。すなわち、中間層２の不純物濃度が、ｎ型ピラー層４のそれと半導体基板１のそれとの中間的な値に設定されることにより、高い破壊耐量を得ることができる。

次に、本発明の第２の実施の形態によるＤＴＭＯＳＦＥＴを、図９を参照して説明する。この実施の形態では、第１の実施の形態で設けられていた中間層２を省略し、代わりに、不純物の濃度を深さ方向（縦方向）で変化させて、半導体基板１側では、ｎ型ピラー層４の方がｐ型ピラー層５よりもキャリア濃度が高く、半導体基板１と反対の表面側では、ｐ型ピラー層５の方がｎ型ピラー層４よりもキャリア濃度が高くなるようにされる。

このため、ｎ型ピラー層４のキャリア濃度を半導体基板１側では高くし表面側では小さくしている。一例として、半導体基板１側のｎ型ピラー層４の不純物濃度を例えば２．５×１０^１６（ｃｍ^−３）程度とし、これが表面側に向かうに従って徐々に低下し、表面近くでは２．０×１０^１５（ｃｍ^−３）程度となるようにする。逆に、ｐ型ピラー層５のキャリア濃度は、表面側で高くし、半導体基板１側では低くしている。ｐ型ピラー層５のキャリア濃度は、所望の耐圧とオン抵抗とのバランスを考慮して決定される。ＤＴＭＯＳＦＥＴの耐圧を最大化したい場合には、ｎ型ピラー層４全体のキャリア濃度と、ｐ型ピラー層５の全体のキャリア濃度とが等しくなるよう、換言すればチャージアンバランスが生じないよう、不純物濃度を制御する。チャージアンバランスをある程度まで許容して、ｎ型ピラー層４のキャリア濃度がｐ型ピラー層５のそれよりも高くなるよう不純物濃度を制御し、ｎ型ピラー層４のオン抵抗を低くすることも可能である。ｎ型ピラー層４のキャリア濃度分布が上記の通りであり、耐圧を最大化したいのであれば、半導体基板１側のｐ型ピラー層５のキャリア濃度を例えば２．０×１０^１５（ｃｍ^−３）程度とし、これが表面側に向かうに従って徐々に増加し、表面近くでは２．５×１０^１６（ｃｍ^−３）程度となるようにする。なお、深さ方向で濃度勾配を持たせるのは、ｎ型ピラー層４、ｐ型ピラー層５のいずれか一方のみとすることも可能である。

この第２の実施のＤＴＭＯＳＦＥＴの製造工程を、図１０〜１３で説明する。まず、例えば不純物濃度がＮｓ（ｃｍ^−３）の半導体基板１上にピラー層３を５０μｍ程度の厚さにエピタキシャル成長させる。このとき、不純物濃度を底面から表面側に向かうに従って低下させるようにし、これにより、底面でのキャリア濃度はΔＮｂ（ｃｍ^−３）で、これが表面に向かうに従って徐々に低下し、表面近くではΔＮｔ（ｃｍ^−３）（ΔＮｂより、５〜２０％程度小さい）となるようにする（図１１参照）。

その後、第１の実施の形態と同様に、トレンチ６’を半導体基板１の表面に達する深さに形成し（図１２）、続いて図１３に示すように、回転イオン注入法により、ＡｓおよびＢをトレンチ６’へ注入し、その後アニールを行う。これにより、前述のような深さ方向にキャリア濃度の傾斜を有するｎ型ピラー層４とｐ型ピラー層５とを形成する。前記のように、ピラー層３が、その形成の際に不純物濃度が深さ方向に傾斜を有するようにされているので、回転イオン注入法により注入されるＡｓ、Ｂの濃度Ｎ、Ｐが深さ方向において均一であっても、上記のようなキャリア濃度の傾斜を有するｎ型ピラー層４とｐ型ピラー層５とを形成することができる。すなわち、ｎ型ピラー層４のキャリア濃度は、底面近くでＮ＋ΔＮｂ（ｃｍ^−３）、表面近くでＮ＋ΔＮｔとなる（Ｎ＋ΔＮｂ＞Ｎ＋ΔＮｔの関係となる）。また、ｐ型ピラー層５のキャリア濃度は、底面近くでＰ−ΔＮｂ（ｃｍ^−３）、表面近くでＰ−ΔＮｔ（ｃｍ^−３）となる（Ｐ−ΔＮｂ＞Ｐ−ΔＮｔの関係になる）。なお、次の２式が満たされるよう、ＰとＮが決定されるのが好ましい。

［数１］
１．０５ ＜（Ｐ−ΔＮｂ）／（Ｎ＋ΔＮｂ）＜１．３
［数２］
０．７ ＜（Ｐ−ΔＮｔ）／（Ｎ＋ΔＮｔ）＜０．９５

その後、図６、図７で説明したのと同様の工程を実行することにより、図９に示すＤＴＭＯＳＦＥＴが完成する。なお、このＤＴＭＯＳＦＥＴは終端部３Ｔを有しているが（図１４参照）、この終端部３Ｔは回転イオン注入法によるイオン注入を受けないため、元のピラー層３と同様に、底面のキャリア濃度がΔＮｂで、表面に向かうに従って徐々に上昇し表面近くではΔＮｔを有するものとされる。

ｎ型ピラー層４での深さ方向でのキャリア濃度の傾斜度を、０、１０、２０％と変化させると共に、チャージアンバランスを−２０〜２０％の間で変化させた場合におけるＤＴＭＯＳＦＥＴの耐圧の変化を、図１５のグラフに示す。
チャージアンバランスが０％、すなわち最大耐圧が得られる状態においては、傾斜が大きくなるに従って耐圧は低下するが、最近のパワーＭＯＳＦＥＴで求められる耐圧６００Ｖは保たれている。傾斜が大きい場合には、破壊耐量電流は傾斜が無い場合に比べて大きくすることができる。オン抵抗の低下のため、チャージアンバランスを許容した場合においても略同様であり、傾斜を大きくした場合でも６００Ｖ以上の耐圧が確保されている。
なお、ピラー層３のエピタキシャル成長時には、縦方向で不純物濃度を一定にし、回転イオン注入法において縦方向で注入濃度を変化させることにより、上記のようなピラー層を形成することも可能である。イオン注入の角度を大きくすることでピラー不純物濃度が大きくなると共に注入される基板表面からの深さが浅くなる。角度を変えた注入を複数回行うことにより、表面側で濃度が高く半導体基板１側で濃度が低いｐ型ピラー層５を実現することが可能である。この場合、ｐ型ピラー層５の不純物濃度は、注入角度の変化に応じた階段状のプロファイルとなる。

次に、本発明の第３の実施の形態に係るＤＴＭＯＳＦＥＴを、図１６を参照して説明する。この実施の形態では、ＤＴＭＯＳＦＥＴを形成する半導体基板として、拡散工程により深さ方向で例えば図１７に示すような不純物濃度の変化を与えられたウエハ（拡散ウエハ）１’を用いている点において、上記実施の形態と相違する。

この実施の形態のＤＴＭＯＳＦＥＴの製造工程を、図１８〜図２０により説明する。拡散ウエハ１’（図１８）に、上記の実施の形態と同様にトレンチ６’を形成し（図１９）、このトレンチ６’に、図１３で説明したのと同様の方法により、ｎ型ピラー層４、ｐ型ピラー層５を形成する。その後の工程は、上記の実施の形態と同様である。この実施の形態によれば、ピラー層３を形成するためのエピタキシャル成長工程が不要となり、製造工程を簡略化することができる。

次に、本発明の第４の実施の形態によるＤＴＭＯＳＦＥＴを、図２１を参照して説明する。この実施の形態に係るＤＴＭＯＳＦＥＴでは、第１の実施の形態と同様に中間層２を半導体基板１上に形成すると共に、ｎ型ピラー層４及びｐ型ピラー層５のキャリア濃度を深さ方向で変化させる構造を採用している。
一例として、半導体基板１の不純物濃度を５．０×１０^１８（ｃｍ^−３）程度、中間層２の不純物濃度を５．０×１０^１５（ｃｍ^−３）程度とした場合に、ｎ型ピラー層４の底面側の不純物濃度を２．５×１０^１５（ｃｍ^−３）とし、これが表面側に向かうに従って徐々に減少して表面近くでは２．０×１０^１５（ｃｍ^−３）程度になるように設定することができる。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、次のような追加、変更等が可能である。
（１）前記中間半導体層の不純物濃度は５．０×１０^１５[ｃｍ^−３]〜６．０×１０^１６[ｃｍ^−３]程度であることを特徴とする請求項１記載の半導体装置。
（２）前記中間半導体層の不純物濃度は、前記ピラー領域の第１導電型の半導体領域の不純物濃度の２．５〜３０倍程度であることを特徴とする請求項１記載の半導体装置。
（３）前記ピラー領域の第１導電型の半導体領域又は第２導電型の半導体領域は縦方向に濃度勾配を有していることを特徴とする請求項１記載の半導体装置。
（４）前記ピラー領域の前記第１導電型の半導体領域は前記半導体基板側において前記第２導電型の半導体領域よりもキャリア濃度が高く、前記第２導電型の半導体領域は前記半導体基板と反対の表面側で前記第１導電型の半導体領域よりもキャリア濃度が高いことを特徴とする（３）の半導体装置。
（５）前記第１導電型の半導体領域は縦方向で前記半導体基板側の方が約５〜３０％キャリア濃度が高く、前記第２導電型の半導体領域は縦方向で前記半導体基板と反対の表面側で５〜３０％キャリア濃度が高いことを特徴とする（４）の半導体装置。
（６）前記中間半導体層は、１〜３０μｍの厚さを有することを特徴とする請求項１記載の半導体装置。
（７）前記第１導電型の半導体領域は縦方向で前記半導体基板側の方が約５〜３０％キャリア濃度が高く、前記第２導電型の半導体領域は前記半導体基板と反対の表面側で５〜３０％キャリア濃度が高いことを特徴とする請求項９記載の半導体装置。
（８）前記第２導電型の半導体領域の不純物濃度が縦方向において階段状に変化することを特徴とする請求項９記載の半導体装置。
（９）前記第１導電型の半導体領域とは異なる不純物濃度分布を有する終端部を備えた請求項９記載の半導体装置。
（１０）前記半導体層は、半導体基板上に、第１導電型の不純物濃度を徐々に低下させながらエピタキシャル成長により形成される請求項１３記載の半導体装置の製造方法。
（１１）前記半導体層は、拡散ウエハである請求項１３記載の半導体装置の製造方法。
（１２）前記半導体層は、第１の不純物濃度を有する半導体基板上に、この第１の不純物濃度より低い第２不純物濃度を有する中間半導体層が形成され、この中間半導体層の上にこの第２不純物濃度よりも低い不純物濃度を有するように形成されるものである請求項１３記載の半導体装置の製造方法。
（１３）前記イオン注入法を用いて注入される第１導電型不純物及び第２導電型不純物は、縦方向において均一な濃度で拡散される請求項１３記載の半導体装置の製造方法。

本発明の第１の実施の形態に係るディープトレンチ型ＭＯＳＦＥＴ（ＤＴＭＯＳＦＥＴ） の断面構造の一部を示している。 図１のＤＴＭＯＳＦＥＴが非導通状態とされている場合における深さ方向の電界分布を示す。 第１の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第１の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第１の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第１の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第１の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第１の実施の形態に係るＤＴＭＯＳＦＥＴにおいて、中間層２の不純物濃度と、破壊耐量電流との関係を示すグラフである。 本発明の第２の実施の形態に係るＤＴＭＯＳＦＥＴの断面構造の一部を示している。 第２の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 ピラー層３の不純物濃度分布を示す。 第２の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第２の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第２の実施の形態に係るＤＴＭＯＳＦＥＴの終端部３Ｔの構造を示す。 第２の実施の形態に係るＤＴＭＯＳＦＥＴにおいて、ｎ型ピラー層４の深さ方向でのキャリア濃度の傾斜度、及びチャージアンバランスを変化させた場合におけるＤＴＭＯＳＦＥＴの耐圧の変化を示すグラフである。 本発明の第３の実施の形態に係るＤＴＭＯＳＦＥＴの断面構造の一部を示している。 第３の実施の形態で半導体基板として用いられる拡散ウエハ１’の不純物濃度分布を示す。 第３の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第３の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 第３の実施の形態に係るＤＴＭＯＳＦＥＴの製造工程を示す。 本発明の第４の実施の形態に係るＤＴＭＯＳＦＥＴの断面構造の一部を示している。

符号の説明

１、１’・・・半導体基板、 ２・・・中間層、 ３・・・ピラー層、 ４・・・ｎ型ピラー層、 ５・・・ｐ型ピラー層、 ６・・・素子分離絶縁膜、 ６’・・・トレンチ、 ７・・・ｐ型層、 ８・・・ｐ＋型ベース層、 ９・・・ｎ＋型ソース拡散層、 １２・・・ゲート絶縁膜、 １００・・・ドレイン電極、 ２００・・・ソース電極、 ３００・・・ゲート電極。

Claims (5)

1. 複数のパワーＭＩＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、
   前記半導体基板上に形成され前記半導体基板より低い不純物濃度を有する第１導電型の中間半導体層と、
   第２導電型の半導体領域の両側面をそれぞれ前記中間半導体層より低い不純物濃度を有する第１導電型の半導体領域で挟んだ断面短冊状に前記中間半導体層上に形成された複数のピラー領域と、
   前記複数のピラー領域の第２導電型の半導体領域の上部に形成された第１導電型のソース拡散層と、
   前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた領域上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記複数のピラー領域の相互間に形成され前記ピラー領域相互間を絶縁分離する絶縁分離膜と
   を備えたことを特徴とする半導体装置。
2. 前記絶縁分離膜は少なくとも中間半導体層に到達することを特徴とする請求項１記載の半導体装置。
3. 前記ピラー領域の第１導電型の半導体領域又は第２導電型の半導体領域は縦方向に濃度勾配を有していることを特徴とする請求項１記載の半導体装置。
4. 複数のパワーＭＩＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、
   第２導電型の半導体領域の両側面をそれぞれ前記半導体基板より低い不純物濃度を有する第１導電型の半導体領域で挟んだ断面短冊状に前記半導体基板上に形成された複数のピラー領域と、
   前記複数のピラー領域の第２導電型の半導体領域の上部に形成された第１導電型のソース拡散層と、
   前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた領域上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記複数のピラー領域の相互間に形成され前記ピラー領域相互間を絶縁分離する絶縁分離膜と
   を備え、
   前記ピラー領域の前記第１導電型の半導体領域は前記半導体基板側において前記第２導電型の半導体領域よりもキャリア濃度が高く、前記第２導電型の半導体領域は前記半導体基板と反対の表面側で前記第１導電型の半導体領域よりもキャリア濃度が高いことを特徴とする半導体装置。
5. 不純物濃度が底面側から表面側に向かうに従って徐々に減少する第１導電型の半導体層に所定の間隔でトレンチを形成する工程と、
   イオン注入法を用いて前記トレンチの側面に第１導電型不純物、及びこの第１導電型不純物よりも拡散係数の大きい第２導電型不純物を注入することにより、前記トレンチで挟まれた前記半導体層を、中央部に縦方向に伸びる第２導電型ピラー層と、この第２導電型ピラー層を挟むように縦方向に伸びる第１導電型ピラー層とに変える工程と、
   前記トレンチに素子分離絶縁膜を形成する工程と、
   前記第２導電型のピラー層の上部に第１導電型のソース拡散層を形成する工程と、
   前記ソース拡散層と前記１導電型のピラーとで挟まれた領域上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。

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